]> Git Repo - linux.git/blob - drivers/pci/host/pcie-iproc.c
mm: disable interrupts while initializing deferred pages
[linux.git] / drivers / pci / host / pcie-iproc.c
1 // SPDX-License-Identifier: GPL-2.0
2 /*
3  * Copyright (C) 2014 Hauke Mehrtens <[email protected]>
4  * Copyright (C) 2015 Broadcom Corporation
5  */
6
7 #include <linux/kernel.h>
8 #include <linux/pci.h>
9 #include <linux/msi.h>
10 #include <linux/clk.h>
11 #include <linux/module.h>
12 #include <linux/mbus.h>
13 #include <linux/slab.h>
14 #include <linux/delay.h>
15 #include <linux/interrupt.h>
16 #include <linux/irqchip/arm-gic-v3.h>
17 #include <linux/platform_device.h>
18 #include <linux/of_address.h>
19 #include <linux/of_pci.h>
20 #include <linux/of_irq.h>
21 #include <linux/of_platform.h>
22 #include <linux/phy/phy.h>
23
24 #include "pcie-iproc.h"
25
26 #define EP_PERST_SOURCE_SELECT_SHIFT    2
27 #define EP_PERST_SOURCE_SELECT          BIT(EP_PERST_SOURCE_SELECT_SHIFT)
28 #define EP_MODE_SURVIVE_PERST_SHIFT     1
29 #define EP_MODE_SURVIVE_PERST           BIT(EP_MODE_SURVIVE_PERST_SHIFT)
30 #define RC_PCIE_RST_OUTPUT_SHIFT        0
31 #define RC_PCIE_RST_OUTPUT              BIT(RC_PCIE_RST_OUTPUT_SHIFT)
32 #define PAXC_RESET_MASK                 0x7f
33
34 #define GIC_V3_CFG_SHIFT                0
35 #define GIC_V3_CFG                      BIT(GIC_V3_CFG_SHIFT)
36
37 #define MSI_ENABLE_CFG_SHIFT            0
38 #define MSI_ENABLE_CFG                  BIT(MSI_ENABLE_CFG_SHIFT)
39
40 #define CFG_IND_ADDR_MASK               0x00001ffc
41
42 #define CFG_ADDR_BUS_NUM_SHIFT          20
43 #define CFG_ADDR_BUS_NUM_MASK           0x0ff00000
44 #define CFG_ADDR_DEV_NUM_SHIFT          15
45 #define CFG_ADDR_DEV_NUM_MASK           0x000f8000
46 #define CFG_ADDR_FUNC_NUM_SHIFT         12
47 #define CFG_ADDR_FUNC_NUM_MASK          0x00007000
48 #define CFG_ADDR_REG_NUM_SHIFT          2
49 #define CFG_ADDR_REG_NUM_MASK           0x00000ffc
50 #define CFG_ADDR_CFG_TYPE_SHIFT         0
51 #define CFG_ADDR_CFG_TYPE_MASK          0x00000003
52
53 #define SYS_RC_INTX_MASK                0xf
54
55 #define PCIE_PHYLINKUP_SHIFT            3
56 #define PCIE_PHYLINKUP                  BIT(PCIE_PHYLINKUP_SHIFT)
57 #define PCIE_DL_ACTIVE_SHIFT            2
58 #define PCIE_DL_ACTIVE                  BIT(PCIE_DL_ACTIVE_SHIFT)
59
60 #define APB_ERR_EN_SHIFT                0
61 #define APB_ERR_EN                      BIT(APB_ERR_EN_SHIFT)
62
63 #define CFG_RETRY_STATUS                0xffff0001
64 #define CFG_RETRY_STATUS_TIMEOUT_US     500000 /* 500 milliseconds */
65
66 /* derive the enum index of the outbound/inbound mapping registers */
67 #define MAP_REG(base_reg, index)        ((base_reg) + (index) * 2)
68
69 /*
70  * Maximum number of outbound mapping window sizes that can be supported by any
71  * OARR/OMAP mapping pair
72  */
73 #define MAX_NUM_OB_WINDOW_SIZES         4
74
75 #define OARR_VALID_SHIFT                0
76 #define OARR_VALID                      BIT(OARR_VALID_SHIFT)
77 #define OARR_SIZE_CFG_SHIFT             1
78
79 /*
80  * Maximum number of inbound mapping region sizes that can be supported by an
81  * IARR
82  */
83 #define MAX_NUM_IB_REGION_SIZES         9
84
85 #define IMAP_VALID_SHIFT                0
86 #define IMAP_VALID                      BIT(IMAP_VALID_SHIFT)
87
88 #define IPROC_PCI_EXP_CAP               0xac
89
90 #define IPROC_PCIE_REG_INVALID          0xffff
91
92 /**
93  * iProc PCIe outbound mapping controller specific parameters
94  *
95  * @window_sizes: list of supported outbound mapping window sizes in MB
96  * @nr_sizes: number of supported outbound mapping window sizes
97  */
98 struct iproc_pcie_ob_map {
99         resource_size_t window_sizes[MAX_NUM_OB_WINDOW_SIZES];
100         unsigned int nr_sizes;
101 };
102
103 static const struct iproc_pcie_ob_map paxb_ob_map[] = {
104         {
105                 /* OARR0/OMAP0 */
106                 .window_sizes = { 128, 256 },
107                 .nr_sizes = 2,
108         },
109         {
110                 /* OARR1/OMAP1 */
111                 .window_sizes = { 128, 256 },
112                 .nr_sizes = 2,
113         },
114 };
115
116 static const struct iproc_pcie_ob_map paxb_v2_ob_map[] = {
117         {
118                 /* OARR0/OMAP0 */
119                 .window_sizes = { 128, 256 },
120                 .nr_sizes = 2,
121         },
122         {
123                 /* OARR1/OMAP1 */
124                 .window_sizes = { 128, 256 },
125                 .nr_sizes = 2,
126         },
127         {
128                 /* OARR2/OMAP2 */
129                 .window_sizes = { 128, 256, 512, 1024 },
130                 .nr_sizes = 4,
131         },
132         {
133                 /* OARR3/OMAP3 */
134                 .window_sizes = { 128, 256, 512, 1024 },
135                 .nr_sizes = 4,
136         },
137 };
138
139 /**
140  * iProc PCIe inbound mapping type
141  */
142 enum iproc_pcie_ib_map_type {
143         /* for DDR memory */
144         IPROC_PCIE_IB_MAP_MEM = 0,
145
146         /* for device I/O memory */
147         IPROC_PCIE_IB_MAP_IO,
148
149         /* invalid or unused */
150         IPROC_PCIE_IB_MAP_INVALID
151 };
152
153 /**
154  * iProc PCIe inbound mapping controller specific parameters
155  *
156  * @type: inbound mapping region type
157  * @size_unit: inbound mapping region size unit, could be SZ_1K, SZ_1M, or
158  * SZ_1G
159  * @region_sizes: list of supported inbound mapping region sizes in KB, MB, or
160  * GB, depedning on the size unit
161  * @nr_sizes: number of supported inbound mapping region sizes
162  * @nr_windows: number of supported inbound mapping windows for the region
163  * @imap_addr_offset: register offset between the upper and lower 32-bit
164  * IMAP address registers
165  * @imap_window_offset: register offset between each IMAP window
166  */
167 struct iproc_pcie_ib_map {
168         enum iproc_pcie_ib_map_type type;
169         unsigned int size_unit;
170         resource_size_t region_sizes[MAX_NUM_IB_REGION_SIZES];
171         unsigned int nr_sizes;
172         unsigned int nr_windows;
173         u16 imap_addr_offset;
174         u16 imap_window_offset;
175 };
176
177 static const struct iproc_pcie_ib_map paxb_v2_ib_map[] = {
178         {
179                 /* IARR0/IMAP0 */
180                 .type = IPROC_PCIE_IB_MAP_IO,
181                 .size_unit = SZ_1K,
182                 .region_sizes = { 32 },
183                 .nr_sizes = 1,
184                 .nr_windows = 8,
185                 .imap_addr_offset = 0x40,
186                 .imap_window_offset = 0x4,
187         },
188         {
189                 /* IARR1/IMAP1 (currently unused) */
190                 .type = IPROC_PCIE_IB_MAP_INVALID,
191         },
192         {
193                 /* IARR2/IMAP2 */
194                 .type = IPROC_PCIE_IB_MAP_MEM,
195                 .size_unit = SZ_1M,
196                 .region_sizes = { 64, 128, 256, 512, 1024, 2048, 4096, 8192,
197                                   16384 },
198                 .nr_sizes = 9,
199                 .nr_windows = 1,
200                 .imap_addr_offset = 0x4,
201                 .imap_window_offset = 0x8,
202         },
203         {
204                 /* IARR3/IMAP3 */
205                 .type = IPROC_PCIE_IB_MAP_MEM,
206                 .size_unit = SZ_1G,
207                 .region_sizes = { 1, 2, 4, 8, 16, 32 },
208                 .nr_sizes = 6,
209                 .nr_windows = 8,
210                 .imap_addr_offset = 0x4,
211                 .imap_window_offset = 0x8,
212         },
213         {
214                 /* IARR4/IMAP4 */
215                 .type = IPROC_PCIE_IB_MAP_MEM,
216                 .size_unit = SZ_1G,
217                 .region_sizes = { 32, 64, 128, 256, 512 },
218                 .nr_sizes = 5,
219                 .nr_windows = 8,
220                 .imap_addr_offset = 0x4,
221                 .imap_window_offset = 0x8,
222         },
223 };
224
225 /*
226  * iProc PCIe host registers
227  */
228 enum iproc_pcie_reg {
229         /* clock/reset signal control */
230         IPROC_PCIE_CLK_CTRL = 0,
231
232         /*
233          * To allow MSI to be steered to an external MSI controller (e.g., ARM
234          * GICv3 ITS)
235          */
236         IPROC_PCIE_MSI_GIC_MODE,
237
238         /*
239          * IPROC_PCIE_MSI_BASE_ADDR and IPROC_PCIE_MSI_WINDOW_SIZE define the
240          * window where the MSI posted writes are written, for the writes to be
241          * interpreted as MSI writes.
242          */
243         IPROC_PCIE_MSI_BASE_ADDR,
244         IPROC_PCIE_MSI_WINDOW_SIZE,
245
246         /*
247          * To hold the address of the register where the MSI writes are
248          * programed.  When ARM GICv3 ITS is used, this should be programmed
249          * with the address of the GITS_TRANSLATER register.
250          */
251         IPROC_PCIE_MSI_ADDR_LO,
252         IPROC_PCIE_MSI_ADDR_HI,
253
254         /* enable MSI */
255         IPROC_PCIE_MSI_EN_CFG,
256
257         /* allow access to root complex configuration space */
258         IPROC_PCIE_CFG_IND_ADDR,
259         IPROC_PCIE_CFG_IND_DATA,
260
261         /* allow access to device configuration space */
262         IPROC_PCIE_CFG_ADDR,
263         IPROC_PCIE_CFG_DATA,
264
265         /* enable INTx */
266         IPROC_PCIE_INTX_EN,
267
268         /* outbound address mapping */
269         IPROC_PCIE_OARR0,
270         IPROC_PCIE_OMAP0,
271         IPROC_PCIE_OARR1,
272         IPROC_PCIE_OMAP1,
273         IPROC_PCIE_OARR2,
274         IPROC_PCIE_OMAP2,
275         IPROC_PCIE_OARR3,
276         IPROC_PCIE_OMAP3,
277
278         /* inbound address mapping */
279         IPROC_PCIE_IARR0,
280         IPROC_PCIE_IMAP0,
281         IPROC_PCIE_IARR1,
282         IPROC_PCIE_IMAP1,
283         IPROC_PCIE_IARR2,
284         IPROC_PCIE_IMAP2,
285         IPROC_PCIE_IARR3,
286         IPROC_PCIE_IMAP3,
287         IPROC_PCIE_IARR4,
288         IPROC_PCIE_IMAP4,
289
290         /* link status */
291         IPROC_PCIE_LINK_STATUS,
292
293         /* enable APB error for unsupported requests */
294         IPROC_PCIE_APB_ERR_EN,
295
296         /* total number of core registers */
297         IPROC_PCIE_MAX_NUM_REG,
298 };
299
300 /* iProc PCIe PAXB BCMA registers */
301 static const u16 iproc_pcie_reg_paxb_bcma[] = {
302         [IPROC_PCIE_CLK_CTRL]           = 0x000,
303         [IPROC_PCIE_CFG_IND_ADDR]       = 0x120,
304         [IPROC_PCIE_CFG_IND_DATA]       = 0x124,
305         [IPROC_PCIE_CFG_ADDR]           = 0x1f8,
306         [IPROC_PCIE_CFG_DATA]           = 0x1fc,
307         [IPROC_PCIE_INTX_EN]            = 0x330,
308         [IPROC_PCIE_LINK_STATUS]        = 0xf0c,
309 };
310
311 /* iProc PCIe PAXB registers */
312 static const u16 iproc_pcie_reg_paxb[] = {
313         [IPROC_PCIE_CLK_CTRL]           = 0x000,
314         [IPROC_PCIE_CFG_IND_ADDR]       = 0x120,
315         [IPROC_PCIE_CFG_IND_DATA]       = 0x124,
316         [IPROC_PCIE_CFG_ADDR]           = 0x1f8,
317         [IPROC_PCIE_CFG_DATA]           = 0x1fc,
318         [IPROC_PCIE_INTX_EN]            = 0x330,
319         [IPROC_PCIE_OARR0]              = 0xd20,
320         [IPROC_PCIE_OMAP0]              = 0xd40,
321         [IPROC_PCIE_OARR1]              = 0xd28,
322         [IPROC_PCIE_OMAP1]              = 0xd48,
323         [IPROC_PCIE_LINK_STATUS]        = 0xf0c,
324         [IPROC_PCIE_APB_ERR_EN]         = 0xf40,
325 };
326
327 /* iProc PCIe PAXB v2 registers */
328 static const u16 iproc_pcie_reg_paxb_v2[] = {
329         [IPROC_PCIE_CLK_CTRL]           = 0x000,
330         [IPROC_PCIE_CFG_IND_ADDR]       = 0x120,
331         [IPROC_PCIE_CFG_IND_DATA]       = 0x124,
332         [IPROC_PCIE_CFG_ADDR]           = 0x1f8,
333         [IPROC_PCIE_CFG_DATA]           = 0x1fc,
334         [IPROC_PCIE_INTX_EN]            = 0x330,
335         [IPROC_PCIE_OARR0]              = 0xd20,
336         [IPROC_PCIE_OMAP0]              = 0xd40,
337         [IPROC_PCIE_OARR1]              = 0xd28,
338         [IPROC_PCIE_OMAP1]              = 0xd48,
339         [IPROC_PCIE_OARR2]              = 0xd60,
340         [IPROC_PCIE_OMAP2]              = 0xd68,
341         [IPROC_PCIE_OARR3]              = 0xdf0,
342         [IPROC_PCIE_OMAP3]              = 0xdf8,
343         [IPROC_PCIE_IARR0]              = 0xd00,
344         [IPROC_PCIE_IMAP0]              = 0xc00,
345         [IPROC_PCIE_IARR2]              = 0xd10,
346         [IPROC_PCIE_IMAP2]              = 0xcc0,
347         [IPROC_PCIE_IARR3]              = 0xe00,
348         [IPROC_PCIE_IMAP3]              = 0xe08,
349         [IPROC_PCIE_IARR4]              = 0xe68,
350         [IPROC_PCIE_IMAP4]              = 0xe70,
351         [IPROC_PCIE_LINK_STATUS]        = 0xf0c,
352         [IPROC_PCIE_APB_ERR_EN]         = 0xf40,
353 };
354
355 /* iProc PCIe PAXC v1 registers */
356 static const u16 iproc_pcie_reg_paxc[] = {
357         [IPROC_PCIE_CLK_CTRL]           = 0x000,
358         [IPROC_PCIE_CFG_IND_ADDR]       = 0x1f0,
359         [IPROC_PCIE_CFG_IND_DATA]       = 0x1f4,
360         [IPROC_PCIE_CFG_ADDR]           = 0x1f8,
361         [IPROC_PCIE_CFG_DATA]           = 0x1fc,
362 };
363
364 /* iProc PCIe PAXC v2 registers */
365 static const u16 iproc_pcie_reg_paxc_v2[] = {
366         [IPROC_PCIE_MSI_GIC_MODE]       = 0x050,
367         [IPROC_PCIE_MSI_BASE_ADDR]      = 0x074,
368         [IPROC_PCIE_MSI_WINDOW_SIZE]    = 0x078,
369         [IPROC_PCIE_MSI_ADDR_LO]        = 0x07c,
370         [IPROC_PCIE_MSI_ADDR_HI]        = 0x080,
371         [IPROC_PCIE_MSI_EN_CFG]         = 0x09c,
372         [IPROC_PCIE_CFG_IND_ADDR]       = 0x1f0,
373         [IPROC_PCIE_CFG_IND_DATA]       = 0x1f4,
374         [IPROC_PCIE_CFG_ADDR]           = 0x1f8,
375         [IPROC_PCIE_CFG_DATA]           = 0x1fc,
376 };
377
378 static inline struct iproc_pcie *iproc_data(struct pci_bus *bus)
379 {
380         struct iproc_pcie *pcie;
381 #ifdef CONFIG_ARM
382         struct pci_sys_data *sys = bus->sysdata;
383
384         pcie = sys->private_data;
385 #else
386         pcie = bus->sysdata;
387 #endif
388         return pcie;
389 }
390
391 static inline bool iproc_pcie_reg_is_invalid(u16 reg_offset)
392 {
393         return !!(reg_offset == IPROC_PCIE_REG_INVALID);
394 }
395
396 static inline u16 iproc_pcie_reg_offset(struct iproc_pcie *pcie,
397                                         enum iproc_pcie_reg reg)
398 {
399         return pcie->reg_offsets[reg];
400 }
401
402 static inline u32 iproc_pcie_read_reg(struct iproc_pcie *pcie,
403                                       enum iproc_pcie_reg reg)
404 {
405         u16 offset = iproc_pcie_reg_offset(pcie, reg);
406
407         if (iproc_pcie_reg_is_invalid(offset))
408                 return 0;
409
410         return readl(pcie->base + offset);
411 }
412
413 static inline void iproc_pcie_write_reg(struct iproc_pcie *pcie,
414                                         enum iproc_pcie_reg reg, u32 val)
415 {
416         u16 offset = iproc_pcie_reg_offset(pcie, reg);
417
418         if (iproc_pcie_reg_is_invalid(offset))
419                 return;
420
421         writel(val, pcie->base + offset);
422 }
423
424 /**
425  * APB error forwarding can be disabled during access of configuration
426  * registers of the endpoint device, to prevent unsupported requests
427  * (typically seen during enumeration with multi-function devices) from
428  * triggering a system exception.
429  */
430 static inline void iproc_pcie_apb_err_disable(struct pci_bus *bus,
431                                               bool disable)
432 {
433         struct iproc_pcie *pcie = iproc_data(bus);
434         u32 val;
435
436         if (bus->number && pcie->has_apb_err_disable) {
437                 val = iproc_pcie_read_reg(pcie, IPROC_PCIE_APB_ERR_EN);
438                 if (disable)
439                         val &= ~APB_ERR_EN;
440                 else
441                         val |= APB_ERR_EN;
442                 iproc_pcie_write_reg(pcie, IPROC_PCIE_APB_ERR_EN, val);
443         }
444 }
445
446 static void __iomem *iproc_pcie_map_ep_cfg_reg(struct iproc_pcie *pcie,
447                                                unsigned int busno,
448                                                unsigned int slot,
449                                                unsigned int fn,
450                                                int where)
451 {
452         u16 offset;
453         u32 val;
454
455         /* EP device access */
456         val = (busno << CFG_ADDR_BUS_NUM_SHIFT) |
457                 (slot << CFG_ADDR_DEV_NUM_SHIFT) |
458                 (fn << CFG_ADDR_FUNC_NUM_SHIFT) |
459                 (where & CFG_ADDR_REG_NUM_MASK) |
460                 (1 & CFG_ADDR_CFG_TYPE_MASK);
461
462         iproc_pcie_write_reg(pcie, IPROC_PCIE_CFG_ADDR, val);
463         offset = iproc_pcie_reg_offset(pcie, IPROC_PCIE_CFG_DATA);
464
465         if (iproc_pcie_reg_is_invalid(offset))
466                 return NULL;
467
468         return (pcie->base + offset);
469 }
470
471 static unsigned int iproc_pcie_cfg_retry(void __iomem *cfg_data_p)
472 {
473         int timeout = CFG_RETRY_STATUS_TIMEOUT_US;
474         unsigned int data;
475
476         /*
477          * As per PCIe spec r3.1, sec 2.3.2, CRS Software Visibility only
478          * affects config reads of the Vendor ID.  For config writes or any
479          * other config reads, the Root may automatically reissue the
480          * configuration request again as a new request.
481          *
482          * For config reads, this hardware returns CFG_RETRY_STATUS data
483          * when it receives a CRS completion, regardless of the address of
484          * the read or the CRS Software Visibility Enable bit.  As a
485          * partial workaround for this, we retry in software any read that
486          * returns CFG_RETRY_STATUS.
487          *
488          * Note that a non-Vendor ID config register may have a value of
489          * CFG_RETRY_STATUS.  If we read that, we can't distinguish it from
490          * a CRS completion, so we will incorrectly retry the read and
491          * eventually return the wrong data (0xffffffff).
492          */
493         data = readl(cfg_data_p);
494         while (data == CFG_RETRY_STATUS && timeout--) {
495                 udelay(1);
496                 data = readl(cfg_data_p);
497         }
498
499         if (data == CFG_RETRY_STATUS)
500                 data = 0xffffffff;
501
502         return data;
503 }
504
505 static int iproc_pcie_config_read(struct pci_bus *bus, unsigned int devfn,
506                                   int where, int size, u32 *val)
507 {
508         struct iproc_pcie *pcie = iproc_data(bus);
509         unsigned int slot = PCI_SLOT(devfn);
510         unsigned int fn = PCI_FUNC(devfn);
511         unsigned int busno = bus->number;
512         void __iomem *cfg_data_p;
513         unsigned int data;
514         int ret;
515
516         /* root complex access */
517         if (busno == 0) {
518                 ret = pci_generic_config_read32(bus, devfn, where, size, val);
519                 if (ret != PCIBIOS_SUCCESSFUL)
520                         return ret;
521
522                 /* Don't advertise CRS SV support */
523                 if ((where & ~0x3) == IPROC_PCI_EXP_CAP + PCI_EXP_RTCTL)
524                         *val &= ~(PCI_EXP_RTCAP_CRSVIS << 16);
525                 return PCIBIOS_SUCCESSFUL;
526         }
527
528         cfg_data_p = iproc_pcie_map_ep_cfg_reg(pcie, busno, slot, fn, where);
529
530         if (!cfg_data_p)
531                 return PCIBIOS_DEVICE_NOT_FOUND;
532
533         data = iproc_pcie_cfg_retry(cfg_data_p);
534
535         *val = data;
536         if (size <= 2)
537                 *val = (data >> (8 * (where & 3))) & ((1 << (size * 8)) - 1);
538
539         return PCIBIOS_SUCCESSFUL;
540 }
541
542 /**
543  * Note access to the configuration registers are protected at the higher layer
544  * by 'pci_lock' in drivers/pci/access.c
545  */
546 static void __iomem *iproc_pcie_map_cfg_bus(struct iproc_pcie *pcie,
547                                             int busno, unsigned int devfn,
548                                             int where)
549 {
550         unsigned slot = PCI_SLOT(devfn);
551         unsigned fn = PCI_FUNC(devfn);
552         u16 offset;
553
554         /* root complex access */
555         if (busno == 0) {
556                 if (slot > 0 || fn > 0)
557                         return NULL;
558
559                 iproc_pcie_write_reg(pcie, IPROC_PCIE_CFG_IND_ADDR,
560                                      where & CFG_IND_ADDR_MASK);
561                 offset = iproc_pcie_reg_offset(pcie, IPROC_PCIE_CFG_IND_DATA);
562                 if (iproc_pcie_reg_is_invalid(offset))
563                         return NULL;
564                 else
565                         return (pcie->base + offset);
566         }
567
568         /*
569          * PAXC is connected to an internally emulated EP within the SoC.  It
570          * allows only one device.
571          */
572         if (pcie->ep_is_internal)
573                 if (slot > 0)
574                         return NULL;
575
576         return iproc_pcie_map_ep_cfg_reg(pcie, busno, slot, fn, where);
577 }
578
579 static void __iomem *iproc_pcie_bus_map_cfg_bus(struct pci_bus *bus,
580                                                 unsigned int devfn,
581                                                 int where)
582 {
583         return iproc_pcie_map_cfg_bus(iproc_data(bus), bus->number, devfn,
584                                       where);
585 }
586
587 static int iproc_pci_raw_config_read32(struct iproc_pcie *pcie,
588                                        unsigned int devfn, int where,
589                                        int size, u32 *val)
590 {
591         void __iomem *addr;
592
593         addr = iproc_pcie_map_cfg_bus(pcie, 0, devfn, where & ~0x3);
594         if (!addr) {
595                 *val = ~0;
596                 return PCIBIOS_DEVICE_NOT_FOUND;
597         }
598
599         *val = readl(addr);
600
601         if (size <= 2)
602                 *val = (*val >> (8 * (where & 3))) & ((1 << (size * 8)) - 1);
603
604         return PCIBIOS_SUCCESSFUL;
605 }
606
607 static int iproc_pci_raw_config_write32(struct iproc_pcie *pcie,
608                                         unsigned int devfn, int where,
609                                         int size, u32 val)
610 {
611         void __iomem *addr;
612         u32 mask, tmp;
613
614         addr = iproc_pcie_map_cfg_bus(pcie, 0, devfn, where & ~0x3);
615         if (!addr)
616                 return PCIBIOS_DEVICE_NOT_FOUND;
617
618         if (size == 4) {
619                 writel(val, addr);
620                 return PCIBIOS_SUCCESSFUL;
621         }
622
623         mask = ~(((1 << (size * 8)) - 1) << ((where & 0x3) * 8));
624         tmp = readl(addr) & mask;
625         tmp |= val << ((where & 0x3) * 8);
626         writel(tmp, addr);
627
628         return PCIBIOS_SUCCESSFUL;
629 }
630
631 static int iproc_pcie_config_read32(struct pci_bus *bus, unsigned int devfn,
632                                     int where, int size, u32 *val)
633 {
634         int ret;
635         struct iproc_pcie *pcie = iproc_data(bus);
636
637         iproc_pcie_apb_err_disable(bus, true);
638         if (pcie->type == IPROC_PCIE_PAXB_V2)
639                 ret = iproc_pcie_config_read(bus, devfn, where, size, val);
640         else
641                 ret = pci_generic_config_read32(bus, devfn, where, size, val);
642         iproc_pcie_apb_err_disable(bus, false);
643
644         return ret;
645 }
646
647 static int iproc_pcie_config_write32(struct pci_bus *bus, unsigned int devfn,
648                                      int where, int size, u32 val)
649 {
650         int ret;
651
652         iproc_pcie_apb_err_disable(bus, true);
653         ret = pci_generic_config_write32(bus, devfn, where, size, val);
654         iproc_pcie_apb_err_disable(bus, false);
655
656         return ret;
657 }
658
659 static struct pci_ops iproc_pcie_ops = {
660         .map_bus = iproc_pcie_bus_map_cfg_bus,
661         .read = iproc_pcie_config_read32,
662         .write = iproc_pcie_config_write32,
663 };
664
665 static void iproc_pcie_perst_ctrl(struct iproc_pcie *pcie, bool assert)
666 {
667         u32 val;
668
669         /*
670          * PAXC and the internal emulated endpoint device downstream should not
671          * be reset.  If firmware has been loaded on the endpoint device at an
672          * earlier boot stage, reset here causes issues.
673          */
674         if (pcie->ep_is_internal)
675                 return;
676
677         if (assert) {
678                 val = iproc_pcie_read_reg(pcie, IPROC_PCIE_CLK_CTRL);
679                 val &= ~EP_PERST_SOURCE_SELECT & ~EP_MODE_SURVIVE_PERST &
680                         ~RC_PCIE_RST_OUTPUT;
681                 iproc_pcie_write_reg(pcie, IPROC_PCIE_CLK_CTRL, val);
682                 udelay(250);
683         } else {
684                 val = iproc_pcie_read_reg(pcie, IPROC_PCIE_CLK_CTRL);
685                 val |= RC_PCIE_RST_OUTPUT;
686                 iproc_pcie_write_reg(pcie, IPROC_PCIE_CLK_CTRL, val);
687                 msleep(100);
688         }
689 }
690
691 int iproc_pcie_shutdown(struct iproc_pcie *pcie)
692 {
693         iproc_pcie_perst_ctrl(pcie, true);
694         msleep(500);
695
696         return 0;
697 }
698 EXPORT_SYMBOL_GPL(iproc_pcie_shutdown);
699
700 static int iproc_pcie_check_link(struct iproc_pcie *pcie)
701 {
702         struct device *dev = pcie->dev;
703         u32 hdr_type, link_ctrl, link_status, class, val;
704         bool link_is_active = false;
705
706         /*
707          * PAXC connects to emulated endpoint devices directly and does not
708          * have a Serdes.  Therefore skip the link detection logic here.
709          */
710         if (pcie->ep_is_internal)
711                 return 0;
712
713         val = iproc_pcie_read_reg(pcie, IPROC_PCIE_LINK_STATUS);
714         if (!(val & PCIE_PHYLINKUP) || !(val & PCIE_DL_ACTIVE)) {
715                 dev_err(dev, "PHY or data link is INACTIVE!\n");
716                 return -ENODEV;
717         }
718
719         /* make sure we are not in EP mode */
720         iproc_pci_raw_config_read32(pcie, 0, PCI_HEADER_TYPE, 1, &hdr_type);
721         if ((hdr_type & 0x7f) != PCI_HEADER_TYPE_BRIDGE) {
722                 dev_err(dev, "in EP mode, hdr=%#02x\n", hdr_type);
723                 return -EFAULT;
724         }
725
726         /* force class to PCI_CLASS_BRIDGE_PCI (0x0604) */
727 #define PCI_BRIDGE_CTRL_REG_OFFSET      0x43c
728 #define PCI_CLASS_BRIDGE_MASK           0xffff00
729 #define PCI_CLASS_BRIDGE_SHIFT          8
730         iproc_pci_raw_config_read32(pcie, 0, PCI_BRIDGE_CTRL_REG_OFFSET,
731                                     4, &class);
732         class &= ~PCI_CLASS_BRIDGE_MASK;
733         class |= (PCI_CLASS_BRIDGE_PCI << PCI_CLASS_BRIDGE_SHIFT);
734         iproc_pci_raw_config_write32(pcie, 0, PCI_BRIDGE_CTRL_REG_OFFSET,
735                                      4, class);
736
737         /* check link status to see if link is active */
738         iproc_pci_raw_config_read32(pcie, 0, IPROC_PCI_EXP_CAP + PCI_EXP_LNKSTA,
739                                     2, &link_status);
740         if (link_status & PCI_EXP_LNKSTA_NLW)
741                 link_is_active = true;
742
743         if (!link_is_active) {
744                 /* try GEN 1 link speed */
745 #define PCI_TARGET_LINK_SPEED_MASK      0xf
746 #define PCI_TARGET_LINK_SPEED_GEN2      0x2
747 #define PCI_TARGET_LINK_SPEED_GEN1      0x1
748                 iproc_pci_raw_config_read32(pcie, 0,
749                                             IPROC_PCI_EXP_CAP + PCI_EXP_LNKCTL2,
750                                             4, &link_ctrl);
751                 if ((link_ctrl & PCI_TARGET_LINK_SPEED_MASK) ==
752                     PCI_TARGET_LINK_SPEED_GEN2) {
753                         link_ctrl &= ~PCI_TARGET_LINK_SPEED_MASK;
754                         link_ctrl |= PCI_TARGET_LINK_SPEED_GEN1;
755                         iproc_pci_raw_config_write32(pcie, 0,
756                                         IPROC_PCI_EXP_CAP + PCI_EXP_LNKCTL2,
757                                         4, link_ctrl);
758                         msleep(100);
759
760                         iproc_pci_raw_config_read32(pcie, 0,
761                                         IPROC_PCI_EXP_CAP + PCI_EXP_LNKSTA,
762                                         2, &link_status);
763                         if (link_status & PCI_EXP_LNKSTA_NLW)
764                                 link_is_active = true;
765                 }
766         }
767
768         dev_info(dev, "link: %s\n", link_is_active ? "UP" : "DOWN");
769
770         return link_is_active ? 0 : -ENODEV;
771 }
772
773 static void iproc_pcie_enable(struct iproc_pcie *pcie)
774 {
775         iproc_pcie_write_reg(pcie, IPROC_PCIE_INTX_EN, SYS_RC_INTX_MASK);
776 }
777
778 static inline bool iproc_pcie_ob_is_valid(struct iproc_pcie *pcie,
779                                           int window_idx)
780 {
781         u32 val;
782
783         val = iproc_pcie_read_reg(pcie, MAP_REG(IPROC_PCIE_OARR0, window_idx));
784
785         return !!(val & OARR_VALID);
786 }
787
788 static inline int iproc_pcie_ob_write(struct iproc_pcie *pcie, int window_idx,
789                                       int size_idx, u64 axi_addr, u64 pci_addr)
790 {
791         struct device *dev = pcie->dev;
792         u16 oarr_offset, omap_offset;
793
794         /*
795          * Derive the OARR/OMAP offset from the first pair (OARR0/OMAP0) based
796          * on window index.
797          */
798         oarr_offset = iproc_pcie_reg_offset(pcie, MAP_REG(IPROC_PCIE_OARR0,
799                                                           window_idx));
800         omap_offset = iproc_pcie_reg_offset(pcie, MAP_REG(IPROC_PCIE_OMAP0,
801                                                           window_idx));
802         if (iproc_pcie_reg_is_invalid(oarr_offset) ||
803             iproc_pcie_reg_is_invalid(omap_offset))
804                 return -EINVAL;
805
806         /*
807          * Program the OARR registers.  The upper 32-bit OARR register is
808          * always right after the lower 32-bit OARR register.
809          */
810         writel(lower_32_bits(axi_addr) | (size_idx << OARR_SIZE_CFG_SHIFT) |
811                OARR_VALID, pcie->base + oarr_offset);
812         writel(upper_32_bits(axi_addr), pcie->base + oarr_offset + 4);
813
814         /* now program the OMAP registers */
815         writel(lower_32_bits(pci_addr), pcie->base + omap_offset);
816         writel(upper_32_bits(pci_addr), pcie->base + omap_offset + 4);
817
818         dev_info(dev, "ob window [%d]: offset 0x%x axi %pap pci %pap\n",
819                  window_idx, oarr_offset, &axi_addr, &pci_addr);
820         dev_info(dev, "oarr lo 0x%x oarr hi 0x%x\n",
821                  readl(pcie->base + oarr_offset),
822                  readl(pcie->base + oarr_offset + 4));
823         dev_info(dev, "omap lo 0x%x omap hi 0x%x\n",
824                  readl(pcie->base + omap_offset),
825                  readl(pcie->base + omap_offset + 4));
826
827         return 0;
828 }
829
830 /**
831  * Some iProc SoCs require the SW to configure the outbound address mapping
832  *
833  * Outbound address translation:
834  *
835  * iproc_pcie_address = axi_address - axi_offset
836  * OARR = iproc_pcie_address
837  * OMAP = pci_addr
838  *
839  * axi_addr -> iproc_pcie_address -> OARR -> OMAP -> pci_address
840  */
841 static int iproc_pcie_setup_ob(struct iproc_pcie *pcie, u64 axi_addr,
842                                u64 pci_addr, resource_size_t size)
843 {
844         struct iproc_pcie_ob *ob = &pcie->ob;
845         struct device *dev = pcie->dev;
846         int ret = -EINVAL, window_idx, size_idx;
847
848         if (axi_addr < ob->axi_offset) {
849                 dev_err(dev, "axi address %pap less than offset %pap\n",
850                         &axi_addr, &ob->axi_offset);
851                 return -EINVAL;
852         }
853
854         /*
855          * Translate the AXI address to the internal address used by the iProc
856          * PCIe core before programming the OARR
857          */
858         axi_addr -= ob->axi_offset;
859
860         /* iterate through all OARR/OMAP mapping windows */
861         for (window_idx = ob->nr_windows - 1; window_idx >= 0; window_idx--) {
862                 const struct iproc_pcie_ob_map *ob_map =
863                         &pcie->ob_map[window_idx];
864
865                 /*
866                  * If current outbound window is already in use, move on to the
867                  * next one.
868                  */
869                 if (iproc_pcie_ob_is_valid(pcie, window_idx))
870                         continue;
871
872                 /*
873                  * Iterate through all supported window sizes within the
874                  * OARR/OMAP pair to find a match.  Go through the window sizes
875                  * in a descending order.
876                  */
877                 for (size_idx = ob_map->nr_sizes - 1; size_idx >= 0;
878                      size_idx--) {
879                         resource_size_t window_size =
880                                 ob_map->window_sizes[size_idx] * SZ_1M;
881
882                         if (size < window_size)
883                                 continue;
884
885                         if (!IS_ALIGNED(axi_addr, window_size) ||
886                             !IS_ALIGNED(pci_addr, window_size)) {
887                                 dev_err(dev,
888                                         "axi %pap or pci %pap not aligned\n",
889                                         &axi_addr, &pci_addr);
890                                 return -EINVAL;
891                         }
892
893                         /*
894                          * Match found!  Program both OARR and OMAP and mark
895                          * them as a valid entry.
896                          */
897                         ret = iproc_pcie_ob_write(pcie, window_idx, size_idx,
898                                                   axi_addr, pci_addr);
899                         if (ret)
900                                 goto err_ob;
901
902                         size -= window_size;
903                         if (size == 0)
904                                 return 0;
905
906                         /*
907                          * If we are here, we are done with the current window,
908                          * but not yet finished all mappings.  Need to move on
909                          * to the next window.
910                          */
911                         axi_addr += window_size;
912                         pci_addr += window_size;
913                         break;
914                 }
915         }
916
917 err_ob:
918         dev_err(dev, "unable to configure outbound mapping\n");
919         dev_err(dev,
920                 "axi %pap, axi offset %pap, pci %pap, res size %pap\n",
921                 &axi_addr, &ob->axi_offset, &pci_addr, &size);
922
923         return ret;
924 }
925
926 static int iproc_pcie_map_ranges(struct iproc_pcie *pcie,
927                                  struct list_head *resources)
928 {
929         struct device *dev = pcie->dev;
930         struct resource_entry *window;
931         int ret;
932
933         resource_list_for_each_entry(window, resources) {
934                 struct resource *res = window->res;
935                 u64 res_type = resource_type(res);
936
937                 switch (res_type) {
938                 case IORESOURCE_IO:
939                 case IORESOURCE_BUS:
940                         break;
941                 case IORESOURCE_MEM:
942                         ret = iproc_pcie_setup_ob(pcie, res->start,
943                                                   res->start - window->offset,
944                                                   resource_size(res));
945                         if (ret)
946                                 return ret;
947                         break;
948                 default:
949                         dev_err(dev, "invalid resource %pR\n", res);
950                         return -EINVAL;
951                 }
952         }
953
954         return 0;
955 }
956
957 static inline bool iproc_pcie_ib_is_in_use(struct iproc_pcie *pcie,
958                                            int region_idx)
959 {
960         const struct iproc_pcie_ib_map *ib_map = &pcie->ib_map[region_idx];
961         u32 val;
962
963         val = iproc_pcie_read_reg(pcie, MAP_REG(IPROC_PCIE_IARR0, region_idx));
964
965         return !!(val & (BIT(ib_map->nr_sizes) - 1));
966 }
967
968 static inline bool iproc_pcie_ib_check_type(const struct iproc_pcie_ib_map *ib_map,
969                                             enum iproc_pcie_ib_map_type type)
970 {
971         return !!(ib_map->type == type);
972 }
973
974 static int iproc_pcie_ib_write(struct iproc_pcie *pcie, int region_idx,
975                                int size_idx, int nr_windows, u64 axi_addr,
976                                u64 pci_addr, resource_size_t size)
977 {
978         struct device *dev = pcie->dev;
979         const struct iproc_pcie_ib_map *ib_map = &pcie->ib_map[region_idx];
980         u16 iarr_offset, imap_offset;
981         u32 val;
982         int window_idx;
983
984         iarr_offset = iproc_pcie_reg_offset(pcie,
985                                 MAP_REG(IPROC_PCIE_IARR0, region_idx));
986         imap_offset = iproc_pcie_reg_offset(pcie,
987                                 MAP_REG(IPROC_PCIE_IMAP0, region_idx));
988         if (iproc_pcie_reg_is_invalid(iarr_offset) ||
989             iproc_pcie_reg_is_invalid(imap_offset))
990                 return -EINVAL;
991
992         dev_info(dev, "ib region [%d]: offset 0x%x axi %pap pci %pap\n",
993                  region_idx, iarr_offset, &axi_addr, &pci_addr);
994
995         /*
996          * Program the IARR registers.  The upper 32-bit IARR register is
997          * always right after the lower 32-bit IARR register.
998          */
999         writel(lower_32_bits(pci_addr) | BIT(size_idx),
1000                pcie->base + iarr_offset);
1001         writel(upper_32_bits(pci_addr), pcie->base + iarr_offset + 4);
1002
1003         dev_info(dev, "iarr lo 0x%x iarr hi 0x%x\n",
1004                  readl(pcie->base + iarr_offset),
1005                  readl(pcie->base + iarr_offset + 4));
1006
1007         /*
1008          * Now program the IMAP registers.  Each IARR region may have one or
1009          * more IMAP windows.
1010          */
1011         size >>= ilog2(nr_windows);
1012         for (window_idx = 0; window_idx < nr_windows; window_idx++) {
1013                 val = readl(pcie->base + imap_offset);
1014                 val |= lower_32_bits(axi_addr) | IMAP_VALID;
1015                 writel(val, pcie->base + imap_offset);
1016                 writel(upper_32_bits(axi_addr),
1017                        pcie->base + imap_offset + ib_map->imap_addr_offset);
1018
1019                 dev_info(dev, "imap window [%d] lo 0x%x hi 0x%x\n",
1020                          window_idx, readl(pcie->base + imap_offset),
1021                          readl(pcie->base + imap_offset +
1022                                ib_map->imap_addr_offset));
1023
1024                 imap_offset += ib_map->imap_window_offset;
1025                 axi_addr += size;
1026         }
1027
1028         return 0;
1029 }
1030
1031 static int iproc_pcie_setup_ib(struct iproc_pcie *pcie,
1032                                struct of_pci_range *range,
1033                                enum iproc_pcie_ib_map_type type)
1034 {
1035         struct device *dev = pcie->dev;
1036         struct iproc_pcie_ib *ib = &pcie->ib;
1037         int ret;
1038         unsigned int region_idx, size_idx;
1039         u64 axi_addr = range->cpu_addr, pci_addr = range->pci_addr;
1040         resource_size_t size = range->size;
1041
1042         /* iterate through all IARR mapping regions */
1043         for (region_idx = 0; region_idx < ib->nr_regions; region_idx++) {
1044                 const struct iproc_pcie_ib_map *ib_map =
1045                         &pcie->ib_map[region_idx];
1046
1047                 /*
1048                  * If current inbound region is already in use or not a
1049                  * compatible type, move on to the next.
1050                  */
1051                 if (iproc_pcie_ib_is_in_use(pcie, region_idx) ||
1052                     !iproc_pcie_ib_check_type(ib_map, type))
1053                         continue;
1054
1055                 /* iterate through all supported region sizes to find a match */
1056                 for (size_idx = 0; size_idx < ib_map->nr_sizes; size_idx++) {
1057                         resource_size_t region_size =
1058                         ib_map->region_sizes[size_idx] * ib_map->size_unit;
1059
1060                         if (size != region_size)
1061                                 continue;
1062
1063                         if (!IS_ALIGNED(axi_addr, region_size) ||
1064                             !IS_ALIGNED(pci_addr, region_size)) {
1065                                 dev_err(dev,
1066                                         "axi %pap or pci %pap not aligned\n",
1067                                         &axi_addr, &pci_addr);
1068                                 return -EINVAL;
1069                         }
1070
1071                         /* Match found!  Program IARR and all IMAP windows. */
1072                         ret = iproc_pcie_ib_write(pcie, region_idx, size_idx,
1073                                                   ib_map->nr_windows, axi_addr,
1074                                                   pci_addr, size);
1075                         if (ret)
1076                                 goto err_ib;
1077                         else
1078                                 return 0;
1079
1080                 }
1081         }
1082         ret = -EINVAL;
1083
1084 err_ib:
1085         dev_err(dev, "unable to configure inbound mapping\n");
1086         dev_err(dev, "axi %pap, pci %pap, res size %pap\n",
1087                 &axi_addr, &pci_addr, &size);
1088
1089         return ret;
1090 }
1091
1092 static int iproc_pcie_map_dma_ranges(struct iproc_pcie *pcie)
1093 {
1094         struct of_pci_range range;
1095         struct of_pci_range_parser parser;
1096         int ret;
1097
1098         /* Get the dma-ranges from DT */
1099         ret = of_pci_dma_range_parser_init(&parser, pcie->dev->of_node);
1100         if (ret)
1101                 return ret;
1102
1103         for_each_of_pci_range(&parser, &range) {
1104                 /* Each range entry corresponds to an inbound mapping region */
1105                 ret = iproc_pcie_setup_ib(pcie, &range, IPROC_PCIE_IB_MAP_MEM);
1106                 if (ret)
1107                         return ret;
1108         }
1109
1110         return 0;
1111 }
1112
1113 static int iproce_pcie_get_msi(struct iproc_pcie *pcie,
1114                                struct device_node *msi_node,
1115                                u64 *msi_addr)
1116 {
1117         struct device *dev = pcie->dev;
1118         int ret;
1119         struct resource res;
1120
1121         /*
1122          * Check if 'msi-map' points to ARM GICv3 ITS, which is the only
1123          * supported external MSI controller that requires steering.
1124          */
1125         if (!of_device_is_compatible(msi_node, "arm,gic-v3-its")) {
1126                 dev_err(dev, "unable to find compatible MSI controller\n");
1127                 return -ENODEV;
1128         }
1129
1130         /* derive GITS_TRANSLATER address from GICv3 */
1131         ret = of_address_to_resource(msi_node, 0, &res);
1132         if (ret < 0) {
1133                 dev_err(dev, "unable to obtain MSI controller resources\n");
1134                 return ret;
1135         }
1136
1137         *msi_addr = res.start + GITS_TRANSLATER;
1138         return 0;
1139 }
1140
1141 static int iproc_pcie_paxb_v2_msi_steer(struct iproc_pcie *pcie, u64 msi_addr)
1142 {
1143         int ret;
1144         struct of_pci_range range;
1145
1146         memset(&range, 0, sizeof(range));
1147         range.size = SZ_32K;
1148         range.pci_addr = range.cpu_addr = msi_addr & ~(range.size - 1);
1149
1150         ret = iproc_pcie_setup_ib(pcie, &range, IPROC_PCIE_IB_MAP_IO);
1151         return ret;
1152 }
1153
1154 static void iproc_pcie_paxc_v2_msi_steer(struct iproc_pcie *pcie, u64 msi_addr)
1155 {
1156         u32 val;
1157
1158         /*
1159          * Program bits [43:13] of address of GITS_TRANSLATER register into
1160          * bits [30:0] of the MSI base address register.  In fact, in all iProc
1161          * based SoCs, all I/O register bases are well below the 32-bit
1162          * boundary, so we can safely assume bits [43:32] are always zeros.
1163          */
1164         iproc_pcie_write_reg(pcie, IPROC_PCIE_MSI_BASE_ADDR,
1165                              (u32)(msi_addr >> 13));
1166
1167         /* use a default 8K window size */
1168         iproc_pcie_write_reg(pcie, IPROC_PCIE_MSI_WINDOW_SIZE, 0);
1169
1170         /* steering MSI to GICv3 ITS */
1171         val = iproc_pcie_read_reg(pcie, IPROC_PCIE_MSI_GIC_MODE);
1172         val |= GIC_V3_CFG;
1173         iproc_pcie_write_reg(pcie, IPROC_PCIE_MSI_GIC_MODE, val);
1174
1175         /*
1176          * Program bits [43:2] of address of GITS_TRANSLATER register into the
1177          * iProc MSI address registers.
1178          */
1179         msi_addr >>= 2;
1180         iproc_pcie_write_reg(pcie, IPROC_PCIE_MSI_ADDR_HI,
1181                              upper_32_bits(msi_addr));
1182         iproc_pcie_write_reg(pcie, IPROC_PCIE_MSI_ADDR_LO,
1183                              lower_32_bits(msi_addr));
1184
1185         /* enable MSI */
1186         val = iproc_pcie_read_reg(pcie, IPROC_PCIE_MSI_EN_CFG);
1187         val |= MSI_ENABLE_CFG;
1188         iproc_pcie_write_reg(pcie, IPROC_PCIE_MSI_EN_CFG, val);
1189 }
1190
1191 static int iproc_pcie_msi_steer(struct iproc_pcie *pcie,
1192                                 struct device_node *msi_node)
1193 {
1194         struct device *dev = pcie->dev;
1195         int ret;
1196         u64 msi_addr;
1197
1198         ret = iproce_pcie_get_msi(pcie, msi_node, &msi_addr);
1199         if (ret < 0) {
1200                 dev_err(dev, "msi steering failed\n");
1201                 return ret;
1202         }
1203
1204         switch (pcie->type) {
1205         case IPROC_PCIE_PAXB_V2:
1206                 ret = iproc_pcie_paxb_v2_msi_steer(pcie, msi_addr);
1207                 if (ret)
1208                         return ret;
1209                 break;
1210         case IPROC_PCIE_PAXC_V2:
1211                 iproc_pcie_paxc_v2_msi_steer(pcie, msi_addr);
1212                 break;
1213         default:
1214                 return -EINVAL;
1215         }
1216
1217         return 0;
1218 }
1219
1220 static int iproc_pcie_msi_enable(struct iproc_pcie *pcie)
1221 {
1222         struct device_node *msi_node;
1223         int ret;
1224
1225         /*
1226          * Either the "msi-parent" or the "msi-map" phandle needs to exist
1227          * for us to obtain the MSI node.
1228          */
1229
1230         msi_node = of_parse_phandle(pcie->dev->of_node, "msi-parent", 0);
1231         if (!msi_node) {
1232                 const __be32 *msi_map = NULL;
1233                 int len;
1234                 u32 phandle;
1235
1236                 msi_map = of_get_property(pcie->dev->of_node, "msi-map", &len);
1237                 if (!msi_map)
1238                         return -ENODEV;
1239
1240                 phandle = be32_to_cpup(msi_map + 1);
1241                 msi_node = of_find_node_by_phandle(phandle);
1242                 if (!msi_node)
1243                         return -ENODEV;
1244         }
1245
1246         /*
1247          * Certain revisions of the iProc PCIe controller require additional
1248          * configurations to steer the MSI writes towards an external MSI
1249          * controller.
1250          */
1251         if (pcie->need_msi_steer) {
1252                 ret = iproc_pcie_msi_steer(pcie, msi_node);
1253                 if (ret)
1254                         return ret;
1255         }
1256
1257         /*
1258          * If another MSI controller is being used, the call below should fail
1259          * but that is okay
1260          */
1261         return iproc_msi_init(pcie, msi_node);
1262 }
1263
1264 static void iproc_pcie_msi_disable(struct iproc_pcie *pcie)
1265 {
1266         iproc_msi_exit(pcie);
1267 }
1268
1269 static int iproc_pcie_rev_init(struct iproc_pcie *pcie)
1270 {
1271         struct device *dev = pcie->dev;
1272         unsigned int reg_idx;
1273         const u16 *regs;
1274
1275         switch (pcie->type) {
1276         case IPROC_PCIE_PAXB_BCMA:
1277                 regs = iproc_pcie_reg_paxb_bcma;
1278                 break;
1279         case IPROC_PCIE_PAXB:
1280                 regs = iproc_pcie_reg_paxb;
1281                 pcie->has_apb_err_disable = true;
1282                 if (pcie->need_ob_cfg) {
1283                         pcie->ob_map = paxb_ob_map;
1284                         pcie->ob.nr_windows = ARRAY_SIZE(paxb_ob_map);
1285                 }
1286                 break;
1287         case IPROC_PCIE_PAXB_V2:
1288                 regs = iproc_pcie_reg_paxb_v2;
1289                 pcie->has_apb_err_disable = true;
1290                 if (pcie->need_ob_cfg) {
1291                         pcie->ob_map = paxb_v2_ob_map;
1292                         pcie->ob.nr_windows = ARRAY_SIZE(paxb_v2_ob_map);
1293                 }
1294                 pcie->ib.nr_regions = ARRAY_SIZE(paxb_v2_ib_map);
1295                 pcie->ib_map = paxb_v2_ib_map;
1296                 pcie->need_msi_steer = true;
1297                 dev_warn(dev, "reads of config registers that contain %#x return incorrect data\n",
1298                          CFG_RETRY_STATUS);
1299                 break;
1300         case IPROC_PCIE_PAXC:
1301                 regs = iproc_pcie_reg_paxc;
1302                 pcie->ep_is_internal = true;
1303                 break;
1304         case IPROC_PCIE_PAXC_V2:
1305                 regs = iproc_pcie_reg_paxc_v2;
1306                 pcie->ep_is_internal = true;
1307                 pcie->need_msi_steer = true;
1308                 break;
1309         default:
1310                 dev_err(dev, "incompatible iProc PCIe interface\n");
1311                 return -EINVAL;
1312         }
1313
1314         pcie->reg_offsets = devm_kcalloc(dev, IPROC_PCIE_MAX_NUM_REG,
1315                                          sizeof(*pcie->reg_offsets),
1316                                          GFP_KERNEL);
1317         if (!pcie->reg_offsets)
1318                 return -ENOMEM;
1319
1320         /* go through the register table and populate all valid registers */
1321         pcie->reg_offsets[0] = (pcie->type == IPROC_PCIE_PAXC_V2) ?
1322                 IPROC_PCIE_REG_INVALID : regs[0];
1323         for (reg_idx = 1; reg_idx < IPROC_PCIE_MAX_NUM_REG; reg_idx++)
1324                 pcie->reg_offsets[reg_idx] = regs[reg_idx] ?
1325                         regs[reg_idx] : IPROC_PCIE_REG_INVALID;
1326
1327         return 0;
1328 }
1329
1330 int iproc_pcie_setup(struct iproc_pcie *pcie, struct list_head *res)
1331 {
1332         struct device *dev;
1333         int ret;
1334         void *sysdata;
1335         struct pci_bus *child;
1336         struct pci_host_bridge *host = pci_host_bridge_from_priv(pcie);
1337
1338         dev = pcie->dev;
1339
1340         ret = iproc_pcie_rev_init(pcie);
1341         if (ret) {
1342                 dev_err(dev, "unable to initialize controller parameters\n");
1343                 return ret;
1344         }
1345
1346         ret = devm_request_pci_bus_resources(dev, res);
1347         if (ret)
1348                 return ret;
1349
1350         ret = phy_init(pcie->phy);
1351         if (ret) {
1352                 dev_err(dev, "unable to initialize PCIe PHY\n");
1353                 return ret;
1354         }
1355
1356         ret = phy_power_on(pcie->phy);
1357         if (ret) {
1358                 dev_err(dev, "unable to power on PCIe PHY\n");
1359                 goto err_exit_phy;
1360         }
1361
1362         iproc_pcie_perst_ctrl(pcie, true);
1363         iproc_pcie_perst_ctrl(pcie, false);
1364
1365         if (pcie->need_ob_cfg) {
1366                 ret = iproc_pcie_map_ranges(pcie, res);
1367                 if (ret) {
1368                         dev_err(dev, "map failed\n");
1369                         goto err_power_off_phy;
1370                 }
1371         }
1372
1373         if (pcie->need_ib_cfg) {
1374                 ret = iproc_pcie_map_dma_ranges(pcie);
1375                 if (ret && ret != -ENOENT)
1376                         goto err_power_off_phy;
1377         }
1378
1379 #ifdef CONFIG_ARM
1380         pcie->sysdata.private_data = pcie;
1381         sysdata = &pcie->sysdata;
1382 #else
1383         sysdata = pcie;
1384 #endif
1385
1386         ret = iproc_pcie_check_link(pcie);
1387         if (ret) {
1388                 dev_err(dev, "no PCIe EP device detected\n");
1389                 goto err_power_off_phy;
1390         }
1391
1392         iproc_pcie_enable(pcie);
1393
1394         if (IS_ENABLED(CONFIG_PCI_MSI))
1395                 if (iproc_pcie_msi_enable(pcie))
1396                         dev_info(dev, "not using iProc MSI\n");
1397
1398         list_splice_init(res, &host->windows);
1399         host->busnr = 0;
1400         host->dev.parent = dev;
1401         host->ops = &iproc_pcie_ops;
1402         host->sysdata = sysdata;
1403         host->map_irq = pcie->map_irq;
1404         host->swizzle_irq = pci_common_swizzle;
1405
1406         ret = pci_scan_root_bus_bridge(host);
1407         if (ret < 0) {
1408                 dev_err(dev, "failed to scan host: %d\n", ret);
1409                 goto err_power_off_phy;
1410         }
1411
1412         pci_assign_unassigned_bus_resources(host->bus);
1413
1414         pcie->root_bus = host->bus;
1415
1416         list_for_each_entry(child, &host->bus->children, node)
1417                 pcie_bus_configure_settings(child);
1418
1419         pci_bus_add_devices(host->bus);
1420
1421         return 0;
1422
1423 err_power_off_phy:
1424         phy_power_off(pcie->phy);
1425 err_exit_phy:
1426         phy_exit(pcie->phy);
1427         return ret;
1428 }
1429 EXPORT_SYMBOL(iproc_pcie_setup);
1430
1431 int iproc_pcie_remove(struct iproc_pcie *pcie)
1432 {
1433         pci_stop_root_bus(pcie->root_bus);
1434         pci_remove_root_bus(pcie->root_bus);
1435
1436         iproc_pcie_msi_disable(pcie);
1437
1438         phy_power_off(pcie->phy);
1439         phy_exit(pcie->phy);
1440
1441         return 0;
1442 }
1443 EXPORT_SYMBOL(iproc_pcie_remove);
1444
1445 MODULE_AUTHOR("Ray Jui <[email protected]>");
1446 MODULE_DESCRIPTION("Broadcom iPROC PCIe common driver");
1447 MODULE_LICENSE("GPL v2");
This page took 0.119074 seconds and 4 git commands to generate.