drivers/iommu/intel/iommu.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Copyright © 2006-2015, Intel Corporation.
   4  *
   5  * Authors: Ashok Raj <[email protected]>
   6  *          Anil S Keshavamurthy <[email protected]>
   7  *          David Woodhouse <[email protected]>
   8  */
   9
  10 #ifndef _INTEL_IOMMU_H_
  11 #define _INTEL_IOMMU_H_
  12
  13 #include <linux/types.h>
  14 #include <linux/iova.h>
  15 #include <linux/io.h>
  16 #include <linux/idr.h>
  17 #include <linux/mmu_notifier.h>
  18 #include <linux/list.h>
  19 #include <linux/iommu.h>
  20 #include <linux/io-64-nonatomic-lo-hi.h>
  21 #include <linux/dmar.h>
  22 #include <linux/bitfield.h>
  23 #include <linux/xarray.h>
  24 #include <linux/perf_event.h>
  25
  26 #include <asm/cacheflush.h>
  27 #include <asm/iommu.h>
  28 #include <uapi/linux/iommufd.h>
  29
  30 /*
  31  * VT-d hardware uses 4KiB page size regardless of host page size.
  32  */
  33 #define VTD_PAGE_SHIFT          (12)
  34 #define VTD_PAGE_SIZE           (1UL << VTD_PAGE_SHIFT)
  35 #define VTD_PAGE_MASK           (((u64)-1) << VTD_PAGE_SHIFT)
  36 #define VTD_PAGE_ALIGN(addr)    (((addr) + VTD_PAGE_SIZE - 1) & VTD_PAGE_MASK)
  37
  38 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  39
  40 #define VTD_STRIDE_SHIFT        (9)
  41 #define VTD_STRIDE_MASK         (((u64)-1) << VTD_STRIDE_SHIFT)
  42
  43 #define DMA_PTE_READ            BIT_ULL(0)
  44 #define DMA_PTE_WRITE           BIT_ULL(1)
  45 #define DMA_PTE_LARGE_PAGE      BIT_ULL(7)
  46 #define DMA_PTE_SNP             BIT_ULL(11)
  47
  48 #define DMA_FL_PTE_PRESENT      BIT_ULL(0)
  49 #define DMA_FL_PTE_US           BIT_ULL(2)
  50 #define DMA_FL_PTE_ACCESS       BIT_ULL(5)
  51 #define DMA_FL_PTE_DIRTY        BIT_ULL(6)
  52
  53 #define DMA_SL_PTE_DIRTY_BIT    9
  54 #define DMA_SL_PTE_DIRTY        BIT_ULL(DMA_SL_PTE_DIRTY_BIT)
  55
  56 #define ADDR_WIDTH_5LEVEL       (57)
  57 #define ADDR_WIDTH_4LEVEL       (48)
  58
  59 #define CONTEXT_TT_MULTI_LEVEL  0
  60 #define CONTEXT_TT_DEV_IOTLB    1
  61 #define CONTEXT_TT_PASS_THROUGH 2
  62 #define CONTEXT_PASIDE          BIT_ULL(3)
  63
  64 /*
  65  * Intel IOMMU register specification per version 1.0 public spec.
  66  */
  67 #define DMAR_VER_REG    0x0     /* Arch version supported by this IOMMU */
  68 #define DMAR_CAP_REG    0x8     /* Hardware supported capabilities */
  69 #define DMAR_ECAP_REG   0x10    /* Extended capabilities supported */
  70 #define DMAR_GCMD_REG   0x18    /* Global command register */
  71 #define DMAR_GSTS_REG   0x1c    /* Global status register */
  72 #define DMAR_RTADDR_REG 0x20    /* Root entry table */
  73 #define DMAR_CCMD_REG   0x28    /* Context command reg */
  74 #define DMAR_FSTS_REG   0x34    /* Fault Status register */
  75 #define DMAR_FECTL_REG  0x38    /* Fault control register */
  76 #define DMAR_FEDATA_REG 0x3c    /* Fault event interrupt data register */
  77 #define DMAR_FEADDR_REG 0x40    /* Fault event interrupt addr register */
  78 #define DMAR_FEUADDR_REG 0x44   /* Upper address register */
  79 #define DMAR_AFLOG_REG  0x58    /* Advanced Fault control */
  80 #define DMAR_PMEN_REG   0x64    /* Enable Protected Memory Region */
  81 #define DMAR_PLMBASE_REG 0x68   /* PMRR Low addr */
  82 #define DMAR_PLMLIMIT_REG 0x6c  /* PMRR low limit */
  83 #define DMAR_PHMBASE_REG 0x70   /* pmrr high base addr */
  84 #define DMAR_PHMLIMIT_REG 0x78  /* pmrr high limit */
  85 #define DMAR_IQH_REG    0x80    /* Invalidation queue head register */
  86 #define DMAR_IQT_REG    0x88    /* Invalidation queue tail register */
  87 #define DMAR_IQ_SHIFT   4       /* Invalidation queue head/tail shift */
  88 #define DMAR_IQA_REG    0x90    /* Invalidation queue addr register */
  89 #define DMAR_ICS_REG    0x9c    /* Invalidation complete status register */
  90 #define DMAR_IQER_REG   0xb0    /* Invalidation queue error record register */
  91 #define DMAR_IRTA_REG   0xb8    /* Interrupt remapping table addr register */
  92 #define DMAR_PQH_REG    0xc0    /* Page request queue head register */
  93 #define DMAR_PQT_REG    0xc8    /* Page request queue tail register */
  94 #define DMAR_PQA_REG    0xd0    /* Page request queue address register */
  95 #define DMAR_PRS_REG    0xdc    /* Page request status register */
  96 #define DMAR_PECTL_REG  0xe0    /* Page request event control register */
  97 #define DMAR_PEDATA_REG 0xe4    /* Page request event interrupt data register */
  98 #define DMAR_PEADDR_REG 0xe8    /* Page request event interrupt addr register */
  99 #define DMAR_PEUADDR_REG 0xec   /* Page request event Upper address register */
 100 #define DMAR_MTRRCAP_REG 0x100  /* MTRR capability register */
 101 #define DMAR_MTRRDEF_REG 0x108  /* MTRR default type register */
 102 #define DMAR_MTRR_FIX64K_00000_REG 0x120 /* MTRR Fixed range registers */
 103 #define DMAR_MTRR_FIX16K_80000_REG 0x128
 104 #define DMAR_MTRR_FIX16K_A0000_REG 0x130
 105 #define DMAR_MTRR_FIX4K_C0000_REG 0x138
 106 #define DMAR_MTRR_FIX4K_C8000_REG 0x140
 107 #define DMAR_MTRR_FIX4K_D0000_REG 0x148
 108 #define DMAR_MTRR_FIX4K_D8000_REG 0x150
 109 #define DMAR_MTRR_FIX4K_E0000_REG 0x158
 110 #define DMAR_MTRR_FIX4K_E8000_REG 0x160
 111 #define DMAR_MTRR_FIX4K_F0000_REG 0x168
 112 #define DMAR_MTRR_FIX4K_F8000_REG 0x170
 113 #define DMAR_MTRR_PHYSBASE0_REG 0x180 /* MTRR Variable range registers */
 114 #define DMAR_MTRR_PHYSMASK0_REG 0x188
 115 #define DMAR_MTRR_PHYSBASE1_REG 0x190
 116 #define DMAR_MTRR_PHYSMASK1_REG 0x198
 117 #define DMAR_MTRR_PHYSBASE2_REG 0x1a0
 118 #define DMAR_MTRR_PHYSMASK2_REG 0x1a8
 119 #define DMAR_MTRR_PHYSBASE3_REG 0x1b0
 120 #define DMAR_MTRR_PHYSMASK3_REG 0x1b8
 121 #define DMAR_MTRR_PHYSBASE4_REG 0x1c0
 122 #define DMAR_MTRR_PHYSMASK4_REG 0x1c8
 123 #define DMAR_MTRR_PHYSBASE5_REG 0x1d0
 124 #define DMAR_MTRR_PHYSMASK5_REG 0x1d8
 125 #define DMAR_MTRR_PHYSBASE6_REG 0x1e0
 126 #define DMAR_MTRR_PHYSMASK6_REG 0x1e8
 127 #define DMAR_MTRR_PHYSBASE7_REG 0x1f0
 128 #define DMAR_MTRR_PHYSMASK7_REG 0x1f8
 129 #define DMAR_MTRR_PHYSBASE8_REG 0x200
 130 #define DMAR_MTRR_PHYSMASK8_REG 0x208
 131 #define DMAR_MTRR_PHYSBASE9_REG 0x210
 132 #define DMAR_MTRR_PHYSMASK9_REG 0x218
 133 #define DMAR_PERFCAP_REG        0x300
 134 #define DMAR_PERFCFGOFF_REG     0x310
 135 #define DMAR_PERFOVFOFF_REG     0x318
 136 #define DMAR_PERFCNTROFF_REG    0x31c
 137 #define DMAR_PERFINTRSTS_REG    0x324
 138 #define DMAR_PERFINTRCTL_REG    0x328
 139 #define DMAR_PERFEVNTCAP_REG    0x380
 140 #define DMAR_ECMD_REG           0x400
 141 #define DMAR_ECEO_REG           0x408
 142 #define DMAR_ECRSP_REG          0x410
 143 #define DMAR_ECCAP_REG          0x430
 144
 145 #define DMAR_IQER_REG_IQEI(reg)         FIELD_GET(GENMASK_ULL(3, 0), reg)
 146 #define DMAR_IQER_REG_ITESID(reg)       FIELD_GET(GENMASK_ULL(47, 32), reg)
 147 #define DMAR_IQER_REG_ICESID(reg)       FIELD_GET(GENMASK_ULL(63, 48), reg)
 148
 149 #define OFFSET_STRIDE           (9)
 150
 151 #define dmar_readq(a) readq(a)
 152 #define dmar_writeq(a,v) writeq(v,a)
 153 #define dmar_readl(a) readl(a)
 154 #define dmar_writel(a, v) writel(v, a)
 155
 156 #define DMAR_VER_MAJOR(v)               (((v) & 0xf0) >> 4)
 157 #define DMAR_VER_MINOR(v)               ((v) & 0x0f)
 158
 159 /*
 160  * Decoding Capability Register
 161  */
 162 #define cap_esrtps(c)           (((c) >> 63) & 1)
 163 #define cap_esirtps(c)          (((c) >> 62) & 1)
 164 #define cap_ecmds(c)            (((c) >> 61) & 1)
 165 #define cap_fl5lp_support(c)    (((c) >> 60) & 1)
 166 #define cap_pi_support(c)       (((c) >> 59) & 1)
 167 #define cap_fl1gp_support(c)    (((c) >> 56) & 1)
 168 #define cap_read_drain(c)       (((c) >> 55) & 1)
 169 #define cap_write_drain(c)      (((c) >> 54) & 1)
 170 #define cap_max_amask_val(c)    (((c) >> 48) & 0x3f)
 171 #define cap_num_fault_regs(c)   ((((c) >> 40) & 0xff) + 1)
 172 #define cap_pgsel_inv(c)        (((c) >> 39) & 1)
 173
 174 #define cap_super_page_val(c)   (((c) >> 34) & 0xf)
 175 #define cap_super_offset(c)     (((find_first_bit(&cap_super_page_val(c), 4)) \
 176                                         * OFFSET_STRIDE) + 21)
 177
 178 #define cap_fault_reg_offset(c) ((((c) >> 24) & 0x3ff) * 16)
 179 #define cap_max_fault_reg_offset(c) \
 180         (cap_fault_reg_offset(c) + cap_num_fault_regs(c) * 16)
 181
 182 #define cap_zlr(c)              (((c) >> 22) & 1)
 183 #define cap_isoch(c)            (((c) >> 23) & 1)
 184 #define cap_mgaw(c)             ((((c) >> 16) & 0x3f) + 1)
 185 #define cap_sagaw(c)            (((c) >> 8) & 0x1f)
 186 #define cap_caching_mode(c)     (((c) >> 7) & 1)
 187 #define cap_phmr(c)             (((c) >> 6) & 1)
 188 #define cap_plmr(c)             (((c) >> 5) & 1)
 189 #define cap_rwbf(c)             (((c) >> 4) & 1)
 190 #define cap_afl(c)              (((c) >> 3) & 1)
 191 #define cap_ndoms(c)            (((unsigned long)1) << (4 + 2 * ((c) & 0x7)))
 192 /*
 193  * Extended Capability Register
 194  */
 195
 196 #define ecap_pms(e)             (((e) >> 51) & 0x1)
 197 #define ecap_rps(e)             (((e) >> 49) & 0x1)
 198 #define ecap_smpwc(e)           (((e) >> 48) & 0x1)
 199 #define ecap_flts(e)            (((e) >> 47) & 0x1)
 200 #define ecap_slts(e)            (((e) >> 46) & 0x1)
 201 #define ecap_slads(e)           (((e) >> 45) & 0x1)
 202 #define ecap_smts(e)            (((e) >> 43) & 0x1)
 203 #define ecap_dit(e)             (((e) >> 41) & 0x1)
 204 #define ecap_pds(e)             (((e) >> 42) & 0x1)
 205 #define ecap_pasid(e)           (((e) >> 40) & 0x1)
 206 #define ecap_pss(e)             (((e) >> 35) & 0x1f)
 207 #define ecap_eafs(e)            (((e) >> 34) & 0x1)
 208 #define ecap_nwfs(e)            (((e) >> 33) & 0x1)
 209 #define ecap_srs(e)             (((e) >> 31) & 0x1)
 210 #define ecap_ers(e)             (((e) >> 30) & 0x1)
 211 #define ecap_prs(e)             (((e) >> 29) & 0x1)
 212 #define ecap_broken_pasid(e)    (((e) >> 28) & 0x1)
 213 #define ecap_dis(e)             (((e) >> 27) & 0x1)
 214 #define ecap_nest(e)            (((e) >> 26) & 0x1)
 215 #define ecap_mts(e)             (((e) >> 25) & 0x1)
 216 #define ecap_iotlb_offset(e)    ((((e) >> 8) & 0x3ff) * 16)
 217 #define ecap_max_iotlb_offset(e) (ecap_iotlb_offset(e) + 16)
 218 #define ecap_coherent(e)        ((e) & 0x1)
 219 #define ecap_qis(e)             ((e) & 0x2)
 220 #define ecap_pass_through(e)    (((e) >> 6) & 0x1)
 221 #define ecap_eim_support(e)     (((e) >> 4) & 0x1)
 222 #define ecap_ir_support(e)      (((e) >> 3) & 0x1)
 223 #define ecap_dev_iotlb_support(e)       (((e) >> 2) & 0x1)
 224 #define ecap_max_handle_mask(e) (((e) >> 20) & 0xf)
 225 #define ecap_sc_support(e)      (((e) >> 7) & 0x1) /* Snooping Control */
 226
 227 /*
 228  * Decoding Perf Capability Register
 229  */
 230 #define pcap_num_cntr(p)        ((p) & 0xffff)
 231 #define pcap_cntr_width(p)      (((p) >> 16) & 0x7f)
 232 #define pcap_num_event_group(p) (((p) >> 24) & 0x1f)
 233 #define pcap_filters_mask(p)    (((p) >> 32) & 0x1f)
 234 #define pcap_interrupt(p)       (((p) >> 50) & 0x1)
 235 /* The counter stride is calculated as 2 ^ (x+10) bytes */
 236 #define pcap_cntr_stride(p)     (1ULL << ((((p) >> 52) & 0x7) + 10))
 237
 238 /*
 239  * Decoding Perf Event Capability Register
 240  */
 241 #define pecap_es(p)             ((p) & 0xfffffff)
 242
 243 /* Virtual command interface capability */
 244 #define vccap_pasid(v)          (((v) & DMA_VCS_PAS)) /* PASID allocation */
 245
 246 /* IOTLB_REG */
 247 #define DMA_TLB_FLUSH_GRANU_OFFSET  60
 248 #define DMA_TLB_GLOBAL_FLUSH (((u64)1) << 60)
 249 #define DMA_TLB_DSI_FLUSH (((u64)2) << 60)
 250 #define DMA_TLB_PSI_FLUSH (((u64)3) << 60)
 251 #define DMA_TLB_IIRG(type) ((type >> 60) & 3)
 252 #define DMA_TLB_IAIG(val) (((val) >> 57) & 3)
 253 #define DMA_TLB_READ_DRAIN (((u64)1) << 49)
 254 #define DMA_TLB_WRITE_DRAIN (((u64)1) << 48)
 255 #define DMA_TLB_DID(id) (((u64)((id) & 0xffff)) << 32)
 256 #define DMA_TLB_IVT (((u64)1) << 63)
 257 #define DMA_TLB_IH_NONLEAF (((u64)1) << 6)
 258 #define DMA_TLB_MAX_SIZE (0x3f)
 259
 260 /* INVALID_DESC */
 261 #define DMA_CCMD_INVL_GRANU_OFFSET  61
 262 #define DMA_ID_TLB_GLOBAL_FLUSH (((u64)1) << 4)
 263 #define DMA_ID_TLB_DSI_FLUSH    (((u64)2) << 4)
 264 #define DMA_ID_TLB_PSI_FLUSH    (((u64)3) << 4)
 265 #define DMA_ID_TLB_READ_DRAIN   (((u64)1) << 7)
 266 #define DMA_ID_TLB_WRITE_DRAIN  (((u64)1) << 6)
 267 #define DMA_ID_TLB_DID(id)      (((u64)((id & 0xffff) << 16)))
 268 #define DMA_ID_TLB_IH_NONLEAF   (((u64)1) << 6)
 269 #define DMA_ID_TLB_ADDR(addr)   (addr)
 270 #define DMA_ID_TLB_ADDR_MASK(mask)      (mask)
 271
 272 /* PMEN_REG */
 273 #define DMA_PMEN_EPM (((u32)1)<<31)
 274 #define DMA_PMEN_PRS (((u32)1)<<0)
 275
 276 /* GCMD_REG */
 277 #define DMA_GCMD_TE (((u32)1) << 31)
 278 #define DMA_GCMD_SRTP (((u32)1) << 30)
 279 #define DMA_GCMD_SFL (((u32)1) << 29)
 280 #define DMA_GCMD_EAFL (((u32)1) << 28)
 281 #define DMA_GCMD_WBF (((u32)1) << 27)
 282 #define DMA_GCMD_QIE (((u32)1) << 26)
 283 #define DMA_GCMD_SIRTP (((u32)1) << 24)
 284 #define DMA_GCMD_IRE (((u32) 1) << 25)
 285 #define DMA_GCMD_CFI (((u32) 1) << 23)
 286
 287 /* GSTS_REG */
 288 #define DMA_GSTS_TES (((u32)1) << 31)
 289 #define DMA_GSTS_RTPS (((u32)1) << 30)
 290 #define DMA_GSTS_FLS (((u32)1) << 29)
 291 #define DMA_GSTS_AFLS (((u32)1) << 28)
 292 #define DMA_GSTS_WBFS (((u32)1) << 27)
 293 #define DMA_GSTS_QIES (((u32)1) << 26)
 294 #define DMA_GSTS_IRTPS (((u32)1) << 24)
 295 #define DMA_GSTS_IRES (((u32)1) << 25)
 296 #define DMA_GSTS_CFIS (((u32)1) << 23)
 297
 298 /* DMA_RTADDR_REG */
 299 #define DMA_RTADDR_SMT (((u64)1) << 10)
 300
 301 /* CCMD_REG */
 302 #define DMA_CCMD_ICC (((u64)1) << 63)
 303 #define DMA_CCMD_GLOBAL_INVL (((u64)1) << 61)
 304 #define DMA_CCMD_DOMAIN_INVL (((u64)2) << 61)
 305 #define DMA_CCMD_DEVICE_INVL (((u64)3) << 61)
 306 #define DMA_CCMD_FM(m) (((u64)((m) & 0x3)) << 32)
 307 #define DMA_CCMD_MASK_NOBIT 0
 308 #define DMA_CCMD_MASK_1BIT 1
 309 #define DMA_CCMD_MASK_2BIT 2
 310 #define DMA_CCMD_MASK_3BIT 3
 311 #define DMA_CCMD_SID(s) (((u64)((s) & 0xffff)) << 16)
 312 #define DMA_CCMD_DID(d) ((u64)((d) & 0xffff))
 313
 314 /* ECMD_REG */
 315 #define DMA_MAX_NUM_ECMD                256
 316 #define DMA_MAX_NUM_ECMDCAP             (DMA_MAX_NUM_ECMD / 64)
 317 #define DMA_ECMD_REG_STEP               8
 318 #define DMA_ECMD_ENABLE                 0xf0
 319 #define DMA_ECMD_DISABLE                0xf1
 320 #define DMA_ECMD_FREEZE                 0xf4
 321 #define DMA_ECMD_UNFREEZE               0xf5
 322 #define DMA_ECMD_OA_SHIFT               16
 323 #define DMA_ECMD_ECRSP_IP               0x1
 324 #define DMA_ECMD_ECCAP3                 3
 325 #define DMA_ECMD_ECCAP3_ECNTS           BIT_ULL(48)
 326 #define DMA_ECMD_ECCAP3_DCNTS           BIT_ULL(49)
 327 #define DMA_ECMD_ECCAP3_FCNTS           BIT_ULL(52)
 328 #define DMA_ECMD_ECCAP3_UFCNTS          BIT_ULL(53)
 329 #define DMA_ECMD_ECCAP3_ESSENTIAL       (DMA_ECMD_ECCAP3_ECNTS |        \
 330                                          DMA_ECMD_ECCAP3_DCNTS |        \
 331                                          DMA_ECMD_ECCAP3_FCNTS |        \
 332                                          DMA_ECMD_ECCAP3_UFCNTS)
 333
 334 /* FECTL_REG */
 335 #define DMA_FECTL_IM (((u32)1) << 31)
 336
 337 /* FSTS_REG */
 338 #define DMA_FSTS_PFO (1 << 0) /* Primary Fault Overflow */
 339 #define DMA_FSTS_PPF (1 << 1) /* Primary Pending Fault */
 340 #define DMA_FSTS_IQE (1 << 4) /* Invalidation Queue Error */
 341 #define DMA_FSTS_ICE (1 << 5) /* Invalidation Completion Error */
 342 #define DMA_FSTS_ITE (1 << 6) /* Invalidation Time-out Error */
 343 #define DMA_FSTS_PRO (1 << 7) /* Page Request Overflow */
 344 #define dma_fsts_fault_record_index(s) (((s) >> 8) & 0xff)
 345
 346 /* FRCD_REG, 32 bits access */
 347 #define DMA_FRCD_F (((u32)1) << 31)
 348 #define dma_frcd_type(d) ((d >> 30) & 1)
 349 #define dma_frcd_fault_reason(c) (c & 0xff)
 350 #define dma_frcd_source_id(c) (c & 0xffff)
 351 #define dma_frcd_pasid_value(c) (((c) >> 8) & 0xfffff)
 352 #define dma_frcd_pasid_present(c) (((c) >> 31) & 1)
 353 /* low 64 bit */
 354 #define dma_frcd_page_addr(d) (d & (((u64)-1) << PAGE_SHIFT))
 355
 356 /* PRS_REG */
 357 #define DMA_PRS_PPR     ((u32)1)
 358 #define DMA_PRS_PRO     ((u32)2)
 359
 360 #define DMA_VCS_PAS     ((u64)1)
 361
 362 /* PERFINTRSTS_REG */
 363 #define DMA_PERFINTRSTS_PIS     ((u32)1)
 364
 365 #define IOMMU_WAIT_OP(iommu, offset, op, cond, sts)                     \
 366 do {                                                                    \
 367         cycles_t start_time = get_cycles();                             \
 368         while (1) {                                                     \
 369                 sts = op(iommu->reg + offset);                          \
 370                 if (cond)                                               \
 371                         break;                                          \
 372                 if (DMAR_OPERATION_TIMEOUT < (get_cycles() - start_time))\
 373                         panic("DMAR hardware is malfunctioning\n");     \
 374                 cpu_relax();                                            \
 375         }                                                               \
 376 } while (0)
 377
 378 #define QI_LENGTH       256     /* queue length */
 379
 380 enum {
 381         QI_FREE,
 382         QI_IN_USE,
 383         QI_DONE,
 384         QI_ABORT
 385 };
 386
 387 #define QI_CC_TYPE              0x1
 388 #define QI_IOTLB_TYPE           0x2
 389 #define QI_DIOTLB_TYPE          0x3
 390 #define QI_IEC_TYPE             0x4
 391 #define QI_IWD_TYPE             0x5
 392 #define QI_EIOTLB_TYPE          0x6
 393 #define QI_PC_TYPE              0x7
 394 #define QI_DEIOTLB_TYPE         0x8
 395 #define QI_PGRP_RESP_TYPE       0x9
 396 #define QI_PSTRM_RESP_TYPE      0xa
 397
 398 #define QI_IEC_SELECTIVE        (((u64)1) << 4)
 399 #define QI_IEC_IIDEX(idx)       (((u64)(idx & 0xffff) << 32))
 400 #define QI_IEC_IM(m)            (((u64)(m & 0x1f) << 27))
 401
 402 #define QI_IWD_STATUS_DATA(d)   (((u64)d) << 32)
 403 #define QI_IWD_STATUS_WRITE     (((u64)1) << 5)
 404 #define QI_IWD_FENCE            (((u64)1) << 6)
 405 #define QI_IWD_PRQ_DRAIN        (((u64)1) << 7)
 406
 407 #define QI_IOTLB_DID(did)       (((u64)did) << 16)
 408 #define QI_IOTLB_DR(dr)         (((u64)dr) << 7)
 409 #define QI_IOTLB_DW(dw)         (((u64)dw) << 6)
 410 #define QI_IOTLB_GRAN(gran)     (((u64)gran) >> (DMA_TLB_FLUSH_GRANU_OFFSET-4))
 411 #define QI_IOTLB_ADDR(addr)     (((u64)addr) & VTD_PAGE_MASK)
 412 #define QI_IOTLB_IH(ih)         (((u64)ih) << 6)
 413 #define QI_IOTLB_AM(am)         (((u8)am) & 0x3f)
 414
 415 #define QI_CC_FM(fm)            (((u64)fm) << 48)
 416 #define QI_CC_SID(sid)          (((u64)sid) << 32)
 417 #define QI_CC_DID(did)          (((u64)did) << 16)
 418 #define QI_CC_GRAN(gran)        (((u64)gran) >> (DMA_CCMD_INVL_GRANU_OFFSET-4))
 419
 420 #define QI_DEV_IOTLB_SID(sid)   ((u64)((sid) & 0xffff) << 32)
 421 #define QI_DEV_IOTLB_QDEP(qdep) (((qdep) & 0x1f) << 16)
 422 #define QI_DEV_IOTLB_ADDR(addr) ((u64)(addr) & VTD_PAGE_MASK)
 423 #define QI_DEV_IOTLB_PFSID(pfsid) (((u64)(pfsid & 0xf) << 12) | \
 424                                    ((u64)((pfsid >> 4) & 0xfff) << 52))
 425 #define QI_DEV_IOTLB_SIZE       1
 426 #define QI_DEV_IOTLB_MAX_INVS   32
 427
 428 #define QI_PC_PASID(pasid)      (((u64)pasid) << 32)
 429 #define QI_PC_DID(did)          (((u64)did) << 16)
 430 #define QI_PC_GRAN(gran)        (((u64)gran) << 4)
 431
 432 /* PASID cache invalidation granu */
 433 #define QI_PC_ALL_PASIDS        0
 434 #define QI_PC_PASID_SEL         1
 435 #define QI_PC_GLOBAL            3
 436
 437 #define QI_EIOTLB_ADDR(addr)    ((u64)(addr) & VTD_PAGE_MASK)
 438 #define QI_EIOTLB_IH(ih)        (((u64)ih) << 6)
 439 #define QI_EIOTLB_AM(am)        (((u64)am) & 0x3f)
 440 #define QI_EIOTLB_PASID(pasid)  (((u64)pasid) << 32)
 441 #define QI_EIOTLB_DID(did)      (((u64)did) << 16)
 442 #define QI_EIOTLB_GRAN(gran)    (((u64)gran) << 4)
 443
 444 /* QI Dev-IOTLB inv granu */
 445 #define QI_DEV_IOTLB_GRAN_ALL           1
 446 #define QI_DEV_IOTLB_GRAN_PASID_SEL     0
 447
 448 #define QI_DEV_EIOTLB_ADDR(a)   ((u64)(a) & VTD_PAGE_MASK)
 449 #define QI_DEV_EIOTLB_SIZE      (((u64)1) << 11)
 450 #define QI_DEV_EIOTLB_PASID(p)  ((u64)((p) & 0xfffff) << 32)
 451 #define QI_DEV_EIOTLB_SID(sid)  ((u64)((sid) & 0xffff) << 16)
 452 #define QI_DEV_EIOTLB_QDEP(qd)  ((u64)((qd) & 0x1f) << 4)
 453 #define QI_DEV_EIOTLB_PFSID(pfsid) (((u64)(pfsid & 0xf) << 12) | \
 454                                     ((u64)((pfsid >> 4) & 0xfff) << 52))
 455 #define QI_DEV_EIOTLB_MAX_INVS  32
 456
 457 /* Page group response descriptor QW0 */
 458 #define QI_PGRP_PASID_P(p)      (((u64)(p)) << 4)
 459 #define QI_PGRP_RESP_CODE(res)  (((u64)(res)) << 12)
 460 #define QI_PGRP_DID(rid)        (((u64)(rid)) << 16)
 461 #define QI_PGRP_PASID(pasid)    (((u64)(pasid)) << 32)
 462
 463 /* Page group response descriptor QW1 */
 464 #define QI_PGRP_LPIG(x)         (((u64)(x)) << 2)
 465 #define QI_PGRP_IDX(idx)        (((u64)(idx)) << 3)
 466
 467
 468 #define QI_RESP_SUCCESS         0x0
 469 #define QI_RESP_INVALID         0x1
 470 #define QI_RESP_FAILURE         0xf
 471
 472 #define QI_GRAN_NONG_PASID              2
 473 #define QI_GRAN_PSI_PASID               3
 474
 475 #define qi_shift(iommu)         (DMAR_IQ_SHIFT + !!ecap_smts((iommu)->ecap))
 476
 477 struct qi_desc {
 478         u64 qw0;
 479         u64 qw1;
 480         u64 qw2;
 481         u64 qw3;
 482 };
 483
 484 struct q_inval {
 485         raw_spinlock_t  q_lock;
 486         void            *desc;          /* invalidation queue */
 487         int             *desc_status;   /* desc status */
 488         int             free_head;      /* first free entry */
 489         int             free_tail;      /* last free entry */
 490         int             free_cnt;
 491 };
 492
 493 /* Page Request Queue depth */
 494 #define PRQ_ORDER       4
 495 #define PRQ_RING_MASK   ((0x1000 << PRQ_ORDER) - 0x20)
 496 #define PRQ_DEPTH       ((0x1000 << PRQ_ORDER) >> 5)
 497
 498 struct dmar_pci_notify_info;
 499
 500 #ifdef CONFIG_IRQ_REMAP
 501 /* 1MB - maximum possible interrupt remapping table size */
 502 #define INTR_REMAP_PAGE_ORDER   8
 503 #define INTR_REMAP_TABLE_REG_SIZE       0xf
 504 #define INTR_REMAP_TABLE_REG_SIZE_MASK  0xf
 505
 506 #define INTR_REMAP_TABLE_ENTRIES        65536
 507
 508 struct irq_domain;
 509
 510 struct ir_table {
 511         struct irte *base;
 512         unsigned long *bitmap;
 513 };
 514
 515 void intel_irq_remap_add_device(struct dmar_pci_notify_info *info);
 516 #else
 517 static inline void
 518 intel_irq_remap_add_device(struct dmar_pci_notify_info *info) { }
 519 #endif
 520
 521 struct iommu_flush {
 522         void (*flush_context)(struct intel_iommu *iommu, u16 did, u16 sid,
 523                               u8 fm, u64 type);
 524         void (*flush_iotlb)(struct intel_iommu *iommu, u16 did, u64 addr,
 525                             unsigned int size_order, u64 type);
 526 };
 527
 528 enum {
 529         SR_DMAR_FECTL_REG,
 530         SR_DMAR_FEDATA_REG,
 531         SR_DMAR_FEADDR_REG,
 532         SR_DMAR_FEUADDR_REG,
 533         MAX_SR_DMAR_REGS
 534 };
 535
 536 #define VTD_FLAG_TRANS_PRE_ENABLED      (1 << 0)
 537 #define VTD_FLAG_IRQ_REMAP_PRE_ENABLED  (1 << 1)
 538 #define VTD_FLAG_SVM_CAPABLE            (1 << 2)
 539
 540 #define sm_supported(iommu)     (intel_iommu_sm && ecap_smts((iommu)->ecap))
 541 #define pasid_supported(iommu)  (sm_supported(iommu) &&                 \
 542                                  ecap_pasid((iommu)->ecap))
 543 #define ssads_supported(iommu) (sm_supported(iommu) &&                 \
 544                                 ecap_slads((iommu)->ecap))
 545 #define nested_supported(iommu) (sm_supported(iommu) &&                 \
 546                                  ecap_nest((iommu)->ecap))
 547
 548 struct pasid_entry;
 549 struct pasid_state_entry;
 550 struct page_req_dsc;
 551
 552 /*
 553  * 0: Present
 554  * 1-11: Reserved
 555  * 12-63: Context Ptr (12 - (haw-1))
 556  * 64-127: Reserved
 557  */
 558 struct root_entry {
 559         u64     lo;
 560         u64     hi;
 561 };
 562
 563 /*
 564  * low 64 bits:
 565  * 0: present
 566  * 1: fault processing disable
 567  * 2-3: translation type
 568  * 12-63: address space root
 569  * high 64 bits:
 570  * 0-2: address width
 571  * 3-6: aval
 572  * 8-23: domain id
 573  */
 574 struct context_entry {
 575         u64 lo;
 576         u64 hi;
 577 };
 578
 579 struct iommu_domain_info {
 580         struct intel_iommu *iommu;
 581         unsigned int refcnt;            /* Refcount of devices per iommu */
 582         u16 did;                        /* Domain ids per IOMMU. Use u16 since
 583                                          * domain ids are 16 bit wide according
 584                                          * to VT-d spec, section 9.3 */
 585 };
 586
 587 struct dmar_domain {
 588         int     nid;                    /* node id */
 589         struct xarray iommu_array;      /* Attached IOMMU array */
 590
 591         u8 has_iotlb_device: 1;
 592         u8 iommu_coherency: 1;          /* indicate coherency of iommu access */
 593         u8 force_snooping : 1;          /* Create IOPTEs with snoop control */
 594         u8 set_pte_snp:1;
 595         u8 use_first_level:1;           /* DMA translation for the domain goes
 596                                          * through the first level page table,
 597                                          * otherwise, goes through the second
 598                                          * level.
 599                                          */
 600         u8 dirty_tracking:1;            /* Dirty tracking is enabled */
 601         u8 nested_parent:1;             /* Has other domains nested on it */
 602         u8 has_mappings:1;              /* Has mappings configured through
 603                                          * iommu_map() interface.
 604                                          */
 605
 606         spinlock_t lock;                /* Protect device tracking lists */
 607         struct list_head devices;       /* all devices' list */
 608         struct list_head dev_pasids;    /* all attached pasids */
 609
 610         spinlock_t cache_lock;          /* Protect the cache tag list */
 611         struct list_head cache_tags;    /* Cache tag list */
 612
 613         int             iommu_superpage;/* Level of superpages supported:
 614                                            0 == 4KiB (no superpages), 1 == 2MiB,
 615                                            2 == 1GiB, 3 == 512GiB, 4 == 1TiB */
 616         union {
 617                 /* DMA remapping domain */
 618                 struct {
 619                         /* virtual address */
 620                         struct dma_pte  *pgd;
 621                         /* max guest address width */
 622                         int             gaw;
 623                         /*
 624                          * adjusted guest address width:
 625                          *   0: level 2 30-bit
 626                          *   1: level 3 39-bit
 627                          *   2: level 4 48-bit
 628                          *   3: level 5 57-bit
 629                          */
 630                         int             agaw;
 631                         /* maximum mapped address */
 632                         u64             max_addr;
 633                         /* Protect the s1_domains list */
 634                         spinlock_t      s1_lock;
 635                         /* Track s1_domains nested on this domain */
 636                         struct list_head s1_domains;
 637                 };
 638
 639                 /* Nested user domain */
 640                 struct {
 641                         /* parent page table which the user domain is nested on */
 642                         struct dmar_domain *s2_domain;
 643                         /* user page table pointer (in GPA) */
 644                         unsigned long s1_pgtbl;
 645                         /* page table attributes */
 646                         struct iommu_hwpt_vtd_s1 s1_cfg;
 647                         /* link to parent domain siblings */
 648                         struct list_head s2_link;
 649                 };
 650
 651                 /* SVA domain */
 652                 struct {
 653                         struct mmu_notifier notifier;
 654                 };
 655         };
 656
 657         struct iommu_domain domain;     /* generic domain data structure for
 658                                            iommu core */
 659 };
 660
 661 /*
 662  * In theory, the VT-d 4.0 spec can support up to 2 ^ 16 counters.
 663  * But in practice, there are only 14 counters for the existing
 664  * platform. Setting the max number of counters to 64 should be good
 665  * enough for a long time. Also, supporting more than 64 counters
 666  * requires more extras, e.g., extra freeze and overflow registers,
 667  * which is not necessary for now.
 668  */
 669 #define IOMMU_PMU_IDX_MAX               64
 670
 671 struct iommu_pmu {
 672         struct intel_iommu      *iommu;
 673         u32                     num_cntr;       /* Number of counters */
 674         u32                     num_eg;         /* Number of event group */
 675         u32                     cntr_width;     /* Counter width */
 676         u32                     cntr_stride;    /* Counter Stride */
 677         u32                     filter;         /* Bitmask of filter support */
 678         void __iomem            *base;          /* the PerfMon base address */
 679         void __iomem            *cfg_reg;       /* counter configuration base address */
 680         void __iomem            *cntr_reg;      /* counter 0 address*/
 681         void __iomem            *overflow;      /* overflow status register */
 682
 683         u64                     *evcap;         /* Indicates all supported events */
 684         u32                     **cntr_evcap;   /* Supported events of each counter. */
 685
 686         struct pmu              pmu;
 687         DECLARE_BITMAP(used_mask, IOMMU_PMU_IDX_MAX);
 688         struct perf_event       *event_list[IOMMU_PMU_IDX_MAX];
 689         unsigned char           irq_name[16];
 690         struct hlist_node       cpuhp_node;
 691         int                     cpu;
 692 };
 693
 694 #define IOMMU_IRQ_ID_OFFSET_PRQ         (DMAR_UNITS_SUPPORTED)
 695 #define IOMMU_IRQ_ID_OFFSET_PERF        (2 * DMAR_UNITS_SUPPORTED)
 696
 697 struct intel_iommu {
 698         void __iomem    *reg; /* Pointer to hardware regs, virtual addr */
 699         u64             reg_phys; /* physical address of hw register set */
 700         u64             reg_size; /* size of hw register set */
 701         u64             cap;
 702         u64             ecap;
 703         u64             vccap;
 704         u64             ecmdcap[DMA_MAX_NUM_ECMDCAP];
 705         u32             gcmd; /* Holds TE, EAFL. Don't need SRTP, SFL, WBF */
 706         raw_spinlock_t  register_lock; /* protect register handling */
 707         int             seq_id; /* sequence id of the iommu */
 708         int             agaw; /* agaw of this iommu */
 709         int             msagaw; /* max sagaw of this iommu */
 710         unsigned int    irq, pr_irq, perf_irq;
 711         u16             segment;     /* PCI segment# */
 712         unsigned char   name[13];    /* Device Name */
 713
 714 #ifdef CONFIG_INTEL_IOMMU
 715         unsigned long   *domain_ids; /* bitmap of domains */
 716         unsigned long   *copied_tables; /* bitmap of copied tables */
 717         spinlock_t      lock; /* protect context, domain ids */
 718         struct root_entry *root_entry; /* virtual address */
 719
 720         struct iommu_flush flush;
 721 #endif
 722 #ifdef CONFIG_INTEL_IOMMU_SVM
 723         struct page_req_dsc *prq;
 724         unsigned char prq_name[16];    /* Name for PRQ interrupt */
 725         unsigned long prq_seq_number;
 726         struct completion prq_complete;
 727 #endif
 728         struct iopf_queue *iopf_queue;
 729         unsigned char iopfq_name[16];
 730         /* Synchronization between fault report and iommu device release. */
 731         struct mutex iopf_lock;
 732         struct q_inval  *qi;            /* Queued invalidation info */
 733         u32 iommu_state[MAX_SR_DMAR_REGS]; /* Store iommu states between suspend and resume.*/
 734
 735         /* rb tree for all probed devices */
 736         struct rb_root device_rbtree;
 737         /* protect the device_rbtree */
 738         spinlock_t device_rbtree_lock;
 739
 740 #ifdef CONFIG_IRQ_REMAP
 741         struct ir_table *ir_table;      /* Interrupt remapping info */
 742         struct irq_domain *ir_domain;
 743 #endif
 744         struct iommu_device iommu;  /* IOMMU core code handle */
 745         int             node;
 746         u32             flags;      /* Software defined flags */
 747
 748         struct dmar_drhd_unit *drhd;
 749         void *perf_statistic;
 750
 751         struct iommu_pmu *pmu;
 752 };
 753
 754 /* PCI domain-device relationship */
 755 struct device_domain_info {
 756         struct list_head link;  /* link to domain siblings */
 757         u32 segment;            /* PCI segment number */
 758         u8 bus;                 /* PCI bus number */
 759         u8 devfn;               /* PCI devfn number */
 760         u16 pfsid;              /* SRIOV physical function source ID */
 761         u8 pasid_supported:3;
 762         u8 pasid_enabled:1;
 763         u8 pri_supported:1;
 764         u8 pri_enabled:1;
 765         u8 ats_supported:1;
 766         u8 ats_enabled:1;
 767         u8 dtlb_extra_inval:1;  /* Quirk for devices need extra flush */
 768         u8 ats_qdep;
 769         struct device *dev; /* it's NULL for PCIe-to-PCI bridge */
 770         struct intel_iommu *iommu; /* IOMMU used by this device */
 771         struct dmar_domain *domain; /* pointer to domain */
 772         struct pasid_table *pasid_table; /* pasid table */
 773         /* device tracking node(lookup by PCI RID) */
 774         struct rb_node node;
 775 #ifdef CONFIG_INTEL_IOMMU_DEBUGFS
 776         struct dentry *debugfs_dentry; /* pointer to device directory dentry */
 777 #endif
 778 };
 779
 780 struct dev_pasid_info {
 781         struct list_head link_domain;   /* link to domain siblings */
 782         struct device *dev;
 783         ioasid_t pasid;
 784 #ifdef CONFIG_INTEL_IOMMU_DEBUGFS
 785         struct dentry *debugfs_dentry; /* pointer to pasid directory dentry */
 786 #endif
 787 };
 788
 789 static inline void __iommu_flush_cache(
 790         struct intel_iommu *iommu, void *addr, int size)
 791 {
 792         if (!ecap_coherent(iommu->ecap))
 793                 clflush_cache_range(addr, size);
 794 }
 795
 796 /* Convert generic struct iommu_domain to private struct dmar_domain */
 797 static inline struct dmar_domain *to_dmar_domain(struct iommu_domain *dom)
 798 {
 799         return container_of(dom, struct dmar_domain, domain);
 800 }
 801
 802 /* Retrieve the domain ID which has allocated to the domain */
 803 static inline u16
 804 domain_id_iommu(struct dmar_domain *domain, struct intel_iommu *iommu)
 805 {
 806         struct iommu_domain_info *info =
 807                         xa_load(&domain->iommu_array, iommu->seq_id);
 808
 809         return info->did;
 810 }
 811
 812 /*
 813  * 0: readable
 814  * 1: writable
 815  * 2-6: reserved
 816  * 7: super page
 817  * 8-10: available
 818  * 11: snoop behavior
 819  * 12-63: Host physical address
 820  */
 821 struct dma_pte {
 822         u64 val;
 823 };
 824
 825 static inline void dma_clear_pte(struct dma_pte *pte)
 826 {
 827         pte->val = 0;
 828 }
 829
 830 static inline u64 dma_pte_addr(struct dma_pte *pte)
 831 {
 832 #ifdef CONFIG_64BIT
 833         return pte->val & VTD_PAGE_MASK;
 834 #else
 835         /* Must have a full atomic 64-bit read */
 836         return  __cmpxchg64(&pte->val, 0ULL, 0ULL) & VTD_PAGE_MASK;
 837 #endif
 838 }
 839
 840 static inline bool dma_pte_present(struct dma_pte *pte)
 841 {
 842         return (pte->val & 3) != 0;
 843 }
 844
 845 static inline bool dma_sl_pte_test_and_clear_dirty(struct dma_pte *pte,
 846                                                    unsigned long flags)
 847 {
 848         if (flags & IOMMU_DIRTY_NO_CLEAR)
 849                 return (pte->val & DMA_SL_PTE_DIRTY) != 0;
 850
 851         return test_and_clear_bit(DMA_SL_PTE_DIRTY_BIT,
 852                                   (unsigned long *)&pte->val);
 853 }
 854
 855 static inline bool dma_pte_superpage(struct dma_pte *pte)
 856 {
 857         return (pte->val & DMA_PTE_LARGE_PAGE);
 858 }
 859
 860 static inline bool first_pte_in_page(struct dma_pte *pte)
 861 {
 862         return IS_ALIGNED((unsigned long)pte, VTD_PAGE_SIZE);
 863 }
 864
 865 static inline int nr_pte_to_next_page(struct dma_pte *pte)
 866 {
 867         return first_pte_in_page(pte) ? BIT_ULL(VTD_STRIDE_SHIFT) :
 868                 (struct dma_pte *)ALIGN((unsigned long)pte, VTD_PAGE_SIZE) - pte;
 869 }
 870
 871 static inline bool context_present(struct context_entry *context)
 872 {
 873         return (context->lo & 1);
 874 }
 875
 876 #define LEVEL_STRIDE            (9)
 877 #define LEVEL_MASK              (((u64)1 << LEVEL_STRIDE) - 1)
 878 #define MAX_AGAW_WIDTH          (64)
 879 #define MAX_AGAW_PFN_WIDTH      (MAX_AGAW_WIDTH - VTD_PAGE_SHIFT)
 880
 881 static inline int agaw_to_level(int agaw)
 882 {
 883         return agaw + 2;
 884 }
 885
 886 static inline int agaw_to_width(int agaw)
 887 {
 888         return min_t(int, 30 + agaw * LEVEL_STRIDE, MAX_AGAW_WIDTH);
 889 }
 890
 891 static inline int width_to_agaw(int width)
 892 {
 893         return DIV_ROUND_UP(width - 30, LEVEL_STRIDE);
 894 }
 895
 896 static inline unsigned int level_to_offset_bits(int level)
 897 {
 898         return (level - 1) * LEVEL_STRIDE;
 899 }
 900
 901 static inline int pfn_level_offset(u64 pfn, int level)
 902 {
 903         return (pfn >> level_to_offset_bits(level)) & LEVEL_MASK;
 904 }
 905
 906 static inline u64 level_mask(int level)
 907 {
 908         return -1ULL << level_to_offset_bits(level);
 909 }
 910
 911 static inline u64 level_size(int level)
 912 {
 913         return 1ULL << level_to_offset_bits(level);
 914 }
 915
 916 static inline u64 align_to_level(u64 pfn, int level)
 917 {
 918         return (pfn + level_size(level) - 1) & level_mask(level);
 919 }
 920
 921 static inline unsigned long lvl_to_nr_pages(unsigned int lvl)
 922 {
 923         return 1UL << min_t(int, (lvl - 1) * LEVEL_STRIDE, MAX_AGAW_PFN_WIDTH);
 924 }
 925
 926 /* VT-d pages must always be _smaller_ than MM pages. Otherwise things
 927    are never going to work. */
 928 static inline unsigned long mm_to_dma_pfn_start(unsigned long mm_pfn)
 929 {
 930         return mm_pfn << (PAGE_SHIFT - VTD_PAGE_SHIFT);
 931 }
 932 static inline unsigned long mm_to_dma_pfn_end(unsigned long mm_pfn)
 933 {
 934         return ((mm_pfn + 1) << (PAGE_SHIFT - VTD_PAGE_SHIFT)) - 1;
 935 }
 936 static inline unsigned long page_to_dma_pfn(struct page *pg)
 937 {
 938         return mm_to_dma_pfn_start(page_to_pfn(pg));
 939 }
 940 static inline unsigned long virt_to_dma_pfn(void *p)
 941 {
 942         return page_to_dma_pfn(virt_to_page(p));
 943 }
 944
 945 static inline void context_set_present(struct context_entry *context)
 946 {
 947         context->lo |= 1;
 948 }
 949
 950 static inline void context_set_fault_enable(struct context_entry *context)
 951 {
 952         context->lo &= (((u64)-1) << 2) | 1;
 953 }
 954
 955 static inline void context_set_translation_type(struct context_entry *context,
 956                                                 unsigned long value)
 957 {
 958         context->lo &= (((u64)-1) << 4) | 3;
 959         context->lo |= (value & 3) << 2;
 960 }
 961
 962 static inline void context_set_address_root(struct context_entry *context,
 963                                             unsigned long value)
 964 {
 965         context->lo &= ~VTD_PAGE_MASK;
 966         context->lo |= value & VTD_PAGE_MASK;
 967 }
 968
 969 static inline void context_set_address_width(struct context_entry *context,
 970                                              unsigned long value)
 971 {
 972         context->hi |= value & 7;
 973 }
 974
 975 static inline void context_set_domain_id(struct context_entry *context,
 976                                          unsigned long value)
 977 {
 978         context->hi |= (value & ((1 << 16) - 1)) << 8;
 979 }
 980
 981 static inline void context_set_pasid(struct context_entry *context)
 982 {
 983         context->lo |= CONTEXT_PASIDE;
 984 }
 985
 986 static inline int context_domain_id(struct context_entry *c)
 987 {
 988         return((c->hi >> 8) & 0xffff);
 989 }
 990
 991 static inline void context_clear_entry(struct context_entry *context)
 992 {
 993         context->lo = 0;
 994         context->hi = 0;
 995 }
 996
 997 #ifdef CONFIG_INTEL_IOMMU
 998 static inline bool context_copied(struct intel_iommu *iommu, u8 bus, u8 devfn)
 999 {
1000         if (!iommu->copied_tables)
1001                 return false;
1002
1003         return test_bit(((long)bus << 8) | devfn, iommu->copied_tables);
1004 }
1005
1006 static inline void
1007 set_context_copied(struct intel_iommu *iommu, u8 bus, u8 devfn)
1008 {
1009         set_bit(((long)bus << 8) | devfn, iommu->copied_tables);
1010 }
1011
1012 static inline void
1013 clear_context_copied(struct intel_iommu *iommu, u8 bus, u8 devfn)
1014 {
1015         clear_bit(((long)bus << 8) | devfn, iommu->copied_tables);
1016 }
1017 #endif /* CONFIG_INTEL_IOMMU */
1018
1019 /*
1020  * Set the RID_PASID field of a scalable mode context entry. The
1021  * IOMMU hardware will use the PASID value set in this field for
1022  * DMA translations of DMA requests without PASID.
1023  */
1024 static inline void
1025 context_set_sm_rid2pasid(struct context_entry *context, unsigned long pasid)
1026 {
1027         context->hi |= pasid & ((1 << 20) - 1);
1028 }
1029
1030 /*
1031  * Set the DTE(Device-TLB Enable) field of a scalable mode context
1032  * entry.
1033  */
1034 static inline void context_set_sm_dte(struct context_entry *context)
1035 {
1036         context->lo |= BIT_ULL(2);
1037 }
1038
1039 /*
1040  * Set the PRE(Page Request Enable) field of a scalable mode context
1041  * entry.
1042  */
1043 static inline void context_set_sm_pre(struct context_entry *context)
1044 {
1045         context->lo |= BIT_ULL(4);
1046 }
1047
1048 /*
1049  * Clear the PRE(Page Request Enable) field of a scalable mode context
1050  * entry.
1051  */
1052 static inline void context_clear_sm_pre(struct context_entry *context)
1053 {
1054         context->lo &= ~BIT_ULL(4);
1055 }
1056
1057 /* Returns a number of VTD pages, but aligned to MM page size */
1058 static inline unsigned long aligned_nrpages(unsigned long host_addr, size_t size)
1059 {
1060         host_addr &= ~PAGE_MASK;
1061         return PAGE_ALIGN(host_addr + size) >> VTD_PAGE_SHIFT;
1062 }
1063
1064 /* Return a size from number of VTD pages. */
1065 static inline unsigned long nrpages_to_size(unsigned long npages)
1066 {
1067         return npages << VTD_PAGE_SHIFT;
1068 }
1069
1070 /* Convert value to context PASID directory size field coding. */
1071 #define context_pdts(pds)       (((pds) & 0x7) << 9)
1072
1073 struct dmar_drhd_unit *dmar_find_matched_drhd_unit(struct pci_dev *dev);
1074
1075 int dmar_enable_qi(struct intel_iommu *iommu);
1076 void dmar_disable_qi(struct intel_iommu *iommu);
1077 int dmar_reenable_qi(struct intel_iommu *iommu);
1078 void qi_global_iec(struct intel_iommu *iommu);
1079
1080 void qi_flush_context(struct intel_iommu *iommu, u16 did,
1081                       u16 sid, u8 fm, u64 type);
1082 void qi_flush_iotlb(struct intel_iommu *iommu, u16 did, u64 addr,
1083                     unsigned int size_order, u64 type);
1084 void qi_flush_dev_iotlb(struct intel_iommu *iommu, u16 sid, u16 pfsid,
1085                         u16 qdep, u64 addr, unsigned mask);
1086
1087 void qi_flush_piotlb(struct intel_iommu *iommu, u16 did, u32 pasid, u64 addr,
1088                      unsigned long npages, bool ih);
1089
1090 void qi_flush_dev_iotlb_pasid(struct intel_iommu *iommu, u16 sid, u16 pfsid,
1091                               u32 pasid, u16 qdep, u64 addr,
1092                               unsigned int size_order);
1093 void quirk_extra_dev_tlb_flush(struct device_domain_info *info,
1094                                unsigned long address, unsigned long pages,
1095                                u32 pasid, u16 qdep);
1096 void qi_flush_pasid_cache(struct intel_iommu *iommu, u16 did, u64 granu,
1097                           u32 pasid);
1098
1099 int qi_submit_sync(struct intel_iommu *iommu, struct qi_desc *desc,
1100                    unsigned int count, unsigned long options);
1101 /*
1102  * Options used in qi_submit_sync:
1103  * QI_OPT_WAIT_DRAIN - Wait for PRQ drain completion, spec 6.5.2.8.
1104  */
1105 #define QI_OPT_WAIT_DRAIN               BIT(0)
1106
1107 void domain_update_iotlb(struct dmar_domain *domain);
1108 int domain_attach_iommu(struct dmar_domain *domain, struct intel_iommu *iommu);
1109 void domain_detach_iommu(struct dmar_domain *domain, struct intel_iommu *iommu);
1110 void device_block_translation(struct device *dev);
1111 int prepare_domain_attach_device(struct iommu_domain *domain,
1112                                  struct device *dev);
1113 void domain_update_iommu_cap(struct dmar_domain *domain);
1114
1115 int dmar_ir_support(void);
1116
1117 void iommu_flush_write_buffer(struct intel_iommu *iommu);
1118 struct iommu_domain *intel_nested_domain_alloc(struct iommu_domain *parent,
1119                                                const struct iommu_user_data *user_data);
1120 struct device *device_rbtree_find(struct intel_iommu *iommu, u16 rid);
1121
1122 enum cache_tag_type {
1123         CACHE_TAG_IOTLB,
1124         CACHE_TAG_DEVTLB,
1125         CACHE_TAG_NESTING_IOTLB,
1126         CACHE_TAG_NESTING_DEVTLB,
1127 };
1128
1129 struct cache_tag {
1130         struct list_head node;
1131         enum cache_tag_type type;
1132         struct intel_iommu *iommu;
1133         /*
1134          * The @dev field represents the location of the cache. For IOTLB, it
1135          * resides on the IOMMU hardware. @dev stores the device pointer to
1136          * the IOMMU hardware. For DevTLB, it locates in the PCIe endpoint.
1137          * @dev stores the device pointer to that endpoint.
1138          */
1139         struct device *dev;
1140         u16 domain_id;
1141         ioasid_t pasid;
1142         unsigned int users;
1143 };
1144
1145 int cache_tag_assign_domain(struct dmar_domain *domain,
1146                             struct device *dev, ioasid_t pasid);
1147 void cache_tag_unassign_domain(struct dmar_domain *domain,
1148                                struct device *dev, ioasid_t pasid);
1149 void cache_tag_flush_range(struct dmar_domain *domain, unsigned long start,
1150                            unsigned long end, int ih);
1151 void cache_tag_flush_all(struct dmar_domain *domain);
1152 void cache_tag_flush_range_np(struct dmar_domain *domain, unsigned long start,
1153                               unsigned long end);
1154
1155 void intel_context_flush_present(struct device_domain_info *info,
1156                                  struct context_entry *context,
1157                                  bool affect_domains);
1158
1159 #ifdef CONFIG_INTEL_IOMMU_SVM
1160 void intel_svm_check(struct intel_iommu *iommu);
1161 int intel_svm_enable_prq(struct intel_iommu *iommu);
1162 int intel_svm_finish_prq(struct intel_iommu *iommu);
1163 void intel_svm_page_response(struct device *dev, struct iopf_fault *evt,
1164                              struct iommu_page_response *msg);
1165 struct iommu_domain *intel_svm_domain_alloc(struct device *dev,
1166                                             struct mm_struct *mm);
1167 void intel_drain_pasid_prq(struct device *dev, u32 pasid);
1168 #else
1169 static inline void intel_svm_check(struct intel_iommu *iommu) {}
1170 static inline void intel_drain_pasid_prq(struct device *dev, u32 pasid) {}
1171 static inline struct iommu_domain *intel_svm_domain_alloc(struct device *dev,
1172                                                           struct mm_struct *mm)
1173 {
1174         return ERR_PTR(-ENODEV);
1175 }
1176 #endif
1177
1178 #ifdef CONFIG_INTEL_IOMMU_DEBUGFS
1179 void intel_iommu_debugfs_init(void);
1180 void intel_iommu_debugfs_create_dev(struct device_domain_info *info);
1181 void intel_iommu_debugfs_remove_dev(struct device_domain_info *info);
1182 void intel_iommu_debugfs_create_dev_pasid(struct dev_pasid_info *dev_pasid);
1183 void intel_iommu_debugfs_remove_dev_pasid(struct dev_pasid_info *dev_pasid);
1184 #else
1185 static inline void intel_iommu_debugfs_init(void) {}
1186 static inline void intel_iommu_debugfs_create_dev(struct device_domain_info *info) {}
1187 static inline void intel_iommu_debugfs_remove_dev(struct device_domain_info *info) {}
1188 static inline void intel_iommu_debugfs_create_dev_pasid(struct dev_pasid_info *dev_pasid) {}
1189 static inline void intel_iommu_debugfs_remove_dev_pasid(struct dev_pasid_info *dev_pasid) {}
1190 #endif /* CONFIG_INTEL_IOMMU_DEBUGFS */
1191
1192 extern const struct attribute_group *intel_iommu_groups[];
1193 struct context_entry *iommu_context_addr(struct intel_iommu *iommu, u8 bus,
1194                                          u8 devfn, int alloc);
1195
1196 extern const struct iommu_ops intel_iommu_ops;
1197
1198 #ifdef CONFIG_INTEL_IOMMU
1199 extern int intel_iommu_sm;
1200 int iommu_calculate_agaw(struct intel_iommu *iommu);
1201 int iommu_calculate_max_sagaw(struct intel_iommu *iommu);
1202 int ecmd_submit_sync(struct intel_iommu *iommu, u8 ecmd, u64 oa, u64 ob);
1203
1204 static inline bool ecmd_has_pmu_essential(struct intel_iommu *iommu)
1205 {
1206         return (iommu->ecmdcap[DMA_ECMD_ECCAP3] & DMA_ECMD_ECCAP3_ESSENTIAL) ==
1207                 DMA_ECMD_ECCAP3_ESSENTIAL;
1208 }
1209
1210 extern int dmar_disabled;
1211 extern int intel_iommu_enabled;
1212 #else
1213 static inline int iommu_calculate_agaw(struct intel_iommu *iommu)
1214 {
1215         return 0;
1216 }
1217 static inline int iommu_calculate_max_sagaw(struct intel_iommu *iommu)
1218 {
1219         return 0;
1220 }
1221 #define dmar_disabled   (1)
1222 #define intel_iommu_enabled (0)
1223 #define intel_iommu_sm (0)
1224 #endif
1225
1226 static inline const char *decode_prq_descriptor(char *str, size_t size,
1227                 u64 dw0, u64 dw1, u64 dw2, u64 dw3)
1228 {
1229         char *buf = str;
1230         int bytes;
1231
1232         bytes = snprintf(buf, size,
1233                          "rid=0x%llx addr=0x%llx %c%c%c%c%c pasid=0x%llx index=0x%llx",
1234                          FIELD_GET(GENMASK_ULL(31, 16), dw0),
1235                          FIELD_GET(GENMASK_ULL(63, 12), dw1),
1236                          dw1 & BIT_ULL(0) ? 'r' : '-',
1237                          dw1 & BIT_ULL(1) ? 'w' : '-',
1238                          dw0 & BIT_ULL(52) ? 'x' : '-',
1239                          dw0 & BIT_ULL(53) ? 'p' : '-',
1240                          dw1 & BIT_ULL(2) ? 'l' : '-',
1241                          FIELD_GET(GENMASK_ULL(51, 32), dw0),
1242                          FIELD_GET(GENMASK_ULL(11, 3), dw1));
1243
1244         /* Private Data */
1245         if (dw0 & BIT_ULL(9)) {
1246                 size -= bytes;
1247                 buf += bytes;
1248                 snprintf(buf, size, " private=0x%llx/0x%llx\n", dw2, dw3);
1249         }
1250
1251         return str;
1252 }
1253
1254 #endif