drivers/gpu/drm/i915/i915_gem_gtt.h

   1 /*
   2  * Copyright © 2014 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  *
  23  * Please try to maintain the following order within this file unless it makes
  24  * sense to do otherwise. From top to bottom:
  25  * 1. typedefs
  26  * 2. #defines, and macros
  27  * 3. structure definitions
  28  * 4. function prototypes
  29  *
  30  * Within each section, please try to order by generation in ascending order,
  31  * from top to bottom (ie. gen6 on the top, gen8 on the bottom).
  32  */
  33
  34 #ifndef __I915_GEM_GTT_H__
  35 #define __I915_GEM_GTT_H__
  36
  37 #include <linux/io-mapping.h>
  38 #include <linux/mm.h>
  39 #include <linux/pagevec.h>
  40
  41 #include "i915_gem_timeline.h"
  42
  43 #include "i915_request.h"
  44 #include "i915_selftest.h"
  45
  46 #define I915_GTT_PAGE_SIZE_4K BIT(12)
  47 #define I915_GTT_PAGE_SIZE_64K BIT(16)
  48 #define I915_GTT_PAGE_SIZE_2M BIT(21)
  49
  50 #define I915_GTT_PAGE_SIZE I915_GTT_PAGE_SIZE_4K
  51 #define I915_GTT_MAX_PAGE_SIZE I915_GTT_PAGE_SIZE_2M
  52
  53 #define I915_GTT_MIN_ALIGNMENT I915_GTT_PAGE_SIZE
  54
  55 #define I915_FENCE_REG_NONE -1
  56 #define I915_MAX_NUM_FENCES 32
  57 /* 32 fences + sign bit for FENCE_REG_NONE */
  58 #define I915_MAX_NUM_FENCE_BITS 6
  59
  60 struct drm_i915_file_private;
  61 struct drm_i915_fence_reg;
  62
  63 typedef u32 gen6_pte_t;
  64 typedef u64 gen8_pte_t;
  65 typedef u64 gen8_pde_t;
  66 typedef u64 gen8_ppgtt_pdpe_t;
  67 typedef u64 gen8_ppgtt_pml4e_t;
  68
  69 #define ggtt_total_entries(ggtt) ((ggtt)->base.total >> PAGE_SHIFT)
  70
  71 /* gen6-hsw has bit 11-4 for physical addr bit 39-32 */
  72 #define GEN6_GTT_ADDR_ENCODE(addr)      ((addr) | (((addr) >> 28) & 0xff0))
  73 #define GEN6_PTE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
  74 #define GEN6_PDE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
  75 #define GEN6_PTE_CACHE_LLC              (2 << 1)
  76 #define GEN6_PTE_UNCACHED               (1 << 1)
  77 #define GEN6_PTE_VALID                  (1 << 0)
  78
  79 #define I915_PTES(pte_len)              ((unsigned int)(PAGE_SIZE / (pte_len)))
  80 #define I915_PTE_MASK(pte_len)          (I915_PTES(pte_len) - 1)
  81 #define I915_PDES                       512
  82 #define I915_PDE_MASK                   (I915_PDES - 1)
  83 #define NUM_PTE(pde_shift)     (1 << (pde_shift - PAGE_SHIFT))
  84
  85 #define GEN6_PTES                       I915_PTES(sizeof(gen6_pte_t))
  86 #define GEN6_PD_SIZE                    (I915_PDES * PAGE_SIZE)
  87 #define GEN6_PD_ALIGN                   (PAGE_SIZE * 16)
  88 #define GEN6_PDE_SHIFT                  22
  89 #define GEN6_PDE_VALID                  (1 << 0)
  90
  91 #define GEN7_PTE_CACHE_L3_LLC           (3 << 1)
  92
  93 #define BYT_PTE_SNOOPED_BY_CPU_CACHES   (1 << 2)
  94 #define BYT_PTE_WRITEABLE               (1 << 1)
  95
  96 /* Cacheability Control is a 4-bit value. The low three bits are stored in bits
  97  * 3:1 of the PTE, while the fourth bit is stored in bit 11 of the PTE.
  98  */
  99 #define HSW_CACHEABILITY_CONTROL(bits)  ((((bits) & 0x7) << 1) | \
 100                                          (((bits) & 0x8) << (11 - 3)))
 101 #define HSW_WB_LLC_AGE3                 HSW_CACHEABILITY_CONTROL(0x2)
 102 #define HSW_WB_LLC_AGE0                 HSW_CACHEABILITY_CONTROL(0x3)
 103 #define HSW_WB_ELLC_LLC_AGE3            HSW_CACHEABILITY_CONTROL(0x8)
 104 #define HSW_WB_ELLC_LLC_AGE0            HSW_CACHEABILITY_CONTROL(0xb)
 105 #define HSW_WT_ELLC_LLC_AGE3            HSW_CACHEABILITY_CONTROL(0x7)
 106 #define HSW_WT_ELLC_LLC_AGE0            HSW_CACHEABILITY_CONTROL(0x6)
 107 #define HSW_PTE_UNCACHED                (0)
 108 #define HSW_GTT_ADDR_ENCODE(addr)       ((addr) | (((addr) >> 28) & 0x7f0))
 109 #define HSW_PTE_ADDR_ENCODE(addr)       HSW_GTT_ADDR_ENCODE(addr)
 110
 111 /* GEN8 32b style address is defined as a 3 level page table:
 112  * 31:30 | 29:21 | 20:12 |  11:0
 113  * PDPE  |  PDE  |  PTE  | offset
 114  * The difference as compared to normal x86 3 level page table is the PDPEs are
 115  * programmed via register.
 116  */
 117 #define GEN8_3LVL_PDPES                 4
 118 #define GEN8_PDE_SHIFT                  21
 119 #define GEN8_PDE_MASK                   0x1ff
 120 #define GEN8_PTE_SHIFT                  12
 121 #define GEN8_PTE_MASK                   0x1ff
 122 #define GEN8_PTES                       I915_PTES(sizeof(gen8_pte_t))
 123
 124 /* GEN8 48b style address is defined as a 4 level page table:
 125  * 47:39 | 38:30 | 29:21 | 20:12 |  11:0
 126  * PML4E | PDPE  |  PDE  |  PTE  | offset
 127  */
 128 #define GEN8_PML4ES_PER_PML4            512
 129 #define GEN8_PML4E_SHIFT                39
 130 #define GEN8_PML4E_MASK                 (GEN8_PML4ES_PER_PML4 - 1)
 131 #define GEN8_PDPE_SHIFT                 30
 132 /* NB: GEN8_PDPE_MASK is untrue for 32b platforms, but it has no impact on 32b page
 133  * tables */
 134 #define GEN8_PDPE_MASK                  0x1ff
 135
 136 #define PPAT_UNCACHED                   (_PAGE_PWT | _PAGE_PCD)
 137 #define PPAT_CACHED_PDE                 0 /* WB LLC */
 138 #define PPAT_CACHED                     _PAGE_PAT /* WB LLCeLLC */
 139 #define PPAT_DISPLAY_ELLC               _PAGE_PCD /* WT eLLC */
 140
 141 #define CHV_PPAT_SNOOP                  (1<<6)
 142 #define GEN8_PPAT_AGE(x)                ((x)<<4)
 143 #define GEN8_PPAT_LLCeLLC               (3<<2)
 144 #define GEN8_PPAT_LLCELLC               (2<<2)
 145 #define GEN8_PPAT_LLC                   (1<<2)
 146 #define GEN8_PPAT_WB                    (3<<0)
 147 #define GEN8_PPAT_WT                    (2<<0)
 148 #define GEN8_PPAT_WC                    (1<<0)
 149 #define GEN8_PPAT_UC                    (0<<0)
 150 #define GEN8_PPAT_ELLC_OVERRIDE         (0<<2)
 151 #define GEN8_PPAT(i, x)                 ((u64)(x) << ((i) * 8))
 152
 153 #define GEN8_PPAT_GET_CA(x) ((x) & 3)
 154 #define GEN8_PPAT_GET_TC(x) ((x) & (3 << 2))
 155 #define GEN8_PPAT_GET_AGE(x) ((x) & (3 << 4))
 156 #define CHV_PPAT_GET_SNOOP(x) ((x) & (1 << 6))
 157
 158 #define GEN8_PDE_IPS_64K BIT(11)
 159 #define GEN8_PDE_PS_2M   BIT(7)
 160
 161 struct sg_table;
 162
 163 struct intel_rotation_info {
 164         struct intel_rotation_plane_info {
 165                 /* tiles */
 166                 unsigned int width, height, stride, offset;
 167         } plane[2];
 168 } __packed;
 169
 170 static inline void assert_intel_rotation_info_is_packed(void)
 171 {
 172         BUILD_BUG_ON(sizeof(struct intel_rotation_info) != 8*sizeof(unsigned int));
 173 }
 174
 175 struct intel_partial_info {
 176         u64 offset;
 177         unsigned int size;
 178 } __packed;
 179
 180 static inline void assert_intel_partial_info_is_packed(void)
 181 {
 182         BUILD_BUG_ON(sizeof(struct intel_partial_info) != sizeof(u64) + sizeof(unsigned int));
 183 }
 184
 185 enum i915_ggtt_view_type {
 186         I915_GGTT_VIEW_NORMAL = 0,
 187         I915_GGTT_VIEW_ROTATED = sizeof(struct intel_rotation_info),
 188         I915_GGTT_VIEW_PARTIAL = sizeof(struct intel_partial_info),
 189 };
 190
 191 static inline void assert_i915_ggtt_view_type_is_unique(void)
 192 {
 193         /* As we encode the size of each branch inside the union into its type,
 194          * we have to be careful that each branch has a unique size.
 195          */
 196         switch ((enum i915_ggtt_view_type)0) {
 197         case I915_GGTT_VIEW_NORMAL:
 198         case I915_GGTT_VIEW_PARTIAL:
 199         case I915_GGTT_VIEW_ROTATED:
 200                 /* gcc complains if these are identical cases */
 201                 break;
 202         }
 203 }
 204
 205 struct i915_ggtt_view {
 206         enum i915_ggtt_view_type type;
 207         union {
 208                 /* Members need to contain no holes/padding */
 209                 struct intel_partial_info partial;
 210                 struct intel_rotation_info rotated;
 211         };
 212 };
 213
 214 enum i915_cache_level;
 215
 216 struct i915_vma;
 217
 218 struct i915_page_dma {
 219         struct page *page;
 220         int order;
 221         union {
 222                 dma_addr_t daddr;
 223
 224                 /* For gen6/gen7 only. This is the offset in the GGTT
 225                  * where the page directory entries for PPGTT begin
 226                  */
 227                 u32 ggtt_offset;
 228         };
 229 };
 230
 231 #define px_base(px) (&(px)->base)
 232 #define px_page(px) (px_base(px)->page)
 233 #define px_dma(px) (px_base(px)->daddr)
 234
 235 struct i915_page_table {
 236         struct i915_page_dma base;
 237         unsigned int used_ptes;
 238 };
 239
 240 struct i915_page_directory {
 241         struct i915_page_dma base;
 242
 243         struct i915_page_table *page_table[I915_PDES]; /* PDEs */
 244         unsigned int used_pdes;
 245 };
 246
 247 struct i915_page_directory_pointer {
 248         struct i915_page_dma base;
 249         struct i915_page_directory **page_directory;
 250         unsigned int used_pdpes;
 251 };
 252
 253 struct i915_pml4 {
 254         struct i915_page_dma base;
 255         struct i915_page_directory_pointer *pdps[GEN8_PML4ES_PER_PML4];
 256 };
 257
 258 struct i915_address_space {
 259         struct drm_mm mm;
 260         struct i915_gem_timeline timeline;
 261         struct drm_i915_private *i915;
 262         struct device *dma;
 263         /* Every address space belongs to a struct file - except for the global
 264          * GTT that is owned by the driver (and so @file is set to NULL). In
 265          * principle, no information should leak from one context to another
 266          * (or between files/processes etc) unless explicitly shared by the
 267          * owner. Tracking the owner is important in order to free up per-file
 268          * objects along with the file, to aide resource tracking, and to
 269          * assign blame.
 270          */
 271         struct drm_i915_file_private *file;
 272         struct list_head global_link;
 273         u64 total;              /* size addr space maps (ex. 2GB for ggtt) */
 274         u64 reserved;           /* size addr space reserved */
 275
 276         bool closed;
 277
 278         struct i915_page_dma scratch_page;
 279         struct i915_page_table *scratch_pt;
 280         struct i915_page_directory *scratch_pd;
 281         struct i915_page_directory_pointer *scratch_pdp; /* GEN8+ & 48b PPGTT */
 282
 283         /**
 284          * List of objects currently involved in rendering.
 285          *
 286          * Includes buffers having the contents of their GPU caches
 287          * flushed, not necessarily primitives. last_read_req
 288          * represents when the rendering involved will be completed.
 289          *
 290          * A reference is held on the buffer while on this list.
 291          */
 292         struct list_head active_list;
 293
 294         /**
 295          * LRU list of objects which are not in the ringbuffer and
 296          * are ready to unbind, but are still in the GTT.
 297          *
 298          * last_read_req is NULL while an object is in this list.
 299          *
 300          * A reference is not held on the buffer while on this list,
 301          * as merely being GTT-bound shouldn't prevent its being
 302          * freed, and we'll pull it off the list in the free path.
 303          */
 304         struct list_head inactive_list;
 305
 306         /**
 307          * List of vma that have been unbound.
 308          *
 309          * A reference is not held on the buffer while on this list.
 310          */
 311         struct list_head unbound_list;
 312
 313         struct pagevec free_pages;
 314         bool pt_kmap_wc;
 315
 316         /* FIXME: Need a more generic return type */
 317         gen6_pte_t (*pte_encode)(dma_addr_t addr,
 318                                  enum i915_cache_level level,
 319                                  u32 flags); /* Create a valid PTE */
 320         /* flags for pte_encode */
 321 #define PTE_READ_ONLY   (1<<0)
 322         int (*allocate_va_range)(struct i915_address_space *vm,
 323                                  u64 start, u64 length);
 324         void (*clear_range)(struct i915_address_space *vm,
 325                             u64 start, u64 length);
 326         void (*insert_page)(struct i915_address_space *vm,
 327                             dma_addr_t addr,
 328                             u64 offset,
 329                             enum i915_cache_level cache_level,
 330                             u32 flags);
 331         void (*insert_entries)(struct i915_address_space *vm,
 332                                struct i915_vma *vma,
 333                                enum i915_cache_level cache_level,
 334                                u32 flags);
 335         void (*cleanup)(struct i915_address_space *vm);
 336         /** Unmap an object from an address space. This usually consists of
 337          * setting the valid PTE entries to a reserved scratch page. */
 338         void (*unbind_vma)(struct i915_vma *vma);
 339         /* Map an object into an address space with the given cache flags. */
 340         int (*bind_vma)(struct i915_vma *vma,
 341                         enum i915_cache_level cache_level,
 342                         u32 flags);
 343         int (*set_pages)(struct i915_vma *vma);
 344         void (*clear_pages)(struct i915_vma *vma);
 345
 346         I915_SELFTEST_DECLARE(struct fault_attr fault_attr);
 347 };
 348
 349 #define i915_is_ggtt(V) (!(V)->file)
 350
 351 static inline bool
 352 i915_vm_is_48bit(const struct i915_address_space *vm)
 353 {
 354         return (vm->total - 1) >> 32;
 355 }
 356
 357 static inline bool
 358 i915_vm_has_scratch_64K(struct i915_address_space *vm)
 359 {
 360         return vm->scratch_page.order == get_order(I915_GTT_PAGE_SIZE_64K);
 361 }
 362
 363 /* The Graphics Translation Table is the way in which GEN hardware translates a
 364  * Graphics Virtual Address into a Physical Address. In addition to the normal
 365  * collateral associated with any va->pa translations GEN hardware also has a
 366  * portion of the GTT which can be mapped by the CPU and remain both coherent
 367  * and correct (in cases like swizzling). That region is referred to as GMADR in
 368  * the spec.
 369  */
 370 struct i915_ggtt {
 371         struct i915_address_space base;
 372
 373         struct io_mapping iomap;        /* Mapping to our CPU mappable region */
 374         struct resource gmadr;          /* GMADR resource */
 375         resource_size_t mappable_end;   /* End offset that we can CPU map */
 376
 377         /** "Graphics Stolen Memory" holds the global PTEs */
 378         void __iomem *gsm;
 379         void (*invalidate)(struct drm_i915_private *dev_priv);
 380
 381         bool do_idle_maps;
 382
 383         int mtrr;
 384
 385         struct drm_mm_node error_capture;
 386 };
 387
 388 struct i915_hw_ppgtt {
 389         struct i915_address_space base;
 390         struct kref ref;
 391         struct drm_mm_node node;
 392         unsigned long pd_dirty_rings;
 393         union {
 394                 struct i915_pml4 pml4;          /* GEN8+ & 48b PPGTT */
 395                 struct i915_page_directory_pointer pdp; /* GEN8+ */
 396                 struct i915_page_directory pd;          /* GEN6-7 */
 397         };
 398
 399         gen6_pte_t __iomem *pd_addr;
 400
 401         int (*switch_mm)(struct i915_hw_ppgtt *ppgtt,
 402                          struct i915_request *rq);
 403         void (*debug_dump)(struct i915_hw_ppgtt *ppgtt, struct seq_file *m);
 404 };
 405
 406 /*
 407  * gen6_for_each_pde() iterates over every pde from start until start+length.
 408  * If start and start+length are not perfectly divisible, the macro will round
 409  * down and up as needed. Start=0 and length=2G effectively iterates over
 410  * every PDE in the system. The macro modifies ALL its parameters except 'pd',
 411  * so each of the other parameters should preferably be a simple variable, or
 412  * at most an lvalue with no side-effects!
 413  */
 414 #define gen6_for_each_pde(pt, pd, start, length, iter)                  \
 415         for (iter = gen6_pde_index(start);                              \
 416              length > 0 && iter < I915_PDES &&                          \
 417                 (pt = (pd)->page_table[iter], true);                    \
 418              ({ u32 temp = ALIGN(start+1, 1 << GEN6_PDE_SHIFT);         \
 419                     temp = min(temp - start, length);                   \
 420                     start += temp, length -= temp; }), ++iter)
 421
 422 #define gen6_for_all_pdes(pt, pd, iter)                                 \
 423         for (iter = 0;                                                  \
 424              iter < I915_PDES &&                                        \
 425                 (pt = (pd)->page_table[iter], true);                    \
 426              ++iter)
 427
 428 static inline u32 i915_pte_index(u64 address, unsigned int pde_shift)
 429 {
 430         const u32 mask = NUM_PTE(pde_shift) - 1;
 431
 432         return (address >> PAGE_SHIFT) & mask;
 433 }
 434
 435 /* Helper to counts the number of PTEs within the given length. This count
 436  * does not cross a page table boundary, so the max value would be
 437  * GEN6_PTES for GEN6, and GEN8_PTES for GEN8.
 438 */
 439 static inline u32 i915_pte_count(u64 addr, u64 length, unsigned int pde_shift)
 440 {
 441         const u64 mask = ~((1ULL << pde_shift) - 1);
 442         u64 end;
 443
 444         WARN_ON(length == 0);
 445         WARN_ON(offset_in_page(addr|length));
 446
 447         end = addr + length;
 448
 449         if ((addr & mask) != (end & mask))
 450                 return NUM_PTE(pde_shift) - i915_pte_index(addr, pde_shift);
 451
 452         return i915_pte_index(end, pde_shift) - i915_pte_index(addr, pde_shift);
 453 }
 454
 455 static inline u32 i915_pde_index(u64 addr, u32 shift)
 456 {
 457         return (addr >> shift) & I915_PDE_MASK;
 458 }
 459
 460 static inline u32 gen6_pte_index(u32 addr)
 461 {
 462         return i915_pte_index(addr, GEN6_PDE_SHIFT);
 463 }
 464
 465 static inline u32 gen6_pte_count(u32 addr, u32 length)
 466 {
 467         return i915_pte_count(addr, length, GEN6_PDE_SHIFT);
 468 }
 469
 470 static inline u32 gen6_pde_index(u32 addr)
 471 {
 472         return i915_pde_index(addr, GEN6_PDE_SHIFT);
 473 }
 474
 475 static inline unsigned int
 476 i915_pdpes_per_pdp(const struct i915_address_space *vm)
 477 {
 478         if (i915_vm_is_48bit(vm))
 479                 return GEN8_PML4ES_PER_PML4;
 480
 481         return GEN8_3LVL_PDPES;
 482 }
 483
 484 /* Equivalent to the gen6 version, For each pde iterates over every pde
 485  * between from start until start + length. On gen8+ it simply iterates
 486  * over every page directory entry in a page directory.
 487  */
 488 #define gen8_for_each_pde(pt, pd, start, length, iter)                  \
 489         for (iter = gen8_pde_index(start);                              \
 490              length > 0 && iter < I915_PDES &&                          \
 491                 (pt = (pd)->page_table[iter], true);                    \
 492              ({ u64 temp = ALIGN(start+1, 1 << GEN8_PDE_SHIFT);         \
 493                     temp = min(temp - start, length);                   \
 494                     start += temp, length -= temp; }), ++iter)
 495
 496 #define gen8_for_each_pdpe(pd, pdp, start, length, iter)                \
 497         for (iter = gen8_pdpe_index(start);                             \
 498              length > 0 && iter < i915_pdpes_per_pdp(vm) &&             \
 499                 (pd = (pdp)->page_directory[iter], true);               \
 500              ({ u64 temp = ALIGN(start+1, 1 << GEN8_PDPE_SHIFT);        \
 501                     temp = min(temp - start, length);                   \
 502                     start += temp, length -= temp; }), ++iter)
 503
 504 #define gen8_for_each_pml4e(pdp, pml4, start, length, iter)             \
 505         for (iter = gen8_pml4e_index(start);                            \
 506              length > 0 && iter < GEN8_PML4ES_PER_PML4 &&               \
 507                 (pdp = (pml4)->pdps[iter], true);                       \
 508              ({ u64 temp = ALIGN(start+1, 1ULL << GEN8_PML4E_SHIFT);    \
 509                     temp = min(temp - start, length);                   \
 510                     start += temp, length -= temp; }), ++iter)
 511
 512 static inline u32 gen8_pte_index(u64 address)
 513 {
 514         return i915_pte_index(address, GEN8_PDE_SHIFT);
 515 }
 516
 517 static inline u32 gen8_pde_index(u64 address)
 518 {
 519         return i915_pde_index(address, GEN8_PDE_SHIFT);
 520 }
 521
 522 static inline u32 gen8_pdpe_index(u64 address)
 523 {
 524         return (address >> GEN8_PDPE_SHIFT) & GEN8_PDPE_MASK;
 525 }
 526
 527 static inline u32 gen8_pml4e_index(u64 address)
 528 {
 529         return (address >> GEN8_PML4E_SHIFT) & GEN8_PML4E_MASK;
 530 }
 531
 532 static inline u64 gen8_pte_count(u64 address, u64 length)
 533 {
 534         return i915_pte_count(address, length, GEN8_PDE_SHIFT);
 535 }
 536
 537 static inline dma_addr_t
 538 i915_page_dir_dma_addr(const struct i915_hw_ppgtt *ppgtt, const unsigned n)
 539 {
 540         return px_dma(ppgtt->pdp.page_directory[n]);
 541 }
 542
 543 static inline struct i915_ggtt *
 544 i915_vm_to_ggtt(struct i915_address_space *vm)
 545 {
 546         GEM_BUG_ON(!i915_is_ggtt(vm));
 547         return container_of(vm, struct i915_ggtt, base);
 548 }
 549
 550 #define INTEL_MAX_PPAT_ENTRIES 8
 551 #define INTEL_PPAT_PERFECT_MATCH (~0U)
 552
 553 struct intel_ppat;
 554
 555 struct intel_ppat_entry {
 556         struct intel_ppat *ppat;
 557         struct kref ref;
 558         u8 value;
 559 };
 560
 561 struct intel_ppat {
 562         struct intel_ppat_entry entries[INTEL_MAX_PPAT_ENTRIES];
 563         DECLARE_BITMAP(used, INTEL_MAX_PPAT_ENTRIES);
 564         DECLARE_BITMAP(dirty, INTEL_MAX_PPAT_ENTRIES);
 565         unsigned int max_entries;
 566         u8 clear_value;
 567         /*
 568          * Return a score to show how two PPAT values match,
 569          * a INTEL_PPAT_PERFECT_MATCH indicates a perfect match
 570          */
 571         unsigned int (*match)(u8 src, u8 dst);
 572         void (*update_hw)(struct drm_i915_private *i915);
 573
 574         struct drm_i915_private *i915;
 575 };
 576
 577 const struct intel_ppat_entry *
 578 intel_ppat_get(struct drm_i915_private *i915, u8 value);
 579 void intel_ppat_put(const struct intel_ppat_entry *entry);
 580
 581 int i915_gem_init_aliasing_ppgtt(struct drm_i915_private *i915);
 582 void i915_gem_fini_aliasing_ppgtt(struct drm_i915_private *i915);
 583
 584 int i915_ggtt_probe_hw(struct drm_i915_private *dev_priv);
 585 int i915_ggtt_init_hw(struct drm_i915_private *dev_priv);
 586 int i915_ggtt_enable_hw(struct drm_i915_private *dev_priv);
 587 void i915_ggtt_enable_guc(struct drm_i915_private *i915);
 588 void i915_ggtt_disable_guc(struct drm_i915_private *i915);
 589 int i915_gem_init_ggtt(struct drm_i915_private *dev_priv);
 590 void i915_ggtt_cleanup_hw(struct drm_i915_private *dev_priv);
 591
 592 int i915_ppgtt_init_hw(struct drm_i915_private *dev_priv);
 593 void i915_ppgtt_release(struct kref *kref);
 594 struct i915_hw_ppgtt *i915_ppgtt_create(struct drm_i915_private *dev_priv,
 595                                         struct drm_i915_file_private *fpriv,
 596                                         const char *name);
 597 void i915_ppgtt_close(struct i915_address_space *vm);
 598 static inline void i915_ppgtt_get(struct i915_hw_ppgtt *ppgtt)
 599 {
 600         if (ppgtt)
 601                 kref_get(&ppgtt->ref);
 602 }
 603 static inline void i915_ppgtt_put(struct i915_hw_ppgtt *ppgtt)
 604 {
 605         if (ppgtt)
 606                 kref_put(&ppgtt->ref, i915_ppgtt_release);
 607 }
 608
 609 void i915_check_and_clear_faults(struct drm_i915_private *dev_priv);
 610 void i915_gem_suspend_gtt_mappings(struct drm_i915_private *dev_priv);
 611 void i915_gem_restore_gtt_mappings(struct drm_i915_private *dev_priv);
 612
 613 int __must_check i915_gem_gtt_prepare_pages(struct drm_i915_gem_object *obj,
 614                                             struct sg_table *pages);
 615 void i915_gem_gtt_finish_pages(struct drm_i915_gem_object *obj,
 616                                struct sg_table *pages);
 617
 618 int i915_gem_gtt_reserve(struct i915_address_space *vm,
 619                          struct drm_mm_node *node,
 620                          u64 size, u64 offset, unsigned long color,
 621                          unsigned int flags);
 622
 623 int i915_gem_gtt_insert(struct i915_address_space *vm,
 624                         struct drm_mm_node *node,
 625                         u64 size, u64 alignment, unsigned long color,
 626                         u64 start, u64 end, unsigned int flags);
 627
 628 /* Flags used by pin/bind&friends. */
 629 #define PIN_NONBLOCK            BIT(0)
 630 #define PIN_MAPPABLE            BIT(1)
 631 #define PIN_ZONE_4G             BIT(2)
 632 #define PIN_NONFAULT            BIT(3)
 633 #define PIN_NOEVICT             BIT(4)
 634
 635 #define PIN_MBZ                 BIT(5) /* I915_VMA_PIN_OVERFLOW */
 636 #define PIN_GLOBAL              BIT(6) /* I915_VMA_GLOBAL_BIND */
 637 #define PIN_USER                BIT(7) /* I915_VMA_LOCAL_BIND */
 638 #define PIN_UPDATE              BIT(8)
 639
 640 #define PIN_HIGH                BIT(9)
 641 #define PIN_OFFSET_BIAS         BIT(10)
 642 #define PIN_OFFSET_FIXED        BIT(11)
 643 #define PIN_OFFSET_MASK         (-I915_GTT_PAGE_SIZE)
 644
 645 #endif