drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_family.h"
  51 #include "amdgpu_mode.h"
  52 #include "amdgpu_ih.h"
  53 #include "amdgpu_irq.h"
  54 #include "amdgpu_ucode.h"
  55 #include "amdgpu_gds.h"
  56
  57 /*
  58  * Modules parameters.
  59  */
  60 extern int amdgpu_modeset;
  61 extern int amdgpu_vram_limit;
  62 extern int amdgpu_gart_size;
  63 extern int amdgpu_benchmarking;
  64 extern int amdgpu_testing;
  65 extern int amdgpu_audio;
  66 extern int amdgpu_disp_priority;
  67 extern int amdgpu_hw_i2c;
  68 extern int amdgpu_pcie_gen2;
  69 extern int amdgpu_msi;
  70 extern int amdgpu_lockup_timeout;
  71 extern int amdgpu_dpm;
  72 extern int amdgpu_smc_load_fw;
  73 extern int amdgpu_aspm;
  74 extern int amdgpu_runtime_pm;
  75 extern int amdgpu_hard_reset;
  76 extern unsigned amdgpu_ip_block_mask;
  77 extern int amdgpu_bapm;
  78 extern int amdgpu_deep_color;
  79 extern int amdgpu_vm_size;
  80 extern int amdgpu_vm_block_size;
  81
  82 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  83 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  84 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  85 #define AMDGPU_IB_POOL_SIZE                     16
  86 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  87 #define AMDGPUFB_CONN_LIMIT                     4
  88 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  89
  90 /* max number of rings */
  91 #define AMDGPU_MAX_RINGS                        16
  92 #define AMDGPU_MAX_GFX_RINGS                    1
  93 #define AMDGPU_MAX_COMPUTE_RINGS                8
  94 #define AMDGPU_MAX_VCE_RINGS                    2
  95
  96 /* number of hw syncs before falling back on blocking */
  97 #define AMDGPU_NUM_SYNCS                        4
  98
  99 /* hardcode that limit for now */
 100 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 101
 102 /* hard reset data */
 103 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 104
 105 /* reset flags */
 106 #define AMDGPU_RESET_GFX                        (1 << 0)
 107 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 108 #define AMDGPU_RESET_DMA                        (1 << 2)
 109 #define AMDGPU_RESET_CP                         (1 << 3)
 110 #define AMDGPU_RESET_GRBM                       (1 << 4)
 111 #define AMDGPU_RESET_DMA1                       (1 << 5)
 112 #define AMDGPU_RESET_RLC                        (1 << 6)
 113 #define AMDGPU_RESET_SEM                        (1 << 7)
 114 #define AMDGPU_RESET_IH                         (1 << 8)
 115 #define AMDGPU_RESET_VMC                        (1 << 9)
 116 #define AMDGPU_RESET_MC                         (1 << 10)
 117 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 118 #define AMDGPU_RESET_UVD                        (1 << 12)
 119 #define AMDGPU_RESET_VCE                        (1 << 13)
 120 #define AMDGPU_RESET_VCE1                       (1 << 14)
 121
 122 /* CG block flags */
 123 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 124 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 125 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 126 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 127 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 128 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 129 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 130
 131 /* CG flags */
 132 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 133 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 134 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 135 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 136 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 137 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 138 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 139 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 140 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 141 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 142 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 143 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 144 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 145 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 146 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 147 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 148 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 149
 150 /* PG flags */
 151 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 152 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 153 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 154 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 155 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 156 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 157 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 158 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 159 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 160 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 161 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 162
 163 /* GFX current status */
 164 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 165 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 166 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 167 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 168 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 169
 170 /* max cursor sizes (in pixels) */
 171 #define CIK_CURSOR_WIDTH 128
 172 #define CIK_CURSOR_HEIGHT 128
 173
 174 struct amdgpu_device;
 175 struct amdgpu_fence;
 176 struct amdgpu_ib;
 177 struct amdgpu_vm;
 178 struct amdgpu_ring;
 179 struct amdgpu_semaphore;
 180 struct amdgpu_cs_parser;
 181 struct amdgpu_irq_src;
 182
 183 enum amdgpu_cp_irq {
 184         AMDGPU_CP_IRQ_GFX_EOP = 0,
 185         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 186         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 187         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 188         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 193
 194         AMDGPU_CP_IRQ_LAST
 195 };
 196
 197 enum amdgpu_sdma_irq {
 198         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 199         AMDGPU_SDMA_IRQ_TRAP1,
 200
 201         AMDGPU_SDMA_IRQ_LAST
 202 };
 203
 204 enum amdgpu_thermal_irq {
 205         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 206         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 207
 208         AMDGPU_THERMAL_IRQ_LAST
 209 };
 210
 211 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 212                                   enum amd_ip_block_type block_type,
 213                                   enum amd_clockgating_state state);
 214 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 215                                   enum amd_ip_block_type block_type,
 216                                   enum amd_powergating_state state);
 217
 218 struct amdgpu_ip_block_version {
 219         enum amd_ip_block_type type;
 220         u32 major;
 221         u32 minor;
 222         u32 rev;
 223         const struct amd_ip_funcs *funcs;
 224 };
 225
 226 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 227                                 enum amd_ip_block_type type,
 228                                 u32 major, u32 minor);
 229
 230 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 231                                         struct amdgpu_device *adev,
 232                                         enum amd_ip_block_type type);
 233
 234 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 235 struct amdgpu_buffer_funcs {
 236         /* maximum bytes in a single operation */
 237         uint32_t        copy_max_bytes;
 238
 239         /* number of dw to reserve per operation */
 240         unsigned        copy_num_dw;
 241
 242         /* used for buffer migration */
 243         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 244                                  /* src addr in bytes */
 245                                  uint64_t src_offset,
 246                                  /* dst addr in bytes */
 247                                  uint64_t dst_offset,
 248                                  /* number of byte to transfer */
 249                                  uint32_t byte_count);
 250
 251         /* maximum bytes in a single operation */
 252         uint32_t        fill_max_bytes;
 253
 254         /* number of dw to reserve per operation */
 255         unsigned        fill_num_dw;
 256
 257         /* used for buffer clearing */
 258         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 259                                  /* value to write to memory */
 260                                  uint32_t src_data,
 261                                  /* dst addr in bytes */
 262                                  uint64_t dst_offset,
 263                                  /* number of byte to fill */
 264                                  uint32_t byte_count);
 265 };
 266
 267 /* provided by hw blocks that can write ptes, e.g., sdma */
 268 struct amdgpu_vm_pte_funcs {
 269         /* copy pte entries from GART */
 270         void (*copy_pte)(struct amdgpu_ib *ib,
 271                          uint64_t pe, uint64_t src,
 272                          unsigned count);
 273         /* write pte one entry at a time with addr mapping */
 274         void (*write_pte)(struct amdgpu_ib *ib,
 275                           uint64_t pe,
 276                           uint64_t addr, unsigned count,
 277                           uint32_t incr, uint32_t flags);
 278         /* for linear pte/pde updates without addr mapping */
 279         void (*set_pte_pde)(struct amdgpu_ib *ib,
 280                             uint64_t pe,
 281                             uint64_t addr, unsigned count,
 282                             uint32_t incr, uint32_t flags);
 283         /* pad the indirect buffer to the necessary number of dw */
 284         void (*pad_ib)(struct amdgpu_ib *ib);
 285 };
 286
 287 /* provided by the gmc block */
 288 struct amdgpu_gart_funcs {
 289         /* flush the vm tlb via mmio */
 290         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 291                               uint32_t vmid);
 292         /* write pte/pde updates using the cpu */
 293         int (*set_pte_pde)(struct amdgpu_device *adev,
 294                            void *cpu_pt_addr, /* cpu addr of page table */
 295                            uint32_t gpu_page_idx, /* pte/pde to update */
 296                            uint64_t addr, /* addr to write into pte/pde */
 297                            uint32_t flags); /* access flags */
 298 };
 299
 300 /* provided by the ih block */
 301 struct amdgpu_ih_funcs {
 302         /* ring read/write ptr handling, called from interrupt context */
 303         u32 (*get_wptr)(struct amdgpu_device *adev);
 304         void (*decode_iv)(struct amdgpu_device *adev,
 305                           struct amdgpu_iv_entry *entry);
 306         void (*set_rptr)(struct amdgpu_device *adev);
 307 };
 308
 309 /* provided by hw blocks that expose a ring buffer for commands */
 310 struct amdgpu_ring_funcs {
 311         /* ring read/write ptr handling */
 312         u32 (*get_rptr)(struct amdgpu_ring *ring);
 313         u32 (*get_wptr)(struct amdgpu_ring *ring);
 314         void (*set_wptr)(struct amdgpu_ring *ring);
 315         /* validating and patching of IBs */
 316         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 317         /* command emit functions */
 318         void (*emit_ib)(struct amdgpu_ring *ring,
 319                         struct amdgpu_ib *ib);
 320         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 321                            uint64_t seq, unsigned flags);
 322         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 323                                struct amdgpu_semaphore *semaphore,
 324                                bool emit_wait);
 325         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 326                               uint64_t pd_addr);
 327         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 328         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 329                                 uint32_t gds_base, uint32_t gds_size,
 330                                 uint32_t gws_base, uint32_t gws_size,
 331                                 uint32_t oa_base, uint32_t oa_size);
 332         /* testing functions */
 333         int (*test_ring)(struct amdgpu_ring *ring);
 334         int (*test_ib)(struct amdgpu_ring *ring);
 335         bool (*is_lockup)(struct amdgpu_ring *ring);
 336 };
 337
 338 /*
 339  * BIOS.
 340  */
 341 bool amdgpu_get_bios(struct amdgpu_device *adev);
 342 bool amdgpu_read_bios(struct amdgpu_device *adev);
 343
 344 /*
 345  * Dummy page
 346  */
 347 struct amdgpu_dummy_page {
 348         struct page     *page;
 349         dma_addr_t      addr;
 350 };
 351 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 352 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 353
 354
 355 /*
 356  * Clocks
 357  */
 358
 359 #define AMDGPU_MAX_PPLL 3
 360
 361 struct amdgpu_clock {
 362         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 363         struct amdgpu_pll spll;
 364         struct amdgpu_pll mpll;
 365         /* 10 Khz units */
 366         uint32_t default_mclk;
 367         uint32_t default_sclk;
 368         uint32_t default_dispclk;
 369         uint32_t current_dispclk;
 370         uint32_t dp_extclk;
 371         uint32_t max_pixel_clock;
 372 };
 373
 374 /*
 375  * Fences.
 376  */
 377 struct amdgpu_fence_driver {
 378         struct amdgpu_ring              *ring;
 379         uint64_t                        gpu_addr;
 380         volatile uint32_t               *cpu_addr;
 381         /* sync_seq is protected by ring emission lock */
 382         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 383         atomic64_t                      last_seq;
 384         bool                            initialized;
 385         bool                            delayed_irq;
 386         struct amdgpu_irq_src           *irq_src;
 387         unsigned                        irq_type;
 388         struct delayed_work             lockup_work;
 389 };
 390
 391 /* some special values for the owner field */
 392 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 393 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 394 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 395
 396 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 397 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 398
 399 struct amdgpu_fence {
 400         struct fence base;
 401
 402         /* RB, DMA, etc. */
 403         struct amdgpu_ring              *ring;
 404         uint64_t                        seq;
 405
 406         /* filp or special value for fence creator */
 407         void                            *owner;
 408
 409         wait_queue_t                    fence_wake;
 410 };
 411
 412 struct amdgpu_user_fence {
 413         /* write-back bo */
 414         struct amdgpu_bo        *bo;
 415         /* write-back address offset to bo start */
 416         uint32_t                offset;
 417 };
 418
 419 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 420 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 421 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 422
 423 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 424 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 425                                    struct amdgpu_irq_src *irq_src,
 426                                    unsigned irq_type);
 427 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 428                       struct amdgpu_fence **fence);
 429 int amdgpu_fence_recreate(struct amdgpu_ring *ring, void *owner,
 430                           uint64_t seq, struct amdgpu_fence **fence);
 431 void amdgpu_fence_process(struct amdgpu_ring *ring);
 432 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 433 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 434 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 435
 436 bool amdgpu_fence_signaled(struct amdgpu_fence *fence);
 437 int amdgpu_fence_wait(struct amdgpu_fence *fence, bool interruptible);
 438 int amdgpu_fence_wait_any(struct amdgpu_device *adev,
 439                           struct amdgpu_fence **fences,
 440                           bool intr);
 441 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 442 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 443
 444 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 445                             struct amdgpu_ring *ring);
 446 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 447                             struct amdgpu_ring *ring);
 448
 449 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 450                                                       struct amdgpu_fence *b)
 451 {
 452         if (!a) {
 453                 return b;
 454         }
 455
 456         if (!b) {
 457                 return a;
 458         }
 459
 460         BUG_ON(a->ring != b->ring);
 461
 462         if (a->seq > b->seq) {
 463                 return a;
 464         } else {
 465                 return b;
 466         }
 467 }
 468
 469 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 470                                            struct amdgpu_fence *b)
 471 {
 472         if (!a) {
 473                 return false;
 474         }
 475
 476         if (!b) {
 477                 return true;
 478         }
 479
 480         BUG_ON(a->ring != b->ring);
 481
 482         return a->seq < b->seq;
 483 }
 484
 485 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 486                            void *owner, struct amdgpu_fence **fence);
 487
 488 /*
 489  * TTM.
 490  */
 491 struct amdgpu_mman {
 492         struct ttm_bo_global_ref        bo_global_ref;
 493         struct drm_global_reference     mem_global_ref;
 494         struct ttm_bo_device            bdev;
 495         bool                            mem_global_referenced;
 496         bool                            initialized;
 497
 498 #if defined(CONFIG_DEBUG_FS)
 499         struct dentry                   *vram;
 500         struct dentry                   *gtt;
 501 #endif
 502
 503         /* buffer handling */
 504         const struct amdgpu_buffer_funcs        *buffer_funcs;
 505         struct amdgpu_ring                      *buffer_funcs_ring;
 506 };
 507
 508 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 509                        uint64_t src_offset,
 510                        uint64_t dst_offset,
 511                        uint32_t byte_count,
 512                        struct reservation_object *resv,
 513                        struct amdgpu_fence **fence);
 514 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 515
 516 struct amdgpu_bo_list_entry {
 517         struct amdgpu_bo                *robj;
 518         struct ttm_validate_buffer      tv;
 519         struct amdgpu_bo_va             *bo_va;
 520         unsigned                        prefered_domains;
 521         unsigned                        allowed_domains;
 522         uint32_t                        priority;
 523 };
 524
 525 struct amdgpu_bo_va_mapping {
 526         struct list_head                list;
 527         struct interval_tree_node       it;
 528         uint64_t                        offset;
 529         uint32_t                        flags;
 530 };
 531
 532 /* bo virtual addresses in a specific vm */
 533 struct amdgpu_bo_va {
 534         /* protected by bo being reserved */
 535         struct list_head                bo_list;
 536         uint64_t                        addr;
 537         struct amdgpu_fence             *last_pt_update;
 538         unsigned                        ref_count;
 539
 540         /* protected by vm mutex */
 541         struct list_head                mappings;
 542         struct list_head                vm_status;
 543
 544         /* constant after initialization */
 545         struct amdgpu_vm                *vm;
 546         struct amdgpu_bo                *bo;
 547 };
 548
 549 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 550
 551 struct amdgpu_bo {
 552         /* Protected by gem.mutex */
 553         struct list_head                list;
 554         /* Protected by tbo.reserved */
 555         u32                             initial_domain;
 556         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 557         struct ttm_placement            placement;
 558         struct ttm_buffer_object        tbo;
 559         struct ttm_bo_kmap_obj          kmap;
 560         u64                             flags;
 561         unsigned                        pin_count;
 562         void                            *kptr;
 563         u64                             tiling_flags;
 564         u64                             metadata_flags;
 565         void                            *metadata;
 566         u32                             metadata_size;
 567         /* list of all virtual address to which this bo
 568          * is associated to
 569          */
 570         struct list_head                va;
 571         /* Constant after initialization */
 572         struct amdgpu_device            *adev;
 573         struct drm_gem_object           gem_base;
 574
 575         struct ttm_bo_kmap_obj          dma_buf_vmap;
 576         pid_t                           pid;
 577         struct amdgpu_mn                *mn;
 578         struct list_head                mn_list;
 579 };
 580 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 581
 582 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 583 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 584                                 struct drm_file *file_priv);
 585 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 586                                 struct drm_file *file_priv);
 587 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 588 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 589 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 590                                                         struct dma_buf_attachment *attach,
 591                                                         struct sg_table *sg);
 592 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 593                                         struct drm_gem_object *gobj,
 594                                         int flags);
 595 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 596 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 597 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 598 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 599 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 600 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 601
 602 /* sub-allocation manager, it has to be protected by another lock.
 603  * By conception this is an helper for other part of the driver
 604  * like the indirect buffer or semaphore, which both have their
 605  * locking.
 606  *
 607  * Principe is simple, we keep a list of sub allocation in offset
 608  * order (first entry has offset == 0, last entry has the highest
 609  * offset).
 610  *
 611  * When allocating new object we first check if there is room at
 612  * the end total_size - (last_object_offset + last_object_size) >=
 613  * alloc_size. If so we allocate new object there.
 614  *
 615  * When there is not enough room at the end, we start waiting for
 616  * each sub object until we reach object_offset+object_size >=
 617  * alloc_size, this object then become the sub object we return.
 618  *
 619  * Alignment can't be bigger than page size.
 620  *
 621  * Hole are not considered for allocation to keep things simple.
 622  * Assumption is that there won't be hole (all object on same
 623  * alignment).
 624  */
 625 struct amdgpu_sa_manager {
 626         wait_queue_head_t       wq;
 627         struct amdgpu_bo        *bo;
 628         struct list_head        *hole;
 629         struct list_head        flist[AMDGPU_MAX_RINGS];
 630         struct list_head        olist;
 631         unsigned                size;
 632         uint64_t                gpu_addr;
 633         void                    *cpu_ptr;
 634         uint32_t                domain;
 635         uint32_t                align;
 636 };
 637
 638 struct amdgpu_sa_bo;
 639
 640 /* sub-allocation buffer */
 641 struct amdgpu_sa_bo {
 642         struct list_head                olist;
 643         struct list_head                flist;
 644         struct amdgpu_sa_manager        *manager;
 645         unsigned                        soffset;
 646         unsigned                        eoffset;
 647         struct amdgpu_fence             *fence;
 648 };
 649
 650 /*
 651  * GEM objects.
 652  */
 653 struct amdgpu_gem {
 654         struct mutex            mutex;
 655         struct list_head        objects;
 656 };
 657
 658 int amdgpu_gem_init(struct amdgpu_device *adev);
 659 void amdgpu_gem_fini(struct amdgpu_device *adev);
 660 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 661                                 int alignment, u32 initial_domain,
 662                                 u64 flags, bool kernel,
 663                                 struct drm_gem_object **obj);
 664
 665 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 666                             struct drm_device *dev,
 667                             struct drm_mode_create_dumb *args);
 668 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 669                           struct drm_device *dev,
 670                           uint32_t handle, uint64_t *offset_p);
 671
 672 /*
 673  * Semaphores.
 674  */
 675 struct amdgpu_semaphore {
 676         struct amdgpu_sa_bo     *sa_bo;
 677         signed                  waiters;
 678         uint64_t                gpu_addr;
 679 };
 680
 681 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 682                             struct amdgpu_semaphore **semaphore);
 683 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 684                                   struct amdgpu_semaphore *semaphore);
 685 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 686                                 struct amdgpu_semaphore *semaphore);
 687 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 688                            struct amdgpu_semaphore **semaphore,
 689                            struct amdgpu_fence *fence);
 690
 691 /*
 692  * Synchronization
 693  */
 694 struct amdgpu_sync {
 695         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 696         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 697         struct amdgpu_fence     *last_vm_update;
 698 };
 699
 700 void amdgpu_sync_create(struct amdgpu_sync *sync);
 701 void amdgpu_sync_fence(struct amdgpu_sync *sync,
 702                        struct amdgpu_fence *fence);
 703 int amdgpu_sync_resv(struct amdgpu_device *adev,
 704                      struct amdgpu_sync *sync,
 705                      struct reservation_object *resv,
 706                      void *owner);
 707 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 708                       struct amdgpu_ring *ring);
 709 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 710                       struct amdgpu_fence *fence);
 711
 712 /*
 713  * GART structures, functions & helpers
 714  */
 715 struct amdgpu_mc;
 716
 717 #define AMDGPU_GPU_PAGE_SIZE 4096
 718 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 719 #define AMDGPU_GPU_PAGE_SHIFT 12
 720 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 721
 722 struct amdgpu_gart {
 723         dma_addr_t                      table_addr;
 724         struct amdgpu_bo                *robj;
 725         void                            *ptr;
 726         unsigned                        num_gpu_pages;
 727         unsigned                        num_cpu_pages;
 728         unsigned                        table_size;
 729         struct page                     **pages;
 730         dma_addr_t                      *pages_addr;
 731         bool                            ready;
 732         const struct amdgpu_gart_funcs *gart_funcs;
 733 };
 734
 735 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 736 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 737 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 738 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 739 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 740 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 741 int amdgpu_gart_init(struct amdgpu_device *adev);
 742 void amdgpu_gart_fini(struct amdgpu_device *adev);
 743 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 744                         int pages);
 745 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 746                      int pages, struct page **pagelist,
 747                      dma_addr_t *dma_addr, uint32_t flags);
 748
 749 /*
 750  * GPU MC structures, functions & helpers
 751  */
 752 struct amdgpu_mc {
 753         resource_size_t         aper_size;
 754         resource_size_t         aper_base;
 755         resource_size_t         agp_base;
 756         /* for some chips with <= 32MB we need to lie
 757          * about vram size near mc fb location */
 758         u64                     mc_vram_size;
 759         u64                     visible_vram_size;
 760         u64                     gtt_size;
 761         u64                     gtt_start;
 762         u64                     gtt_end;
 763         u64                     vram_start;
 764         u64                     vram_end;
 765         unsigned                vram_width;
 766         u64                     real_vram_size;
 767         int                     vram_mtrr;
 768         u64                     gtt_base_align;
 769         u64                     mc_mask;
 770         const struct firmware   *fw;    /* MC firmware */
 771         uint32_t                fw_version;
 772         struct amdgpu_irq_src   vm_fault;
 773         uint32_t                vram_type;
 774 };
 775
 776 /*
 777  * GPU doorbell structures, functions & helpers
 778  */
 779 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 780 {
 781         AMDGPU_DOORBELL_KIQ                     = 0x000,
 782         AMDGPU_DOORBELL_HIQ                     = 0x001,
 783         AMDGPU_DOORBELL_DIQ                     = 0x002,
 784         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 785         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 786         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 787         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 788         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 789         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 790         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 791         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 792         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 793         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 794         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 795         AMDGPU_DOORBELL_IH                      = 0x1E8,
 796         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 797         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 798 } AMDGPU_DOORBELL_ASSIGNMENT;
 799
 800 struct amdgpu_doorbell {
 801         /* doorbell mmio */
 802         resource_size_t         base;
 803         resource_size_t         size;
 804         u32 __iomem             *ptr;
 805         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 806 };
 807
 808 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 809                                 phys_addr_t *aperture_base,
 810                                 size_t *aperture_size,
 811                                 size_t *start_offset);
 812
 813 /*
 814  * IRQS.
 815  */
 816
 817 struct amdgpu_flip_work {
 818         struct work_struct              flip_work;
 819         struct work_struct              unpin_work;
 820         struct amdgpu_device            *adev;
 821         int                             crtc_id;
 822         uint64_t                        base;
 823         struct drm_pending_vblank_event *event;
 824         struct amdgpu_bo                *old_rbo;
 825         struct fence                    *fence;
 826 };
 827
 828
 829 /*
 830  * CP & rings.
 831  */
 832
 833 struct amdgpu_ib {
 834         struct amdgpu_sa_bo             *sa_bo;
 835         uint32_t                        length_dw;
 836         uint64_t                        gpu_addr;
 837         uint32_t                        *ptr;
 838         struct amdgpu_ring              *ring;
 839         struct amdgpu_fence             *fence;
 840         struct amdgpu_user_fence        *user;
 841         struct amdgpu_vm                *vm;
 842         struct amdgpu_ctx               *ctx;
 843         struct amdgpu_sync              sync;
 844         uint32_t                        gds_base, gds_size;
 845         uint32_t                        gws_base, gws_size;
 846         uint32_t                        oa_base, oa_size;
 847         uint32_t                        flags;
 848 };
 849
 850 enum amdgpu_ring_type {
 851         AMDGPU_RING_TYPE_GFX,
 852         AMDGPU_RING_TYPE_COMPUTE,
 853         AMDGPU_RING_TYPE_SDMA,
 854         AMDGPU_RING_TYPE_UVD,
 855         AMDGPU_RING_TYPE_VCE
 856 };
 857
 858 struct amdgpu_ring {
 859         struct amdgpu_device            *adev;
 860         const struct amdgpu_ring_funcs  *funcs;
 861         struct amdgpu_fence_driver      fence_drv;
 862
 863         struct mutex            *ring_lock;
 864         struct amdgpu_bo        *ring_obj;
 865         volatile uint32_t       *ring;
 866         unsigned                rptr_offs;
 867         u64                     next_rptr_gpu_addr;
 868         volatile u32            *next_rptr_cpu_addr;
 869         unsigned                wptr;
 870         unsigned                wptr_old;
 871         unsigned                ring_size;
 872         unsigned                ring_free_dw;
 873         int                     count_dw;
 874         atomic_t                last_rptr;
 875         atomic64_t              last_activity;
 876         uint64_t                gpu_addr;
 877         uint32_t                align_mask;
 878         uint32_t                ptr_mask;
 879         bool                    ready;
 880         u32                     nop;
 881         u32                     idx;
 882         u64                     last_semaphore_signal_addr;
 883         u64                     last_semaphore_wait_addr;
 884         u32                     me;
 885         u32                     pipe;
 886         u32                     queue;
 887         struct amdgpu_bo        *mqd_obj;
 888         u32                     doorbell_index;
 889         bool                    use_doorbell;
 890         unsigned                wptr_offs;
 891         unsigned                next_rptr_offs;
 892         unsigned                fence_offs;
 893         struct amdgpu_ctx       *current_ctx;
 894         enum amdgpu_ring_type   type;
 895         char                    name[16];
 896 };
 897
 898 /*
 899  * VM
 900  */
 901
 902 /* maximum number of VMIDs */
 903 #define AMDGPU_NUM_VM   16
 904
 905 /* number of entries in page table */
 906 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 907
 908 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 909 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 910 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 911 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 912
 913 #define AMDGPU_PTE_VALID        (1 << 0)
 914 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 915 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 916
 917 /* VI only */
 918 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 919
 920 #define AMDGPU_PTE_READABLE     (1 << 5)
 921 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 922
 923 /* PTE (Page Table Entry) fragment field for different page sizes */
 924 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 925 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 926 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 927
 928 struct amdgpu_vm_pt {
 929         struct amdgpu_bo                *bo;
 930         uint64_t                        addr;
 931 };
 932
 933 struct amdgpu_vm_id {
 934         unsigned                id;
 935         uint64_t                pd_gpu_addr;
 936         /* last flushed PD/PT update */
 937         struct amdgpu_fence     *flushed_updates;
 938         /* last use of vmid */
 939         struct amdgpu_fence     *last_id_use;
 940 };
 941
 942 struct amdgpu_vm {
 943         struct mutex            mutex;
 944
 945         struct rb_root          va;
 946
 947         /* protecting invalidated and freed */
 948         spinlock_t              status_lock;
 949
 950         /* BOs moved, but not yet updated in the PT */
 951         struct list_head        invalidated;
 952
 953         /* BOs freed, but not yet updated in the PT */
 954         struct list_head        freed;
 955
 956         /* contains the page directory */
 957         struct amdgpu_bo        *page_directory;
 958         unsigned                max_pde_used;
 959
 960         /* array of page tables, one for each page directory entry */
 961         struct amdgpu_vm_pt     *page_tables;
 962
 963         /* for id and flush management per ring */
 964         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 965 };
 966
 967 struct amdgpu_vm_manager {
 968         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
 969         uint32_t                        max_pfn;
 970         /* number of VMIDs */
 971         unsigned                        nvm;
 972         /* vram base address for page table entry  */
 973         u64                             vram_base_offset;
 974         /* is vm enabled? */
 975         bool                            enabled;
 976         /* for hw to save the PD addr on suspend/resume */
 977         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
 978         /* vm pte handling */
 979         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 980         struct amdgpu_ring                      *vm_pte_funcs_ring;
 981 };
 982
 983 /*
 984  * context related structures
 985  */
 986
 987 struct amdgpu_ctx_state {
 988         uint64_t flags;
 989         uint32_t hangs;
 990 };
 991
 992 struct amdgpu_ctx {
 993         /* call kref_get()before CS start and kref_put() after CS fence signaled */
 994         struct kref refcount;
 995         struct amdgpu_fpriv *fpriv;
 996         struct amdgpu_ctx_state state;
 997         uint32_t id;
 998         unsigned reset_counter;
 999 };
1000
1001 struct amdgpu_ctx_mgr {
1002         struct amdgpu_device *adev;
1003         struct idr ctx_handles;
1004         /* lock for IDR system */
1005         struct mutex lock;
1006 };
1007
1008 /*
1009  * file private structure
1010  */
1011
1012 struct amdgpu_fpriv {
1013         struct amdgpu_vm        vm;
1014         struct mutex            bo_list_lock;
1015         struct idr              bo_list_handles;
1016         struct amdgpu_ctx_mgr ctx_mgr;
1017 };
1018
1019 /*
1020  * residency list
1021  */
1022
1023 struct amdgpu_bo_list {
1024         struct mutex lock;
1025         struct amdgpu_bo *gds_obj;
1026         struct amdgpu_bo *gws_obj;
1027         struct amdgpu_bo *oa_obj;
1028         bool has_userptr;
1029         unsigned num_entries;
1030         struct amdgpu_bo_list_entry *array;
1031 };
1032
1033 struct amdgpu_bo_list *
1034 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1035 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1036 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1037
1038 /*
1039  * GFX stuff
1040  */
1041 #include "clearstate_defs.h"
1042
1043 struct amdgpu_rlc {
1044         /* for power gating */
1045         struct amdgpu_bo        *save_restore_obj;
1046         uint64_t                save_restore_gpu_addr;
1047         volatile uint32_t       *sr_ptr;
1048         const u32               *reg_list;
1049         u32                     reg_list_size;
1050         /* for clear state */
1051         struct amdgpu_bo        *clear_state_obj;
1052         uint64_t                clear_state_gpu_addr;
1053         volatile uint32_t       *cs_ptr;
1054         const struct cs_section_def   *cs_data;
1055         u32                     clear_state_size;
1056         /* for cp tables */
1057         struct amdgpu_bo        *cp_table_obj;
1058         uint64_t                cp_table_gpu_addr;
1059         volatile uint32_t       *cp_table_ptr;
1060         u32                     cp_table_size;
1061 };
1062
1063 struct amdgpu_mec {
1064         struct amdgpu_bo        *hpd_eop_obj;
1065         u64                     hpd_eop_gpu_addr;
1066         u32 num_pipe;
1067         u32 num_mec;
1068         u32 num_queue;
1069 };
1070
1071 /*
1072  * GPU scratch registers structures, functions & helpers
1073  */
1074 struct amdgpu_scratch {
1075         unsigned                num_reg;
1076         uint32_t                reg_base;
1077         bool                    free[32];
1078         uint32_t                reg[32];
1079 };
1080
1081 /*
1082  * GFX configurations
1083  */
1084 struct amdgpu_gca_config {
1085         unsigned max_shader_engines;
1086         unsigned max_tile_pipes;
1087         unsigned max_cu_per_sh;
1088         unsigned max_sh_per_se;
1089         unsigned max_backends_per_se;
1090         unsigned max_texture_channel_caches;
1091         unsigned max_gprs;
1092         unsigned max_gs_threads;
1093         unsigned max_hw_contexts;
1094         unsigned sc_prim_fifo_size_frontend;
1095         unsigned sc_prim_fifo_size_backend;
1096         unsigned sc_hiz_tile_fifo_size;
1097         unsigned sc_earlyz_tile_fifo_size;
1098
1099         unsigned num_tile_pipes;
1100         unsigned backend_enable_mask;
1101         unsigned mem_max_burst_length_bytes;
1102         unsigned mem_row_size_in_kb;
1103         unsigned shader_engine_tile_size;
1104         unsigned num_gpus;
1105         unsigned multi_gpu_tile_size;
1106         unsigned mc_arb_ramcfg;
1107         unsigned gb_addr_config;
1108
1109         uint32_t tile_mode_array[32];
1110         uint32_t macrotile_mode_array[16];
1111 };
1112
1113 struct amdgpu_gfx {
1114         struct mutex                    gpu_clock_mutex;
1115         struct amdgpu_gca_config        config;
1116         struct amdgpu_rlc               rlc;
1117         struct amdgpu_mec               mec;
1118         struct amdgpu_scratch           scratch;
1119         const struct firmware           *me_fw; /* ME firmware */
1120         uint32_t                        me_fw_version;
1121         const struct firmware           *pfp_fw; /* PFP firmware */
1122         uint32_t                        pfp_fw_version;
1123         const struct firmware           *ce_fw; /* CE firmware */
1124         uint32_t                        ce_fw_version;
1125         const struct firmware           *rlc_fw; /* RLC firmware */
1126         uint32_t                        rlc_fw_version;
1127         const struct firmware           *mec_fw; /* MEC firmware */
1128         uint32_t                        mec_fw_version;
1129         const struct firmware           *mec2_fw; /* MEC2 firmware */
1130         uint32_t                        mec2_fw_version;
1131         uint32_t                        me_feature_version;
1132         uint32_t                        ce_feature_version;
1133         uint32_t                        pfp_feature_version;
1134         uint32_t                        rlc_feature_version;
1135         uint32_t                        mec_feature_version;
1136         uint32_t                        mec2_feature_version;
1137         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1138         unsigned                        num_gfx_rings;
1139         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1140         unsigned                        num_compute_rings;
1141         struct amdgpu_irq_src           eop_irq;
1142         struct amdgpu_irq_src           priv_reg_irq;
1143         struct amdgpu_irq_src           priv_inst_irq;
1144         /* gfx status */
1145         uint32_t gfx_current_status;
1146         /* sync signal for const engine */
1147         unsigned ce_sync_offs;
1148         /* ce ram size*/
1149         unsigned ce_ram_size;
1150 };
1151
1152 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1153                   unsigned size, struct amdgpu_ib *ib);
1154 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1155 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1156                        struct amdgpu_ib *ib, void *owner);
1157 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1158 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1159 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1160 /* Ring access between begin & end cannot sleep */
1161 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1162 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1163 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1164 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1165 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1166 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1167 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1168 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1169 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1170 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1171                             uint32_t **data);
1172 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1173                         unsigned size, uint32_t *data);
1174 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1175                      unsigned ring_size, u32 nop, u32 align_mask,
1176                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1177                      enum amdgpu_ring_type ring_type);
1178 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1179
1180 /*
1181  * CS.
1182  */
1183 struct amdgpu_cs_chunk {
1184         uint32_t                chunk_id;
1185         uint32_t                length_dw;
1186         uint32_t                *kdata;
1187         void __user             *user_ptr;
1188 };
1189
1190 struct amdgpu_cs_parser {
1191         struct amdgpu_device    *adev;
1192         struct drm_file         *filp;
1193         struct amdgpu_ctx       *ctx;
1194         struct amdgpu_bo_list *bo_list;
1195         /* chunks */
1196         unsigned                nchunks;
1197         struct amdgpu_cs_chunk  *chunks;
1198         /* relocations */
1199         struct amdgpu_bo_list_entry     *vm_bos;
1200         struct list_head        validated;
1201
1202         struct amdgpu_ib        *ibs;
1203         uint32_t                num_ibs;
1204
1205         struct ww_acquire_ctx   ticket;
1206
1207         /* user fence */
1208         struct amdgpu_user_fence uf;
1209 };
1210
1211 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1212 {
1213         return p->ibs[ib_idx].ptr[idx];
1214 }
1215
1216 /*
1217  * Writeback
1218  */
1219 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1220
1221 struct amdgpu_wb {
1222         struct amdgpu_bo        *wb_obj;
1223         volatile uint32_t       *wb;
1224         uint64_t                gpu_addr;
1225         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1226         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1227 };
1228
1229 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1230 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1231
1232 /**
1233  * struct amdgpu_pm - power management datas
1234  * It keeps track of various data needed to take powermanagement decision.
1235  */
1236
1237 enum amdgpu_pm_state_type {
1238         /* not used for dpm */
1239         POWER_STATE_TYPE_DEFAULT,
1240         POWER_STATE_TYPE_POWERSAVE,
1241         /* user selectable states */
1242         POWER_STATE_TYPE_BATTERY,
1243         POWER_STATE_TYPE_BALANCED,
1244         POWER_STATE_TYPE_PERFORMANCE,
1245         /* internal states */
1246         POWER_STATE_TYPE_INTERNAL_UVD,
1247         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1248         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1249         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1250         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1251         POWER_STATE_TYPE_INTERNAL_BOOT,
1252         POWER_STATE_TYPE_INTERNAL_THERMAL,
1253         POWER_STATE_TYPE_INTERNAL_ACPI,
1254         POWER_STATE_TYPE_INTERNAL_ULV,
1255         POWER_STATE_TYPE_INTERNAL_3DPERF,
1256 };
1257
1258 enum amdgpu_int_thermal_type {
1259         THERMAL_TYPE_NONE,
1260         THERMAL_TYPE_EXTERNAL,
1261         THERMAL_TYPE_EXTERNAL_GPIO,
1262         THERMAL_TYPE_RV6XX,
1263         THERMAL_TYPE_RV770,
1264         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1265         THERMAL_TYPE_EVERGREEN,
1266         THERMAL_TYPE_SUMO,
1267         THERMAL_TYPE_NI,
1268         THERMAL_TYPE_SI,
1269         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1270         THERMAL_TYPE_CI,
1271         THERMAL_TYPE_KV,
1272 };
1273
1274 enum amdgpu_dpm_auto_throttle_src {
1275         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1276         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1277 };
1278
1279 enum amdgpu_dpm_event_src {
1280         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1281         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1282         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1283         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1284         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1285 };
1286
1287 #define AMDGPU_MAX_VCE_LEVELS 6
1288
1289 enum amdgpu_vce_level {
1290         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1291         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1292         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1293         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1294         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1295         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1296 };
1297
1298 struct amdgpu_ps {
1299         u32 caps; /* vbios flags */
1300         u32 class; /* vbios flags */
1301         u32 class2; /* vbios flags */
1302         /* UVD clocks */
1303         u32 vclk;
1304         u32 dclk;
1305         /* VCE clocks */
1306         u32 evclk;
1307         u32 ecclk;
1308         bool vce_active;
1309         enum amdgpu_vce_level vce_level;
1310         /* asic priv */
1311         void *ps_priv;
1312 };
1313
1314 struct amdgpu_dpm_thermal {
1315         /* thermal interrupt work */
1316         struct work_struct work;
1317         /* low temperature threshold */
1318         int                min_temp;
1319         /* high temperature threshold */
1320         int                max_temp;
1321         /* was last interrupt low to high or high to low */
1322         bool               high_to_low;
1323         /* interrupt source */
1324         struct amdgpu_irq_src   irq;
1325 };
1326
1327 enum amdgpu_clk_action
1328 {
1329         AMDGPU_SCLK_UP = 1,
1330         AMDGPU_SCLK_DOWN
1331 };
1332
1333 struct amdgpu_blacklist_clocks
1334 {
1335         u32 sclk;
1336         u32 mclk;
1337         enum amdgpu_clk_action action;
1338 };
1339
1340 struct amdgpu_clock_and_voltage_limits {
1341         u32 sclk;
1342         u32 mclk;
1343         u16 vddc;
1344         u16 vddci;
1345 };
1346
1347 struct amdgpu_clock_array {
1348         u32 count;
1349         u32 *values;
1350 };
1351
1352 struct amdgpu_clock_voltage_dependency_entry {
1353         u32 clk;
1354         u16 v;
1355 };
1356
1357 struct amdgpu_clock_voltage_dependency_table {
1358         u32 count;
1359         struct amdgpu_clock_voltage_dependency_entry *entries;
1360 };
1361
1362 union amdgpu_cac_leakage_entry {
1363         struct {
1364                 u16 vddc;
1365                 u32 leakage;
1366         };
1367         struct {
1368                 u16 vddc1;
1369                 u16 vddc2;
1370                 u16 vddc3;
1371         };
1372 };
1373
1374 struct amdgpu_cac_leakage_table {
1375         u32 count;
1376         union amdgpu_cac_leakage_entry *entries;
1377 };
1378
1379 struct amdgpu_phase_shedding_limits_entry {
1380         u16 voltage;
1381         u32 sclk;
1382         u32 mclk;
1383 };
1384
1385 struct amdgpu_phase_shedding_limits_table {
1386         u32 count;
1387         struct amdgpu_phase_shedding_limits_entry *entries;
1388 };
1389
1390 struct amdgpu_uvd_clock_voltage_dependency_entry {
1391         u32 vclk;
1392         u32 dclk;
1393         u16 v;
1394 };
1395
1396 struct amdgpu_uvd_clock_voltage_dependency_table {
1397         u8 count;
1398         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1399 };
1400
1401 struct amdgpu_vce_clock_voltage_dependency_entry {
1402         u32 ecclk;
1403         u32 evclk;
1404         u16 v;
1405 };
1406
1407 struct amdgpu_vce_clock_voltage_dependency_table {
1408         u8 count;
1409         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1410 };
1411
1412 struct amdgpu_ppm_table {
1413         u8 ppm_design;
1414         u16 cpu_core_number;
1415         u32 platform_tdp;
1416         u32 small_ac_platform_tdp;
1417         u32 platform_tdc;
1418         u32 small_ac_platform_tdc;
1419         u32 apu_tdp;
1420         u32 dgpu_tdp;
1421         u32 dgpu_ulv_power;
1422         u32 tj_max;
1423 };
1424
1425 struct amdgpu_cac_tdp_table {
1426         u16 tdp;
1427         u16 configurable_tdp;
1428         u16 tdc;
1429         u16 battery_power_limit;
1430         u16 small_power_limit;
1431         u16 low_cac_leakage;
1432         u16 high_cac_leakage;
1433         u16 maximum_power_delivery_limit;
1434 };
1435
1436 struct amdgpu_dpm_dynamic_state {
1437         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1438         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1439         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1440         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1441         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1442         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1443         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1444         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1445         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1446         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1447         struct amdgpu_clock_array valid_sclk_values;
1448         struct amdgpu_clock_array valid_mclk_values;
1449         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1450         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1451         u32 mclk_sclk_ratio;
1452         u32 sclk_mclk_delta;
1453         u16 vddc_vddci_delta;
1454         u16 min_vddc_for_pcie_gen2;
1455         struct amdgpu_cac_leakage_table cac_leakage_table;
1456         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1457         struct amdgpu_ppm_table *ppm_table;
1458         struct amdgpu_cac_tdp_table *cac_tdp_table;
1459 };
1460
1461 struct amdgpu_dpm_fan {
1462         u16 t_min;
1463         u16 t_med;
1464         u16 t_high;
1465         u16 pwm_min;
1466         u16 pwm_med;
1467         u16 pwm_high;
1468         u8 t_hyst;
1469         u32 cycle_delay;
1470         u16 t_max;
1471         u8 control_mode;
1472         u16 default_max_fan_pwm;
1473         u16 default_fan_output_sensitivity;
1474         u16 fan_output_sensitivity;
1475         bool ucode_fan_control;
1476 };
1477
1478 enum amdgpu_pcie_gen {
1479         AMDGPU_PCIE_GEN1 = 0,
1480         AMDGPU_PCIE_GEN2 = 1,
1481         AMDGPU_PCIE_GEN3 = 2,
1482         AMDGPU_PCIE_GEN_INVALID = 0xffff
1483 };
1484
1485 enum amdgpu_dpm_forced_level {
1486         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1487         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1488         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1489 };
1490
1491 struct amdgpu_vce_state {
1492         /* vce clocks */
1493         u32 evclk;
1494         u32 ecclk;
1495         /* gpu clocks */
1496         u32 sclk;
1497         u32 mclk;
1498         u8 clk_idx;
1499         u8 pstate;
1500 };
1501
1502 struct amdgpu_dpm_funcs {
1503         int (*get_temperature)(struct amdgpu_device *adev);
1504         int (*pre_set_power_state)(struct amdgpu_device *adev);
1505         int (*set_power_state)(struct amdgpu_device *adev);
1506         void (*post_set_power_state)(struct amdgpu_device *adev);
1507         void (*display_configuration_changed)(struct amdgpu_device *adev);
1508         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1509         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1510         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1511         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1512         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1513         bool (*vblank_too_short)(struct amdgpu_device *adev);
1514         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1515         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1516         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1517         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1518         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1519         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1520         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1521 };
1522
1523 struct amdgpu_dpm {
1524         struct amdgpu_ps        *ps;
1525         /* number of valid power states */
1526         int                     num_ps;
1527         /* current power state that is active */
1528         struct amdgpu_ps        *current_ps;
1529         /* requested power state */
1530         struct amdgpu_ps        *requested_ps;
1531         /* boot up power state */
1532         struct amdgpu_ps        *boot_ps;
1533         /* default uvd power state */
1534         struct amdgpu_ps        *uvd_ps;
1535         /* vce requirements */
1536         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1537         enum amdgpu_vce_level vce_level;
1538         enum amdgpu_pm_state_type state;
1539         enum amdgpu_pm_state_type user_state;
1540         u32                     platform_caps;
1541         u32                     voltage_response_time;
1542         u32                     backbias_response_time;
1543         void                    *priv;
1544         u32                     new_active_crtcs;
1545         int                     new_active_crtc_count;
1546         u32                     current_active_crtcs;
1547         int                     current_active_crtc_count;
1548         struct amdgpu_dpm_dynamic_state dyn_state;
1549         struct amdgpu_dpm_fan fan;
1550         u32 tdp_limit;
1551         u32 near_tdp_limit;
1552         u32 near_tdp_limit_adjusted;
1553         u32 sq_ramping_threshold;
1554         u32 cac_leakage;
1555         u16 tdp_od_limit;
1556         u32 tdp_adjustment;
1557         u16 load_line_slope;
1558         bool power_control;
1559         bool ac_power;
1560         /* special states active */
1561         bool                    thermal_active;
1562         bool                    uvd_active;
1563         bool                    vce_active;
1564         /* thermal handling */
1565         struct amdgpu_dpm_thermal thermal;
1566         /* forced levels */
1567         enum amdgpu_dpm_forced_level forced_level;
1568 };
1569
1570 struct amdgpu_pm {
1571         struct mutex            mutex;
1572         u32                     current_sclk;
1573         u32                     current_mclk;
1574         u32                     default_sclk;
1575         u32                     default_mclk;
1576         struct amdgpu_i2c_chan *i2c_bus;
1577         /* internal thermal controller on rv6xx+ */
1578         enum amdgpu_int_thermal_type int_thermal_type;
1579         struct device           *int_hwmon_dev;
1580         /* fan control parameters */
1581         bool                    no_fan;
1582         u8                      fan_pulses_per_revolution;
1583         u8                      fan_min_rpm;
1584         u8                      fan_max_rpm;
1585         /* dpm */
1586         bool                    dpm_enabled;
1587         struct amdgpu_dpm       dpm;
1588         const struct firmware   *fw;    /* SMC firmware */
1589         uint32_t                fw_version;
1590         const struct amdgpu_dpm_funcs *funcs;
1591 };
1592
1593 /*
1594  * UVD
1595  */
1596 #define AMDGPU_MAX_UVD_HANDLES  10
1597 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1598 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1599 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1600
1601 struct amdgpu_uvd {
1602         struct amdgpu_bo        *vcpu_bo;
1603         void                    *cpu_addr;
1604         uint64_t                gpu_addr;
1605         void                    *saved_bo;
1606         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1607         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1608         struct delayed_work     idle_work;
1609         const struct firmware   *fw;    /* UVD firmware */
1610         struct amdgpu_ring      ring;
1611         struct amdgpu_irq_src   irq;
1612         bool                    address_64_bit;
1613 };
1614
1615 /*
1616  * VCE
1617  */
1618 #define AMDGPU_MAX_VCE_HANDLES  16
1619 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1620
1621 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1622 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1623
1624 struct amdgpu_vce {
1625         struct amdgpu_bo        *vcpu_bo;
1626         uint64_t                gpu_addr;
1627         unsigned                fw_version;
1628         unsigned                fb_version;
1629         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1630         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1631         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1632         struct delayed_work     idle_work;
1633         const struct firmware   *fw;    /* VCE firmware */
1634         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1635         struct amdgpu_irq_src   irq;
1636         unsigned                harvest_config;
1637 };
1638
1639 /*
1640  * SDMA
1641  */
1642 struct amdgpu_sdma {
1643         /* SDMA firmware */
1644         const struct firmware   *fw;
1645         uint32_t                fw_version;
1646         uint32_t                feature_version;
1647
1648         struct amdgpu_ring      ring;
1649 };
1650
1651 /*
1652  * Firmware
1653  */
1654 struct amdgpu_firmware {
1655         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1656         bool smu_load;
1657         struct amdgpu_bo *fw_buf;
1658         unsigned int fw_size;
1659 };
1660
1661 /*
1662  * Benchmarking
1663  */
1664 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1665
1666
1667 /*
1668  * Testing
1669  */
1670 void amdgpu_test_moves(struct amdgpu_device *adev);
1671 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1672                            struct amdgpu_ring *cpA,
1673                            struct amdgpu_ring *cpB);
1674 void amdgpu_test_syncing(struct amdgpu_device *adev);
1675
1676 /*
1677  * MMU Notifier
1678  */
1679 #if defined(CONFIG_MMU_NOTIFIER)
1680 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1681 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1682 #else
1683 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1684 {
1685         return -ENODEV;
1686 }
1687 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1688 #endif
1689
1690 /*
1691  * Debugfs
1692  */
1693 struct amdgpu_debugfs {
1694         struct drm_info_list    *files;
1695         unsigned                num_files;
1696 };
1697
1698 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1699                              struct drm_info_list *files,
1700                              unsigned nfiles);
1701 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1702
1703 #if defined(CONFIG_DEBUG_FS)
1704 int amdgpu_debugfs_init(struct drm_minor *minor);
1705 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1706 #endif
1707
1708 /*
1709  * amdgpu smumgr functions
1710  */
1711 struct amdgpu_smumgr_funcs {
1712         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1713         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1714         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1715 };
1716
1717 /*
1718  * amdgpu smumgr
1719  */
1720 struct amdgpu_smumgr {
1721         struct amdgpu_bo *toc_buf;
1722         struct amdgpu_bo *smu_buf;
1723         /* asic priv smu data */
1724         void *priv;
1725         spinlock_t smu_lock;
1726         /* smumgr functions */
1727         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1728         /* ucode loading complete flag */
1729         uint32_t fw_flags;
1730 };
1731
1732 /*
1733  * ASIC specific register table accessible by UMD
1734  */
1735 struct amdgpu_allowed_register_entry {
1736         uint32_t reg_offset;
1737         bool untouched;
1738         bool grbm_indexed;
1739 };
1740
1741 struct amdgpu_cu_info {
1742         uint32_t number; /* total active CU number */
1743         uint32_t ao_cu_mask;
1744         uint32_t bitmap[4][4];
1745 };
1746
1747
1748 /*
1749  * ASIC specific functions.
1750  */
1751 struct amdgpu_asic_funcs {
1752         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1753         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1754                              u32 sh_num, u32 reg_offset, u32 *value);
1755         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1756         int (*reset)(struct amdgpu_device *adev);
1757         /* wait for mc_idle */
1758         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1759         /* get the reference clock */
1760         u32 (*get_xclk)(struct amdgpu_device *adev);
1761         /* get the gpu clock counter */
1762         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1763         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1764         /* MM block clocks */
1765         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1766         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1767 };
1768
1769 /*
1770  * IOCTL.
1771  */
1772 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1773                             struct drm_file *filp);
1774 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1775                                 struct drm_file *filp);
1776
1777 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1778                           struct drm_file *filp);
1779 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1780                         struct drm_file *filp);
1781 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1782                           struct drm_file *filp);
1783 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1784                               struct drm_file *filp);
1785 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1786                           struct drm_file *filp);
1787 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1788                         struct drm_file *filp);
1789 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1790 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1791
1792 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1793                                 struct drm_file *filp);
1794
1795 /* VRAM scratch page for HDP bug, default vram page */
1796 struct amdgpu_vram_scratch {
1797         struct amdgpu_bo                *robj;
1798         volatile uint32_t               *ptr;
1799         u64                             gpu_addr;
1800 };
1801
1802 /*
1803  * ACPI
1804  */
1805 struct amdgpu_atif_notification_cfg {
1806         bool enabled;
1807         int command_code;
1808 };
1809
1810 struct amdgpu_atif_notifications {
1811         bool display_switch;
1812         bool expansion_mode_change;
1813         bool thermal_state;
1814         bool forced_power_state;
1815         bool system_power_state;
1816         bool display_conf_change;
1817         bool px_gfx_switch;
1818         bool brightness_change;
1819         bool dgpu_display_event;
1820 };
1821
1822 struct amdgpu_atif_functions {
1823         bool system_params;
1824         bool sbios_requests;
1825         bool select_active_disp;
1826         bool lid_state;
1827         bool get_tv_standard;
1828         bool set_tv_standard;
1829         bool get_panel_expansion_mode;
1830         bool set_panel_expansion_mode;
1831         bool temperature_change;
1832         bool graphics_device_types;
1833 };
1834
1835 struct amdgpu_atif {
1836         struct amdgpu_atif_notifications notifications;
1837         struct amdgpu_atif_functions functions;
1838         struct amdgpu_atif_notification_cfg notification_cfg;
1839         struct amdgpu_encoder *encoder_for_bl;
1840 };
1841
1842 struct amdgpu_atcs_functions {
1843         bool get_ext_state;
1844         bool pcie_perf_req;
1845         bool pcie_dev_rdy;
1846         bool pcie_bus_width;
1847 };
1848
1849 struct amdgpu_atcs {
1850         struct amdgpu_atcs_functions functions;
1851 };
1852
1853 int amdgpu_ctx_alloc(struct amdgpu_device *adev,struct amdgpu_fpriv *fpriv,
1854                                                         uint32_t *id,uint32_t flags);
1855 int amdgpu_ctx_free(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1856                                                   uint32_t id);
1857
1858 void amdgpu_ctx_fini(struct amdgpu_fpriv *fpriv);
1859 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1860 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1861
1862 extern int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1863                                                  struct drm_file *filp);
1864
1865 /*
1866  * CGS
1867  */
1868 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1869 void amdgpu_cgs_destroy_device(void *cgs_device);
1870
1871
1872 /*
1873  * Core structure, functions and helpers.
1874  */
1875 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1876 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1877
1878 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1879 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1880
1881 struct amdgpu_ip_block_status {
1882         bool valid;
1883         bool sw;
1884         bool hw;
1885 };
1886
1887 struct amdgpu_device {
1888         struct device                   *dev;
1889         struct drm_device               *ddev;
1890         struct pci_dev                  *pdev;
1891         struct rw_semaphore             exclusive_lock;
1892
1893         /* ASIC */
1894         enum amdgpu_asic_type           asic_type;
1895         uint32_t                        family;
1896         uint32_t                        rev_id;
1897         uint32_t                        external_rev_id;
1898         unsigned long                   flags;
1899         int                             usec_timeout;
1900         const struct amdgpu_asic_funcs  *asic_funcs;
1901         bool                            shutdown;
1902         bool                            suspend;
1903         bool                            need_dma32;
1904         bool                            accel_working;
1905         bool                            needs_reset;
1906         struct work_struct              reset_work;
1907         struct notifier_block           acpi_nb;
1908         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1909         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1910         unsigned                        debugfs_count;
1911 #if defined(CONFIG_DEBUG_FS)
1912         struct dentry                   *debugfs_regs;
1913 #endif
1914         struct amdgpu_atif              atif;
1915         struct amdgpu_atcs              atcs;
1916         struct mutex                    srbm_mutex;
1917         /* GRBM index mutex. Protects concurrent access to GRBM index */
1918         struct mutex                    grbm_idx_mutex;
1919         struct dev_pm_domain            vga_pm_domain;
1920         bool                            have_disp_power_ref;
1921
1922         /* BIOS */
1923         uint8_t                         *bios;
1924         bool                            is_atom_bios;
1925         uint16_t                        bios_header_start;
1926         struct amdgpu_bo                *stollen_vga_memory;
1927         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1928
1929         /* Register/doorbell mmio */
1930         resource_size_t                 rmmio_base;
1931         resource_size_t                 rmmio_size;
1932         void __iomem                    *rmmio;
1933         /* protects concurrent MM_INDEX/DATA based register access */
1934         spinlock_t mmio_idx_lock;
1935         /* protects concurrent SMC based register access */
1936         spinlock_t smc_idx_lock;
1937         amdgpu_rreg_t                   smc_rreg;
1938         amdgpu_wreg_t                   smc_wreg;
1939         /* protects concurrent PCIE register access */
1940         spinlock_t pcie_idx_lock;
1941         amdgpu_rreg_t                   pcie_rreg;
1942         amdgpu_wreg_t                   pcie_wreg;
1943         /* protects concurrent UVD register access */
1944         spinlock_t uvd_ctx_idx_lock;
1945         amdgpu_rreg_t                   uvd_ctx_rreg;
1946         amdgpu_wreg_t                   uvd_ctx_wreg;
1947         /* protects concurrent DIDT register access */
1948         spinlock_t didt_idx_lock;
1949         amdgpu_rreg_t                   didt_rreg;
1950         amdgpu_wreg_t                   didt_wreg;
1951         /* protects concurrent ENDPOINT (audio) register access */
1952         spinlock_t audio_endpt_idx_lock;
1953         amdgpu_block_rreg_t             audio_endpt_rreg;
1954         amdgpu_block_wreg_t             audio_endpt_wreg;
1955         void __iomem                    *rio_mem;
1956         resource_size_t                 rio_mem_size;
1957         struct amdgpu_doorbell          doorbell;
1958
1959         /* clock/pll info */
1960         struct amdgpu_clock            clock;
1961
1962         /* MC */
1963         struct amdgpu_mc                mc;
1964         struct amdgpu_gart              gart;
1965         struct amdgpu_dummy_page        dummy_page;
1966         struct amdgpu_vm_manager        vm_manager;
1967
1968         /* memory management */
1969         struct amdgpu_mman              mman;
1970         struct amdgpu_gem               gem;
1971         struct amdgpu_vram_scratch      vram_scratch;
1972         struct amdgpu_wb                wb;
1973         atomic64_t                      vram_usage;
1974         atomic64_t                      vram_vis_usage;
1975         atomic64_t                      gtt_usage;
1976         atomic64_t                      num_bytes_moved;
1977         atomic_t                        gpu_reset_counter;
1978
1979         /* display */
1980         struct amdgpu_mode_info         mode_info;
1981         struct work_struct              hotplug_work;
1982         struct amdgpu_irq_src           crtc_irq;
1983         struct amdgpu_irq_src           pageflip_irq;
1984         struct amdgpu_irq_src           hpd_irq;
1985
1986         /* rings */
1987         wait_queue_head_t               fence_queue;
1988         unsigned                        fence_context;
1989         struct mutex                    ring_lock;
1990         unsigned                        num_rings;
1991         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1992         bool                            ib_pool_ready;
1993         struct amdgpu_sa_manager        ring_tmp_bo;
1994
1995         /* interrupts */
1996         struct amdgpu_irq               irq;
1997
1998         /* dpm */
1999         struct amdgpu_pm                pm;
2000         u32                             cg_flags;
2001         u32                             pg_flags;
2002
2003         /* amdgpu smumgr */
2004         struct amdgpu_smumgr smu;
2005
2006         /* gfx */
2007         struct amdgpu_gfx               gfx;
2008
2009         /* sdma */
2010         struct amdgpu_sdma              sdma[2];
2011         struct amdgpu_irq_src           sdma_trap_irq;
2012         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2013
2014         /* uvd */
2015         bool                            has_uvd;
2016         struct amdgpu_uvd               uvd;
2017
2018         /* vce */
2019         struct amdgpu_vce               vce;
2020
2021         /* firmwares */
2022         struct amdgpu_firmware          firmware;
2023
2024         /* GDS */
2025         struct amdgpu_gds               gds;
2026
2027         const struct amdgpu_ip_block_version *ip_blocks;
2028         int                             num_ip_blocks;
2029         struct amdgpu_ip_block_status   *ip_block_status;
2030         struct mutex    mn_lock;
2031         DECLARE_HASHTABLE(mn_hash, 7);
2032
2033         /* tracking pinned memory */
2034         u64 vram_pin_size;
2035         u64 gart_pin_size;
2036
2037         /* amdkfd interface */
2038         struct kfd_dev          *kfd;
2039 };
2040
2041 bool amdgpu_device_is_px(struct drm_device *dev);
2042 int amdgpu_device_init(struct amdgpu_device *adev,
2043                        struct drm_device *ddev,
2044                        struct pci_dev *pdev,
2045                        uint32_t flags);
2046 void amdgpu_device_fini(struct amdgpu_device *adev);
2047 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2048
2049 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2050                         bool always_indirect);
2051 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2052                     bool always_indirect);
2053 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2054 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2055
2056 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2057 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2058
2059 /*
2060  * Cast helper
2061  */
2062 extern const struct fence_ops amdgpu_fence_ops;
2063 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2064 {
2065         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2066
2067         if (__f->base.ops == &amdgpu_fence_ops)
2068                 return __f;
2069
2070         return NULL;
2071 }
2072
2073 /*
2074  * Registers read & write functions.
2075  */
2076 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2077 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2078 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2079 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2080 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2081 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2082 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2083 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2084 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2085 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2086 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2087 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2088 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2089 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2090 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2091 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2092 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2093 #define WREG32_P(reg, val, mask)                                \
2094         do {                                                    \
2095                 uint32_t tmp_ = RREG32(reg);                    \
2096                 tmp_ &= (mask);                                 \
2097                 tmp_ |= ((val) & ~(mask));                      \
2098                 WREG32(reg, tmp_);                              \
2099         } while (0)
2100 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2101 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2102 #define WREG32_PLL_P(reg, val, mask)                            \
2103         do {                                                    \
2104                 uint32_t tmp_ = RREG32_PLL(reg);                \
2105                 tmp_ &= (mask);                                 \
2106                 tmp_ |= ((val) & ~(mask));                      \
2107                 WREG32_PLL(reg, tmp_);                          \
2108         } while (0)
2109 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2110 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2111 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2112
2113 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2114 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2115
2116 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2117 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2118
2119 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2120         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2121          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2122
2123 #define REG_GET_FIELD(value, reg, field)                                \
2124         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2125
2126 /*
2127  * BIOS helpers.
2128  */
2129 #define RBIOS8(i) (adev->bios[i])
2130 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2131 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2132
2133 /*
2134  * RING helpers.
2135  */
2136 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2137 {
2138         if (ring->count_dw <= 0)
2139                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2140         ring->ring[ring->wptr++] = v;
2141         ring->wptr &= ring->ptr_mask;
2142         ring->count_dw--;
2143         ring->ring_free_dw--;
2144 }
2145
2146 /*
2147  * ASICs macro.
2148  */
2149 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2150 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2151 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2152 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2153 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2154 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2155 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2156 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2157 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2158 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2159 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2160 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2161 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2162 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2163 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2164 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2165 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2166 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2167 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2168 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2169 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2170 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2171 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2172 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2173 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2174 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2175 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2176 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2177 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2178 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2179 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2180 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2181 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2182 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2183 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2184 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2185 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2186 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2187 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2188 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2189 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2190 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2191 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2192 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2193 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2194 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2195 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2196 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2197 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2198 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2199 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2200 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2201 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2202 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2203 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2204 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2205 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2206 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2207 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2208 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2209 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2210 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2211 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2212 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2213 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2214 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2215 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2216 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2217
2218 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2219
2220 /* Common functions */
2221 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2222 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2223 bool amdgpu_card_posted(struct amdgpu_device *adev);
2224 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2225 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2226 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2227 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2228                        u32 ip_instance, u32 ring,
2229                        struct amdgpu_ring **out_ring);
2230 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2231 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2232 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2233                                      uint32_t flags);
2234 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2235 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2236 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2237                                  struct ttm_mem_reg *mem);
2238 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2239 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2240 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2241 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2242                                              const u32 *registers,
2243                                              const u32 array_size);
2244
2245 bool amdgpu_device_is_px(struct drm_device *dev);
2246 /* atpx handler */
2247 #if defined(CONFIG_VGA_SWITCHEROO)
2248 void amdgpu_register_atpx_handler(void);
2249 void amdgpu_unregister_atpx_handler(void);
2250 #else
2251 static inline void amdgpu_register_atpx_handler(void) {}
2252 static inline void amdgpu_unregister_atpx_handler(void) {}
2253 #endif
2254
2255 /*
2256  * KMS
2257  */
2258 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2259 extern int amdgpu_max_kms_ioctl;
2260
2261 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2262 int amdgpu_driver_unload_kms(struct drm_device *dev);
2263 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2264 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2265 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2266                                  struct drm_file *file_priv);
2267 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2268                                 struct drm_file *file_priv);
2269 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2270 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2271 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2272 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2273 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2274 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2275                                     int *max_error,
2276                                     struct timeval *vblank_time,
2277                                     unsigned flags);
2278 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2279                              unsigned long arg);
2280
2281 /*
2282  * vm
2283  */
2284 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2285 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2286 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2287                                           struct amdgpu_vm *vm,
2288                                           struct list_head *head);
2289 struct amdgpu_fence *amdgpu_vm_grab_id(struct amdgpu_ring *ring,
2290                                        struct amdgpu_vm *vm);
2291 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2292                      struct amdgpu_vm *vm,
2293                      struct amdgpu_fence *updates);
2294 void amdgpu_vm_fence(struct amdgpu_device *adev,
2295                      struct amdgpu_vm *vm,
2296                      struct amdgpu_fence *fence);
2297 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2298 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2299                                     struct amdgpu_vm *vm);
2300 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2301                                 struct amdgpu_vm *vm);
2302 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2303                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2304 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2305                         struct amdgpu_bo_va *bo_va,
2306                         struct ttm_mem_reg *mem);
2307 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2308                              struct amdgpu_bo *bo);
2309 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2310                                        struct amdgpu_bo *bo);
2311 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2312                                       struct amdgpu_vm *vm,
2313                                       struct amdgpu_bo *bo);
2314 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2315                      struct amdgpu_bo_va *bo_va,
2316                      uint64_t addr, uint64_t offset,
2317                      uint64_t size, uint32_t flags);
2318 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2319                        struct amdgpu_bo_va *bo_va,
2320                        uint64_t addr);
2321 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2322                       struct amdgpu_bo_va *bo_va);
2323
2324 /*
2325  * functions used by amdgpu_encoder.c
2326  */
2327 struct amdgpu_afmt_acr {
2328         u32 clock;
2329
2330         int n_32khz;
2331         int cts_32khz;
2332
2333         int n_44_1khz;
2334         int cts_44_1khz;
2335
2336         int n_48khz;
2337         int cts_48khz;
2338
2339 };
2340
2341 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2342
2343 /* amdgpu_acpi.c */
2344 #if defined(CONFIG_ACPI)
2345 int amdgpu_acpi_init(struct amdgpu_device *adev);
2346 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2347 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2348 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2349                                                 u8 perf_req, bool advertise);
2350 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2351 #else
2352 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2353 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2354 #endif
2355
2356 struct amdgpu_bo_va_mapping *
2357 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2358                        uint64_t addr, struct amdgpu_bo **bo);
2359
2360 #include "amdgpu_object.h"
2361
2362 #endif