drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_family.h"
  51 #include "amdgpu_mode.h"
  52 #include "amdgpu_ih.h"
  53 #include "amdgpu_irq.h"
  54 #include "amdgpu_ucode.h"
  55 #include "amdgpu_gds.h"
  56
  57 /*
  58  * Modules parameters.
  59  */
  60 extern int amdgpu_modeset;
  61 extern int amdgpu_vram_limit;
  62 extern int amdgpu_gart_size;
  63 extern int amdgpu_benchmarking;
  64 extern int amdgpu_testing;
  65 extern int amdgpu_audio;
  66 extern int amdgpu_disp_priority;
  67 extern int amdgpu_hw_i2c;
  68 extern int amdgpu_pcie_gen2;
  69 extern int amdgpu_msi;
  70 extern int amdgpu_lockup_timeout;
  71 extern int amdgpu_dpm;
  72 extern int amdgpu_smc_load_fw;
  73 extern int amdgpu_aspm;
  74 extern int amdgpu_runtime_pm;
  75 extern int amdgpu_hard_reset;
  76 extern unsigned amdgpu_ip_block_mask;
  77 extern int amdgpu_bapm;
  78 extern int amdgpu_deep_color;
  79 extern int amdgpu_vm_size;
  80 extern int amdgpu_vm_block_size;
  81
  82 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  83 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  84 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  85 #define AMDGPU_IB_POOL_SIZE                     16
  86 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  87 #define AMDGPUFB_CONN_LIMIT                     4
  88 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  89
  90 /* max number of rings */
  91 #define AMDGPU_MAX_RINGS                        16
  92 #define AMDGPU_MAX_GFX_RINGS                    1
  93 #define AMDGPU_MAX_COMPUTE_RINGS                8
  94 #define AMDGPU_MAX_VCE_RINGS                    2
  95
  96 /* number of hw syncs before falling back on blocking */
  97 #define AMDGPU_NUM_SYNCS                        4
  98
  99 /* hardcode that limit for now */
 100 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 101
 102 /* hard reset data */
 103 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 104
 105 /* reset flags */
 106 #define AMDGPU_RESET_GFX                        (1 << 0)
 107 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 108 #define AMDGPU_RESET_DMA                        (1 << 2)
 109 #define AMDGPU_RESET_CP                         (1 << 3)
 110 #define AMDGPU_RESET_GRBM                       (1 << 4)
 111 #define AMDGPU_RESET_DMA1                       (1 << 5)
 112 #define AMDGPU_RESET_RLC                        (1 << 6)
 113 #define AMDGPU_RESET_SEM                        (1 << 7)
 114 #define AMDGPU_RESET_IH                         (1 << 8)
 115 #define AMDGPU_RESET_VMC                        (1 << 9)
 116 #define AMDGPU_RESET_MC                         (1 << 10)
 117 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 118 #define AMDGPU_RESET_UVD                        (1 << 12)
 119 #define AMDGPU_RESET_VCE                        (1 << 13)
 120 #define AMDGPU_RESET_VCE1                       (1 << 14)
 121
 122 /* CG block flags */
 123 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 124 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 125 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 126 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 127 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 128 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 129 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 130
 131 /* CG flags */
 132 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 133 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 134 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 135 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 136 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 137 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 138 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 139 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 140 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 141 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 142 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 143 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 144 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 145 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 146 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 147 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 148 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 149
 150 /* PG flags */
 151 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 152 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 153 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 154 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 155 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 156 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 157 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 158 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 159 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 160 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 161 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 162
 163 /* GFX current status */
 164 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 165 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 166 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 167 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 168 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 169
 170 /* max cursor sizes (in pixels) */
 171 #define CIK_CURSOR_WIDTH 128
 172 #define CIK_CURSOR_HEIGHT 128
 173
 174 struct amdgpu_device;
 175 struct amdgpu_fence;
 176 struct amdgpu_ib;
 177 struct amdgpu_vm;
 178 struct amdgpu_ring;
 179 struct amdgpu_semaphore;
 180 struct amdgpu_cs_parser;
 181 struct amdgpu_irq_src;
 182 struct amdgpu_fpriv;
 183
 184 enum amdgpu_cp_irq {
 185         AMDGPU_CP_IRQ_GFX_EOP = 0,
 186         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 187         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 188         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 194
 195         AMDGPU_CP_IRQ_LAST
 196 };
 197
 198 enum amdgpu_sdma_irq {
 199         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 200         AMDGPU_SDMA_IRQ_TRAP1,
 201
 202         AMDGPU_SDMA_IRQ_LAST
 203 };
 204
 205 enum amdgpu_thermal_irq {
 206         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 207         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 208
 209         AMDGPU_THERMAL_IRQ_LAST
 210 };
 211
 212 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 213                                   enum amd_ip_block_type block_type,
 214                                   enum amd_clockgating_state state);
 215 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 216                                   enum amd_ip_block_type block_type,
 217                                   enum amd_powergating_state state);
 218
 219 struct amdgpu_ip_block_version {
 220         enum amd_ip_block_type type;
 221         u32 major;
 222         u32 minor;
 223         u32 rev;
 224         const struct amd_ip_funcs *funcs;
 225 };
 226
 227 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 228                                 enum amd_ip_block_type type,
 229                                 u32 major, u32 minor);
 230
 231 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 232                                         struct amdgpu_device *adev,
 233                                         enum amd_ip_block_type type);
 234
 235 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 236 struct amdgpu_buffer_funcs {
 237         /* maximum bytes in a single operation */
 238         uint32_t        copy_max_bytes;
 239
 240         /* number of dw to reserve per operation */
 241         unsigned        copy_num_dw;
 242
 243         /* used for buffer migration */
 244         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 245                                  /* src addr in bytes */
 246                                  uint64_t src_offset,
 247                                  /* dst addr in bytes */
 248                                  uint64_t dst_offset,
 249                                  /* number of byte to transfer */
 250                                  uint32_t byte_count);
 251
 252         /* maximum bytes in a single operation */
 253         uint32_t        fill_max_bytes;
 254
 255         /* number of dw to reserve per operation */
 256         unsigned        fill_num_dw;
 257
 258         /* used for buffer clearing */
 259         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 260                                  /* value to write to memory */
 261                                  uint32_t src_data,
 262                                  /* dst addr in bytes */
 263                                  uint64_t dst_offset,
 264                                  /* number of byte to fill */
 265                                  uint32_t byte_count);
 266 };
 267
 268 /* provided by hw blocks that can write ptes, e.g., sdma */
 269 struct amdgpu_vm_pte_funcs {
 270         /* copy pte entries from GART */
 271         void (*copy_pte)(struct amdgpu_ib *ib,
 272                          uint64_t pe, uint64_t src,
 273                          unsigned count);
 274         /* write pte one entry at a time with addr mapping */
 275         void (*write_pte)(struct amdgpu_ib *ib,
 276                           uint64_t pe,
 277                           uint64_t addr, unsigned count,
 278                           uint32_t incr, uint32_t flags);
 279         /* for linear pte/pde updates without addr mapping */
 280         void (*set_pte_pde)(struct amdgpu_ib *ib,
 281                             uint64_t pe,
 282                             uint64_t addr, unsigned count,
 283                             uint32_t incr, uint32_t flags);
 284         /* pad the indirect buffer to the necessary number of dw */
 285         void (*pad_ib)(struct amdgpu_ib *ib);
 286 };
 287
 288 /* provided by the gmc block */
 289 struct amdgpu_gart_funcs {
 290         /* flush the vm tlb via mmio */
 291         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 292                               uint32_t vmid);
 293         /* write pte/pde updates using the cpu */
 294         int (*set_pte_pde)(struct amdgpu_device *adev,
 295                            void *cpu_pt_addr, /* cpu addr of page table */
 296                            uint32_t gpu_page_idx, /* pte/pde to update */
 297                            uint64_t addr, /* addr to write into pte/pde */
 298                            uint32_t flags); /* access flags */
 299 };
 300
 301 /* provided by the ih block */
 302 struct amdgpu_ih_funcs {
 303         /* ring read/write ptr handling, called from interrupt context */
 304         u32 (*get_wptr)(struct amdgpu_device *adev);
 305         void (*decode_iv)(struct amdgpu_device *adev,
 306                           struct amdgpu_iv_entry *entry);
 307         void (*set_rptr)(struct amdgpu_device *adev);
 308 };
 309
 310 /* provided by hw blocks that expose a ring buffer for commands */
 311 struct amdgpu_ring_funcs {
 312         /* ring read/write ptr handling */
 313         u32 (*get_rptr)(struct amdgpu_ring *ring);
 314         u32 (*get_wptr)(struct amdgpu_ring *ring);
 315         void (*set_wptr)(struct amdgpu_ring *ring);
 316         /* validating and patching of IBs */
 317         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 318         /* command emit functions */
 319         void (*emit_ib)(struct amdgpu_ring *ring,
 320                         struct amdgpu_ib *ib);
 321         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 322                            uint64_t seq, unsigned flags);
 323         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 324                                struct amdgpu_semaphore *semaphore,
 325                                bool emit_wait);
 326         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 327                               uint64_t pd_addr);
 328         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 329         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 330                                 uint32_t gds_base, uint32_t gds_size,
 331                                 uint32_t gws_base, uint32_t gws_size,
 332                                 uint32_t oa_base, uint32_t oa_size);
 333         /* testing functions */
 334         int (*test_ring)(struct amdgpu_ring *ring);
 335         int (*test_ib)(struct amdgpu_ring *ring);
 336         bool (*is_lockup)(struct amdgpu_ring *ring);
 337 };
 338
 339 /*
 340  * BIOS.
 341  */
 342 bool amdgpu_get_bios(struct amdgpu_device *adev);
 343 bool amdgpu_read_bios(struct amdgpu_device *adev);
 344
 345 /*
 346  * Dummy page
 347  */
 348 struct amdgpu_dummy_page {
 349         struct page     *page;
 350         dma_addr_t      addr;
 351 };
 352 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 353 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 354
 355
 356 /*
 357  * Clocks
 358  */
 359
 360 #define AMDGPU_MAX_PPLL 3
 361
 362 struct amdgpu_clock {
 363         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 364         struct amdgpu_pll spll;
 365         struct amdgpu_pll mpll;
 366         /* 10 Khz units */
 367         uint32_t default_mclk;
 368         uint32_t default_sclk;
 369         uint32_t default_dispclk;
 370         uint32_t current_dispclk;
 371         uint32_t dp_extclk;
 372         uint32_t max_pixel_clock;
 373 };
 374
 375 /*
 376  * Fences.
 377  */
 378 struct amdgpu_fence_driver {
 379         struct amdgpu_ring              *ring;
 380         uint64_t                        gpu_addr;
 381         volatile uint32_t               *cpu_addr;
 382         /* sync_seq is protected by ring emission lock */
 383         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 384         atomic64_t                      last_seq;
 385         bool                            initialized;
 386         bool                            delayed_irq;
 387         struct amdgpu_irq_src           *irq_src;
 388         unsigned                        irq_type;
 389         struct delayed_work             lockup_work;
 390 };
 391
 392 /* some special values for the owner field */
 393 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 394 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 395 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 396
 397 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 398 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 399
 400 struct amdgpu_fence {
 401         struct fence base;
 402
 403         /* RB, DMA, etc. */
 404         struct amdgpu_ring              *ring;
 405         uint64_t                        seq;
 406
 407         /* filp or special value for fence creator */
 408         void                            *owner;
 409
 410         wait_queue_t                    fence_wake;
 411 };
 412
 413 struct amdgpu_user_fence {
 414         /* write-back bo */
 415         struct amdgpu_bo        *bo;
 416         /* write-back address offset to bo start */
 417         uint32_t                offset;
 418         /* resulting sequence number */
 419         uint64_t                sequence;
 420 };
 421
 422 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 423 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 424 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 425
 426 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 427 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 428                                    struct amdgpu_irq_src *irq_src,
 429                                    unsigned irq_type);
 430 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 431                       struct amdgpu_fence **fence);
 432 int amdgpu_fence_recreate(struct amdgpu_ring *ring, void *owner,
 433                           uint64_t seq, struct amdgpu_fence **fence);
 434 void amdgpu_fence_process(struct amdgpu_ring *ring);
 435 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 436 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 437 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 438
 439 bool amdgpu_fence_signaled(struct amdgpu_fence *fence);
 440 int amdgpu_fence_wait(struct amdgpu_fence *fence, bool interruptible);
 441 int amdgpu_fence_wait_any(struct amdgpu_device *adev,
 442                           struct amdgpu_fence **fences,
 443                           bool intr);
 444 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 445 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 446
 447 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 448                             struct amdgpu_ring *ring);
 449 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 450                             struct amdgpu_ring *ring);
 451
 452 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 453                                                       struct amdgpu_fence *b)
 454 {
 455         if (!a) {
 456                 return b;
 457         }
 458
 459         if (!b) {
 460                 return a;
 461         }
 462
 463         BUG_ON(a->ring != b->ring);
 464
 465         if (a->seq > b->seq) {
 466                 return a;
 467         } else {
 468                 return b;
 469         }
 470 }
 471
 472 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 473                                            struct amdgpu_fence *b)
 474 {
 475         if (!a) {
 476                 return false;
 477         }
 478
 479         if (!b) {
 480                 return true;
 481         }
 482
 483         BUG_ON(a->ring != b->ring);
 484
 485         return a->seq < b->seq;
 486 }
 487
 488 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 489                            void *owner, struct amdgpu_fence **fence);
 490
 491 /*
 492  * TTM.
 493  */
 494 struct amdgpu_mman {
 495         struct ttm_bo_global_ref        bo_global_ref;
 496         struct drm_global_reference     mem_global_ref;
 497         struct ttm_bo_device            bdev;
 498         bool                            mem_global_referenced;
 499         bool                            initialized;
 500
 501 #if defined(CONFIG_DEBUG_FS)
 502         struct dentry                   *vram;
 503         struct dentry                   *gtt;
 504 #endif
 505
 506         /* buffer handling */
 507         const struct amdgpu_buffer_funcs        *buffer_funcs;
 508         struct amdgpu_ring                      *buffer_funcs_ring;
 509 };
 510
 511 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 512                        uint64_t src_offset,
 513                        uint64_t dst_offset,
 514                        uint32_t byte_count,
 515                        struct reservation_object *resv,
 516                        struct amdgpu_fence **fence);
 517 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 518
 519 struct amdgpu_bo_list_entry {
 520         struct amdgpu_bo                *robj;
 521         struct ttm_validate_buffer      tv;
 522         struct amdgpu_bo_va             *bo_va;
 523         unsigned                        prefered_domains;
 524         unsigned                        allowed_domains;
 525         uint32_t                        priority;
 526 };
 527
 528 struct amdgpu_bo_va_mapping {
 529         struct list_head                list;
 530         struct interval_tree_node       it;
 531         uint64_t                        offset;
 532         uint32_t                        flags;
 533 };
 534
 535 /* bo virtual addresses in a specific vm */
 536 struct amdgpu_bo_va {
 537         /* protected by bo being reserved */
 538         struct list_head                bo_list;
 539         uint64_t                        addr;
 540         struct amdgpu_fence             *last_pt_update;
 541         unsigned                        ref_count;
 542
 543         /* protected by vm mutex */
 544         struct list_head                mappings;
 545         struct list_head                vm_status;
 546
 547         /* constant after initialization */
 548         struct amdgpu_vm                *vm;
 549         struct amdgpu_bo                *bo;
 550 };
 551
 552 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 553
 554 struct amdgpu_bo {
 555         /* Protected by gem.mutex */
 556         struct list_head                list;
 557         /* Protected by tbo.reserved */
 558         u32                             initial_domain;
 559         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 560         struct ttm_placement            placement;
 561         struct ttm_buffer_object        tbo;
 562         struct ttm_bo_kmap_obj          kmap;
 563         u64                             flags;
 564         unsigned                        pin_count;
 565         void                            *kptr;
 566         u64                             tiling_flags;
 567         u64                             metadata_flags;
 568         void                            *metadata;
 569         u32                             metadata_size;
 570         /* list of all virtual address to which this bo
 571          * is associated to
 572          */
 573         struct list_head                va;
 574         /* Constant after initialization */
 575         struct amdgpu_device            *adev;
 576         struct drm_gem_object           gem_base;
 577
 578         struct ttm_bo_kmap_obj          dma_buf_vmap;
 579         pid_t                           pid;
 580         struct amdgpu_mn                *mn;
 581         struct list_head                mn_list;
 582 };
 583 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 584
 585 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 586 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 587                                 struct drm_file *file_priv);
 588 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 589                                 struct drm_file *file_priv);
 590 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 591 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 592 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 593                                                         struct dma_buf_attachment *attach,
 594                                                         struct sg_table *sg);
 595 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 596                                         struct drm_gem_object *gobj,
 597                                         int flags);
 598 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 599 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 600 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 601 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 602 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 603 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 604
 605 /* sub-allocation manager, it has to be protected by another lock.
 606  * By conception this is an helper for other part of the driver
 607  * like the indirect buffer or semaphore, which both have their
 608  * locking.
 609  *
 610  * Principe is simple, we keep a list of sub allocation in offset
 611  * order (first entry has offset == 0, last entry has the highest
 612  * offset).
 613  *
 614  * When allocating new object we first check if there is room at
 615  * the end total_size - (last_object_offset + last_object_size) >=
 616  * alloc_size. If so we allocate new object there.
 617  *
 618  * When there is not enough room at the end, we start waiting for
 619  * each sub object until we reach object_offset+object_size >=
 620  * alloc_size, this object then become the sub object we return.
 621  *
 622  * Alignment can't be bigger than page size.
 623  *
 624  * Hole are not considered for allocation to keep things simple.
 625  * Assumption is that there won't be hole (all object on same
 626  * alignment).
 627  */
 628 struct amdgpu_sa_manager {
 629         wait_queue_head_t       wq;
 630         struct amdgpu_bo        *bo;
 631         struct list_head        *hole;
 632         struct list_head        flist[AMDGPU_MAX_RINGS];
 633         struct list_head        olist;
 634         unsigned                size;
 635         uint64_t                gpu_addr;
 636         void                    *cpu_ptr;
 637         uint32_t                domain;
 638         uint32_t                align;
 639 };
 640
 641 struct amdgpu_sa_bo;
 642
 643 /* sub-allocation buffer */
 644 struct amdgpu_sa_bo {
 645         struct list_head                olist;
 646         struct list_head                flist;
 647         struct amdgpu_sa_manager        *manager;
 648         unsigned                        soffset;
 649         unsigned                        eoffset;
 650         struct amdgpu_fence             *fence;
 651 };
 652
 653 /*
 654  * GEM objects.
 655  */
 656 struct amdgpu_gem {
 657         struct mutex            mutex;
 658         struct list_head        objects;
 659 };
 660
 661 int amdgpu_gem_init(struct amdgpu_device *adev);
 662 void amdgpu_gem_fini(struct amdgpu_device *adev);
 663 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 664                                 int alignment, u32 initial_domain,
 665                                 u64 flags, bool kernel,
 666                                 struct drm_gem_object **obj);
 667
 668 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 669                             struct drm_device *dev,
 670                             struct drm_mode_create_dumb *args);
 671 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 672                           struct drm_device *dev,
 673                           uint32_t handle, uint64_t *offset_p);
 674
 675 /*
 676  * Semaphores.
 677  */
 678 struct amdgpu_semaphore {
 679         struct amdgpu_sa_bo     *sa_bo;
 680         signed                  waiters;
 681         uint64_t                gpu_addr;
 682 };
 683
 684 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 685                             struct amdgpu_semaphore **semaphore);
 686 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 687                                   struct amdgpu_semaphore *semaphore);
 688 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 689                                 struct amdgpu_semaphore *semaphore);
 690 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 691                            struct amdgpu_semaphore **semaphore,
 692                            struct amdgpu_fence *fence);
 693
 694 /*
 695  * Synchronization
 696  */
 697 struct amdgpu_sync {
 698         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 699         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 700         struct amdgpu_fence     *last_vm_update;
 701 };
 702
 703 void amdgpu_sync_create(struct amdgpu_sync *sync);
 704 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 705                       struct fence *f);
 706 int amdgpu_sync_resv(struct amdgpu_device *adev,
 707                      struct amdgpu_sync *sync,
 708                      struct reservation_object *resv,
 709                      void *owner);
 710 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 711                       struct amdgpu_ring *ring);
 712 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 713                       struct amdgpu_fence *fence);
 714
 715 /*
 716  * GART structures, functions & helpers
 717  */
 718 struct amdgpu_mc;
 719
 720 #define AMDGPU_GPU_PAGE_SIZE 4096
 721 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 722 #define AMDGPU_GPU_PAGE_SHIFT 12
 723 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 724
 725 struct amdgpu_gart {
 726         dma_addr_t                      table_addr;
 727         struct amdgpu_bo                *robj;
 728         void                            *ptr;
 729         unsigned                        num_gpu_pages;
 730         unsigned                        num_cpu_pages;
 731         unsigned                        table_size;
 732         struct page                     **pages;
 733         dma_addr_t                      *pages_addr;
 734         bool                            ready;
 735         const struct amdgpu_gart_funcs *gart_funcs;
 736 };
 737
 738 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 739 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 740 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 741 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 742 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 743 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 744 int amdgpu_gart_init(struct amdgpu_device *adev);
 745 void amdgpu_gart_fini(struct amdgpu_device *adev);
 746 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 747                         int pages);
 748 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 749                      int pages, struct page **pagelist,
 750                      dma_addr_t *dma_addr, uint32_t flags);
 751
 752 /*
 753  * GPU MC structures, functions & helpers
 754  */
 755 struct amdgpu_mc {
 756         resource_size_t         aper_size;
 757         resource_size_t         aper_base;
 758         resource_size_t         agp_base;
 759         /* for some chips with <= 32MB we need to lie
 760          * about vram size near mc fb location */
 761         u64                     mc_vram_size;
 762         u64                     visible_vram_size;
 763         u64                     gtt_size;
 764         u64                     gtt_start;
 765         u64                     gtt_end;
 766         u64                     vram_start;
 767         u64                     vram_end;
 768         unsigned                vram_width;
 769         u64                     real_vram_size;
 770         int                     vram_mtrr;
 771         u64                     gtt_base_align;
 772         u64                     mc_mask;
 773         const struct firmware   *fw;    /* MC firmware */
 774         uint32_t                fw_version;
 775         struct amdgpu_irq_src   vm_fault;
 776         uint32_t                vram_type;
 777 };
 778
 779 /*
 780  * GPU doorbell structures, functions & helpers
 781  */
 782 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 783 {
 784         AMDGPU_DOORBELL_KIQ                     = 0x000,
 785         AMDGPU_DOORBELL_HIQ                     = 0x001,
 786         AMDGPU_DOORBELL_DIQ                     = 0x002,
 787         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 788         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 789         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 790         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 791         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 792         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 793         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 794         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 795         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 796         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 797         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 798         AMDGPU_DOORBELL_IH                      = 0x1E8,
 799         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 800         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 801 } AMDGPU_DOORBELL_ASSIGNMENT;
 802
 803 struct amdgpu_doorbell {
 804         /* doorbell mmio */
 805         resource_size_t         base;
 806         resource_size_t         size;
 807         u32 __iomem             *ptr;
 808         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 809 };
 810
 811 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 812                                 phys_addr_t *aperture_base,
 813                                 size_t *aperture_size,
 814                                 size_t *start_offset);
 815
 816 /*
 817  * IRQS.
 818  */
 819
 820 struct amdgpu_flip_work {
 821         struct work_struct              flip_work;
 822         struct work_struct              unpin_work;
 823         struct amdgpu_device            *adev;
 824         int                             crtc_id;
 825         uint64_t                        base;
 826         struct drm_pending_vblank_event *event;
 827         struct amdgpu_bo                *old_rbo;
 828         struct fence                    *fence;
 829 };
 830
 831
 832 /*
 833  * CP & rings.
 834  */
 835
 836 struct amdgpu_ib {
 837         struct amdgpu_sa_bo             *sa_bo;
 838         uint32_t                        length_dw;
 839         uint64_t                        gpu_addr;
 840         uint32_t                        *ptr;
 841         struct amdgpu_ring              *ring;
 842         struct amdgpu_fence             *fence;
 843         struct amdgpu_user_fence        *user;
 844         struct amdgpu_vm                *vm;
 845         struct amdgpu_ctx               *ctx;
 846         struct amdgpu_sync              sync;
 847         uint32_t                        gds_base, gds_size;
 848         uint32_t                        gws_base, gws_size;
 849         uint32_t                        oa_base, oa_size;
 850         uint32_t                        flags;
 851 };
 852
 853 enum amdgpu_ring_type {
 854         AMDGPU_RING_TYPE_GFX,
 855         AMDGPU_RING_TYPE_COMPUTE,
 856         AMDGPU_RING_TYPE_SDMA,
 857         AMDGPU_RING_TYPE_UVD,
 858         AMDGPU_RING_TYPE_VCE
 859 };
 860
 861 struct amdgpu_ring {
 862         struct amdgpu_device            *adev;
 863         const struct amdgpu_ring_funcs  *funcs;
 864         struct amdgpu_fence_driver      fence_drv;
 865
 866         struct mutex            *ring_lock;
 867         struct amdgpu_bo        *ring_obj;
 868         volatile uint32_t       *ring;
 869         unsigned                rptr_offs;
 870         u64                     next_rptr_gpu_addr;
 871         volatile u32            *next_rptr_cpu_addr;
 872         unsigned                wptr;
 873         unsigned                wptr_old;
 874         unsigned                ring_size;
 875         unsigned                ring_free_dw;
 876         int                     count_dw;
 877         atomic_t                last_rptr;
 878         atomic64_t              last_activity;
 879         uint64_t                gpu_addr;
 880         uint32_t                align_mask;
 881         uint32_t                ptr_mask;
 882         bool                    ready;
 883         u32                     nop;
 884         u32                     idx;
 885         u64                     last_semaphore_signal_addr;
 886         u64                     last_semaphore_wait_addr;
 887         u32                     me;
 888         u32                     pipe;
 889         u32                     queue;
 890         struct amdgpu_bo        *mqd_obj;
 891         u32                     doorbell_index;
 892         bool                    use_doorbell;
 893         unsigned                wptr_offs;
 894         unsigned                next_rptr_offs;
 895         unsigned                fence_offs;
 896         struct amdgpu_ctx       *current_ctx;
 897         enum amdgpu_ring_type   type;
 898         char                    name[16];
 899 };
 900
 901 /*
 902  * VM
 903  */
 904
 905 /* maximum number of VMIDs */
 906 #define AMDGPU_NUM_VM   16
 907
 908 /* number of entries in page table */
 909 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 910
 911 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 912 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 913 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 914 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 915
 916 #define AMDGPU_PTE_VALID        (1 << 0)
 917 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 918 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 919
 920 /* VI only */
 921 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 922
 923 #define AMDGPU_PTE_READABLE     (1 << 5)
 924 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 925
 926 /* PTE (Page Table Entry) fragment field for different page sizes */
 927 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 928 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 929 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 930
 931 struct amdgpu_vm_pt {
 932         struct amdgpu_bo                *bo;
 933         uint64_t                        addr;
 934 };
 935
 936 struct amdgpu_vm_id {
 937         unsigned                id;
 938         uint64_t                pd_gpu_addr;
 939         /* last flushed PD/PT update */
 940         struct amdgpu_fence     *flushed_updates;
 941         /* last use of vmid */
 942         struct amdgpu_fence     *last_id_use;
 943 };
 944
 945 struct amdgpu_vm {
 946         struct mutex            mutex;
 947
 948         struct rb_root          va;
 949
 950         /* protecting invalidated and freed */
 951         spinlock_t              status_lock;
 952
 953         /* BOs moved, but not yet updated in the PT */
 954         struct list_head        invalidated;
 955
 956         /* BOs freed, but not yet updated in the PT */
 957         struct list_head        freed;
 958
 959         /* contains the page directory */
 960         struct amdgpu_bo        *page_directory;
 961         unsigned                max_pde_used;
 962
 963         /* array of page tables, one for each page directory entry */
 964         struct amdgpu_vm_pt     *page_tables;
 965
 966         /* for id and flush management per ring */
 967         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 968 };
 969
 970 struct amdgpu_vm_manager {
 971         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
 972         uint32_t                        max_pfn;
 973         /* number of VMIDs */
 974         unsigned                        nvm;
 975         /* vram base address for page table entry  */
 976         u64                             vram_base_offset;
 977         /* is vm enabled? */
 978         bool                            enabled;
 979         /* for hw to save the PD addr on suspend/resume */
 980         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
 981         /* vm pte handling */
 982         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 983         struct amdgpu_ring                      *vm_pte_funcs_ring;
 984 };
 985
 986 /*
 987  * context related structures
 988  */
 989
 990 #define AMDGPU_CTX_MAX_CS_PENDING       16
 991
 992 struct amdgpu_ctx_ring {
 993         uint64_t        sequence;
 994         struct fence    *fences[AMDGPU_CTX_MAX_CS_PENDING];
 995 };
 996
 997 struct amdgpu_ctx {
 998         struct kref             refcount;
 999         unsigned                reset_counter;
1000         spinlock_t              ring_lock;
1001         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1002 };
1003
1004 struct amdgpu_ctx_mgr {
1005         struct amdgpu_device    *adev;
1006         struct mutex            lock;
1007         /* protected by lock */
1008         struct idr              ctx_handles;
1009 };
1010
1011 int amdgpu_ctx_alloc(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1012                      uint32_t *id);
1013 int amdgpu_ctx_free(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1014                     uint32_t id);
1015
1016 void amdgpu_ctx_fini(struct amdgpu_fpriv *fpriv);
1017
1018 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1019 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1020
1021 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1022                               struct fence *fence);
1023 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1024                                    struct amdgpu_ring *ring, uint64_t seq);
1025
1026 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1027                      struct drm_file *filp);
1028
1029
1030 /*
1031  * file private structure
1032  */
1033
1034 struct amdgpu_fpriv {
1035         struct amdgpu_vm        vm;
1036         struct mutex            bo_list_lock;
1037         struct idr              bo_list_handles;
1038         struct amdgpu_ctx_mgr   ctx_mgr;
1039 };
1040
1041 /*
1042  * residency list
1043  */
1044
1045 struct amdgpu_bo_list {
1046         struct mutex lock;
1047         struct amdgpu_bo *gds_obj;
1048         struct amdgpu_bo *gws_obj;
1049         struct amdgpu_bo *oa_obj;
1050         bool has_userptr;
1051         unsigned num_entries;
1052         struct amdgpu_bo_list_entry *array;
1053 };
1054
1055 struct amdgpu_bo_list *
1056 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1057 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1058 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1059
1060 /*
1061  * GFX stuff
1062  */
1063 #include "clearstate_defs.h"
1064
1065 struct amdgpu_rlc {
1066         /* for power gating */
1067         struct amdgpu_bo        *save_restore_obj;
1068         uint64_t                save_restore_gpu_addr;
1069         volatile uint32_t       *sr_ptr;
1070         const u32               *reg_list;
1071         u32                     reg_list_size;
1072         /* for clear state */
1073         struct amdgpu_bo        *clear_state_obj;
1074         uint64_t                clear_state_gpu_addr;
1075         volatile uint32_t       *cs_ptr;
1076         const struct cs_section_def   *cs_data;
1077         u32                     clear_state_size;
1078         /* for cp tables */
1079         struct amdgpu_bo        *cp_table_obj;
1080         uint64_t                cp_table_gpu_addr;
1081         volatile uint32_t       *cp_table_ptr;
1082         u32                     cp_table_size;
1083 };
1084
1085 struct amdgpu_mec {
1086         struct amdgpu_bo        *hpd_eop_obj;
1087         u64                     hpd_eop_gpu_addr;
1088         u32 num_pipe;
1089         u32 num_mec;
1090         u32 num_queue;
1091 };
1092
1093 /*
1094  * GPU scratch registers structures, functions & helpers
1095  */
1096 struct amdgpu_scratch {
1097         unsigned                num_reg;
1098         uint32_t                reg_base;
1099         bool                    free[32];
1100         uint32_t                reg[32];
1101 };
1102
1103 /*
1104  * GFX configurations
1105  */
1106 struct amdgpu_gca_config {
1107         unsigned max_shader_engines;
1108         unsigned max_tile_pipes;
1109         unsigned max_cu_per_sh;
1110         unsigned max_sh_per_se;
1111         unsigned max_backends_per_se;
1112         unsigned max_texture_channel_caches;
1113         unsigned max_gprs;
1114         unsigned max_gs_threads;
1115         unsigned max_hw_contexts;
1116         unsigned sc_prim_fifo_size_frontend;
1117         unsigned sc_prim_fifo_size_backend;
1118         unsigned sc_hiz_tile_fifo_size;
1119         unsigned sc_earlyz_tile_fifo_size;
1120
1121         unsigned num_tile_pipes;
1122         unsigned backend_enable_mask;
1123         unsigned mem_max_burst_length_bytes;
1124         unsigned mem_row_size_in_kb;
1125         unsigned shader_engine_tile_size;
1126         unsigned num_gpus;
1127         unsigned multi_gpu_tile_size;
1128         unsigned mc_arb_ramcfg;
1129         unsigned gb_addr_config;
1130
1131         uint32_t tile_mode_array[32];
1132         uint32_t macrotile_mode_array[16];
1133 };
1134
1135 struct amdgpu_gfx {
1136         struct mutex                    gpu_clock_mutex;
1137         struct amdgpu_gca_config        config;
1138         struct amdgpu_rlc               rlc;
1139         struct amdgpu_mec               mec;
1140         struct amdgpu_scratch           scratch;
1141         const struct firmware           *me_fw; /* ME firmware */
1142         uint32_t                        me_fw_version;
1143         const struct firmware           *pfp_fw; /* PFP firmware */
1144         uint32_t                        pfp_fw_version;
1145         const struct firmware           *ce_fw; /* CE firmware */
1146         uint32_t                        ce_fw_version;
1147         const struct firmware           *rlc_fw; /* RLC firmware */
1148         uint32_t                        rlc_fw_version;
1149         const struct firmware           *mec_fw; /* MEC firmware */
1150         uint32_t                        mec_fw_version;
1151         const struct firmware           *mec2_fw; /* MEC2 firmware */
1152         uint32_t                        mec2_fw_version;
1153         uint32_t                        me_feature_version;
1154         uint32_t                        ce_feature_version;
1155         uint32_t                        pfp_feature_version;
1156         uint32_t                        rlc_feature_version;
1157         uint32_t                        mec_feature_version;
1158         uint32_t                        mec2_feature_version;
1159         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1160         unsigned                        num_gfx_rings;
1161         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1162         unsigned                        num_compute_rings;
1163         struct amdgpu_irq_src           eop_irq;
1164         struct amdgpu_irq_src           priv_reg_irq;
1165         struct amdgpu_irq_src           priv_inst_irq;
1166         /* gfx status */
1167         uint32_t gfx_current_status;
1168         /* sync signal for const engine */
1169         unsigned ce_sync_offs;
1170         /* ce ram size*/
1171         unsigned ce_ram_size;
1172 };
1173
1174 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1175                   unsigned size, struct amdgpu_ib *ib);
1176 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1177 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1178                        struct amdgpu_ib *ib, void *owner);
1179 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1180 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1181 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1182 /* Ring access between begin & end cannot sleep */
1183 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1184 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1185 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1186 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1187 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1188 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1189 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1190 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1191 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1192 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1193                             uint32_t **data);
1194 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1195                         unsigned size, uint32_t *data);
1196 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1197                      unsigned ring_size, u32 nop, u32 align_mask,
1198                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1199                      enum amdgpu_ring_type ring_type);
1200 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1201
1202 /*
1203  * CS.
1204  */
1205 struct amdgpu_cs_chunk {
1206         uint32_t                chunk_id;
1207         uint32_t                length_dw;
1208         uint32_t                *kdata;
1209         void __user             *user_ptr;
1210 };
1211
1212 struct amdgpu_cs_parser {
1213         struct amdgpu_device    *adev;
1214         struct drm_file         *filp;
1215         struct amdgpu_ctx       *ctx;
1216         struct amdgpu_bo_list *bo_list;
1217         /* chunks */
1218         unsigned                nchunks;
1219         struct amdgpu_cs_chunk  *chunks;
1220         /* relocations */
1221         struct amdgpu_bo_list_entry     *vm_bos;
1222         struct list_head        validated;
1223
1224         struct amdgpu_ib        *ibs;
1225         uint32_t                num_ibs;
1226
1227         struct ww_acquire_ctx   ticket;
1228
1229         /* user fence */
1230         struct amdgpu_user_fence uf;
1231 };
1232
1233 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1234 {
1235         return p->ibs[ib_idx].ptr[idx];
1236 }
1237
1238 /*
1239  * Writeback
1240  */
1241 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1242
1243 struct amdgpu_wb {
1244         struct amdgpu_bo        *wb_obj;
1245         volatile uint32_t       *wb;
1246         uint64_t                gpu_addr;
1247         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1248         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1249 };
1250
1251 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1252 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1253
1254 /**
1255  * struct amdgpu_pm - power management datas
1256  * It keeps track of various data needed to take powermanagement decision.
1257  */
1258
1259 enum amdgpu_pm_state_type {
1260         /* not used for dpm */
1261         POWER_STATE_TYPE_DEFAULT,
1262         POWER_STATE_TYPE_POWERSAVE,
1263         /* user selectable states */
1264         POWER_STATE_TYPE_BATTERY,
1265         POWER_STATE_TYPE_BALANCED,
1266         POWER_STATE_TYPE_PERFORMANCE,
1267         /* internal states */
1268         POWER_STATE_TYPE_INTERNAL_UVD,
1269         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1270         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1271         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1272         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1273         POWER_STATE_TYPE_INTERNAL_BOOT,
1274         POWER_STATE_TYPE_INTERNAL_THERMAL,
1275         POWER_STATE_TYPE_INTERNAL_ACPI,
1276         POWER_STATE_TYPE_INTERNAL_ULV,
1277         POWER_STATE_TYPE_INTERNAL_3DPERF,
1278 };
1279
1280 enum amdgpu_int_thermal_type {
1281         THERMAL_TYPE_NONE,
1282         THERMAL_TYPE_EXTERNAL,
1283         THERMAL_TYPE_EXTERNAL_GPIO,
1284         THERMAL_TYPE_RV6XX,
1285         THERMAL_TYPE_RV770,
1286         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1287         THERMAL_TYPE_EVERGREEN,
1288         THERMAL_TYPE_SUMO,
1289         THERMAL_TYPE_NI,
1290         THERMAL_TYPE_SI,
1291         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1292         THERMAL_TYPE_CI,
1293         THERMAL_TYPE_KV,
1294 };
1295
1296 enum amdgpu_dpm_auto_throttle_src {
1297         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1298         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1299 };
1300
1301 enum amdgpu_dpm_event_src {
1302         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1303         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1304         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1305         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1306         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1307 };
1308
1309 #define AMDGPU_MAX_VCE_LEVELS 6
1310
1311 enum amdgpu_vce_level {
1312         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1313         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1314         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1315         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1316         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1317         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1318 };
1319
1320 struct amdgpu_ps {
1321         u32 caps; /* vbios flags */
1322         u32 class; /* vbios flags */
1323         u32 class2; /* vbios flags */
1324         /* UVD clocks */
1325         u32 vclk;
1326         u32 dclk;
1327         /* VCE clocks */
1328         u32 evclk;
1329         u32 ecclk;
1330         bool vce_active;
1331         enum amdgpu_vce_level vce_level;
1332         /* asic priv */
1333         void *ps_priv;
1334 };
1335
1336 struct amdgpu_dpm_thermal {
1337         /* thermal interrupt work */
1338         struct work_struct work;
1339         /* low temperature threshold */
1340         int                min_temp;
1341         /* high temperature threshold */
1342         int                max_temp;
1343         /* was last interrupt low to high or high to low */
1344         bool               high_to_low;
1345         /* interrupt source */
1346         struct amdgpu_irq_src   irq;
1347 };
1348
1349 enum amdgpu_clk_action
1350 {
1351         AMDGPU_SCLK_UP = 1,
1352         AMDGPU_SCLK_DOWN
1353 };
1354
1355 struct amdgpu_blacklist_clocks
1356 {
1357         u32 sclk;
1358         u32 mclk;
1359         enum amdgpu_clk_action action;
1360 };
1361
1362 struct amdgpu_clock_and_voltage_limits {
1363         u32 sclk;
1364         u32 mclk;
1365         u16 vddc;
1366         u16 vddci;
1367 };
1368
1369 struct amdgpu_clock_array {
1370         u32 count;
1371         u32 *values;
1372 };
1373
1374 struct amdgpu_clock_voltage_dependency_entry {
1375         u32 clk;
1376         u16 v;
1377 };
1378
1379 struct amdgpu_clock_voltage_dependency_table {
1380         u32 count;
1381         struct amdgpu_clock_voltage_dependency_entry *entries;
1382 };
1383
1384 union amdgpu_cac_leakage_entry {
1385         struct {
1386                 u16 vddc;
1387                 u32 leakage;
1388         };
1389         struct {
1390                 u16 vddc1;
1391                 u16 vddc2;
1392                 u16 vddc3;
1393         };
1394 };
1395
1396 struct amdgpu_cac_leakage_table {
1397         u32 count;
1398         union amdgpu_cac_leakage_entry *entries;
1399 };
1400
1401 struct amdgpu_phase_shedding_limits_entry {
1402         u16 voltage;
1403         u32 sclk;
1404         u32 mclk;
1405 };
1406
1407 struct amdgpu_phase_shedding_limits_table {
1408         u32 count;
1409         struct amdgpu_phase_shedding_limits_entry *entries;
1410 };
1411
1412 struct amdgpu_uvd_clock_voltage_dependency_entry {
1413         u32 vclk;
1414         u32 dclk;
1415         u16 v;
1416 };
1417
1418 struct amdgpu_uvd_clock_voltage_dependency_table {
1419         u8 count;
1420         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1421 };
1422
1423 struct amdgpu_vce_clock_voltage_dependency_entry {
1424         u32 ecclk;
1425         u32 evclk;
1426         u16 v;
1427 };
1428
1429 struct amdgpu_vce_clock_voltage_dependency_table {
1430         u8 count;
1431         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1432 };
1433
1434 struct amdgpu_ppm_table {
1435         u8 ppm_design;
1436         u16 cpu_core_number;
1437         u32 platform_tdp;
1438         u32 small_ac_platform_tdp;
1439         u32 platform_tdc;
1440         u32 small_ac_platform_tdc;
1441         u32 apu_tdp;
1442         u32 dgpu_tdp;
1443         u32 dgpu_ulv_power;
1444         u32 tj_max;
1445 };
1446
1447 struct amdgpu_cac_tdp_table {
1448         u16 tdp;
1449         u16 configurable_tdp;
1450         u16 tdc;
1451         u16 battery_power_limit;
1452         u16 small_power_limit;
1453         u16 low_cac_leakage;
1454         u16 high_cac_leakage;
1455         u16 maximum_power_delivery_limit;
1456 };
1457
1458 struct amdgpu_dpm_dynamic_state {
1459         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1460         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1461         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1462         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1463         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1464         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1465         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1466         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1467         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1468         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1469         struct amdgpu_clock_array valid_sclk_values;
1470         struct amdgpu_clock_array valid_mclk_values;
1471         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1472         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1473         u32 mclk_sclk_ratio;
1474         u32 sclk_mclk_delta;
1475         u16 vddc_vddci_delta;
1476         u16 min_vddc_for_pcie_gen2;
1477         struct amdgpu_cac_leakage_table cac_leakage_table;
1478         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1479         struct amdgpu_ppm_table *ppm_table;
1480         struct amdgpu_cac_tdp_table *cac_tdp_table;
1481 };
1482
1483 struct amdgpu_dpm_fan {
1484         u16 t_min;
1485         u16 t_med;
1486         u16 t_high;
1487         u16 pwm_min;
1488         u16 pwm_med;
1489         u16 pwm_high;
1490         u8 t_hyst;
1491         u32 cycle_delay;
1492         u16 t_max;
1493         u8 control_mode;
1494         u16 default_max_fan_pwm;
1495         u16 default_fan_output_sensitivity;
1496         u16 fan_output_sensitivity;
1497         bool ucode_fan_control;
1498 };
1499
1500 enum amdgpu_pcie_gen {
1501         AMDGPU_PCIE_GEN1 = 0,
1502         AMDGPU_PCIE_GEN2 = 1,
1503         AMDGPU_PCIE_GEN3 = 2,
1504         AMDGPU_PCIE_GEN_INVALID = 0xffff
1505 };
1506
1507 enum amdgpu_dpm_forced_level {
1508         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1509         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1510         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1511 };
1512
1513 struct amdgpu_vce_state {
1514         /* vce clocks */
1515         u32 evclk;
1516         u32 ecclk;
1517         /* gpu clocks */
1518         u32 sclk;
1519         u32 mclk;
1520         u8 clk_idx;
1521         u8 pstate;
1522 };
1523
1524 struct amdgpu_dpm_funcs {
1525         int (*get_temperature)(struct amdgpu_device *adev);
1526         int (*pre_set_power_state)(struct amdgpu_device *adev);
1527         int (*set_power_state)(struct amdgpu_device *adev);
1528         void (*post_set_power_state)(struct amdgpu_device *adev);
1529         void (*display_configuration_changed)(struct amdgpu_device *adev);
1530         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1531         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1532         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1533         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1534         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1535         bool (*vblank_too_short)(struct amdgpu_device *adev);
1536         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1537         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1538         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1539         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1540         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1541         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1542         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1543 };
1544
1545 struct amdgpu_dpm {
1546         struct amdgpu_ps        *ps;
1547         /* number of valid power states */
1548         int                     num_ps;
1549         /* current power state that is active */
1550         struct amdgpu_ps        *current_ps;
1551         /* requested power state */
1552         struct amdgpu_ps        *requested_ps;
1553         /* boot up power state */
1554         struct amdgpu_ps        *boot_ps;
1555         /* default uvd power state */
1556         struct amdgpu_ps        *uvd_ps;
1557         /* vce requirements */
1558         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1559         enum amdgpu_vce_level vce_level;
1560         enum amdgpu_pm_state_type state;
1561         enum amdgpu_pm_state_type user_state;
1562         u32                     platform_caps;
1563         u32                     voltage_response_time;
1564         u32                     backbias_response_time;
1565         void                    *priv;
1566         u32                     new_active_crtcs;
1567         int                     new_active_crtc_count;
1568         u32                     current_active_crtcs;
1569         int                     current_active_crtc_count;
1570         struct amdgpu_dpm_dynamic_state dyn_state;
1571         struct amdgpu_dpm_fan fan;
1572         u32 tdp_limit;
1573         u32 near_tdp_limit;
1574         u32 near_tdp_limit_adjusted;
1575         u32 sq_ramping_threshold;
1576         u32 cac_leakage;
1577         u16 tdp_od_limit;
1578         u32 tdp_adjustment;
1579         u16 load_line_slope;
1580         bool power_control;
1581         bool ac_power;
1582         /* special states active */
1583         bool                    thermal_active;
1584         bool                    uvd_active;
1585         bool                    vce_active;
1586         /* thermal handling */
1587         struct amdgpu_dpm_thermal thermal;
1588         /* forced levels */
1589         enum amdgpu_dpm_forced_level forced_level;
1590 };
1591
1592 struct amdgpu_pm {
1593         struct mutex            mutex;
1594         u32                     current_sclk;
1595         u32                     current_mclk;
1596         u32                     default_sclk;
1597         u32                     default_mclk;
1598         struct amdgpu_i2c_chan *i2c_bus;
1599         /* internal thermal controller on rv6xx+ */
1600         enum amdgpu_int_thermal_type int_thermal_type;
1601         struct device           *int_hwmon_dev;
1602         /* fan control parameters */
1603         bool                    no_fan;
1604         u8                      fan_pulses_per_revolution;
1605         u8                      fan_min_rpm;
1606         u8                      fan_max_rpm;
1607         /* dpm */
1608         bool                    dpm_enabled;
1609         struct amdgpu_dpm       dpm;
1610         const struct firmware   *fw;    /* SMC firmware */
1611         uint32_t                fw_version;
1612         const struct amdgpu_dpm_funcs *funcs;
1613 };
1614
1615 /*
1616  * UVD
1617  */
1618 #define AMDGPU_MAX_UVD_HANDLES  10
1619 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1620 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1621 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1622
1623 struct amdgpu_uvd {
1624         struct amdgpu_bo        *vcpu_bo;
1625         void                    *cpu_addr;
1626         uint64_t                gpu_addr;
1627         void                    *saved_bo;
1628         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1629         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1630         struct delayed_work     idle_work;
1631         const struct firmware   *fw;    /* UVD firmware */
1632         struct amdgpu_ring      ring;
1633         struct amdgpu_irq_src   irq;
1634         bool                    address_64_bit;
1635 };
1636
1637 /*
1638  * VCE
1639  */
1640 #define AMDGPU_MAX_VCE_HANDLES  16
1641 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1642
1643 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1644 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1645
1646 struct amdgpu_vce {
1647         struct amdgpu_bo        *vcpu_bo;
1648         uint64_t                gpu_addr;
1649         unsigned                fw_version;
1650         unsigned                fb_version;
1651         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1652         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1653         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1654         struct delayed_work     idle_work;
1655         const struct firmware   *fw;    /* VCE firmware */
1656         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1657         struct amdgpu_irq_src   irq;
1658         unsigned                harvest_config;
1659 };
1660
1661 /*
1662  * SDMA
1663  */
1664 struct amdgpu_sdma {
1665         /* SDMA firmware */
1666         const struct firmware   *fw;
1667         uint32_t                fw_version;
1668         uint32_t                feature_version;
1669
1670         struct amdgpu_ring      ring;
1671 };
1672
1673 /*
1674  * Firmware
1675  */
1676 struct amdgpu_firmware {
1677         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1678         bool smu_load;
1679         struct amdgpu_bo *fw_buf;
1680         unsigned int fw_size;
1681 };
1682
1683 /*
1684  * Benchmarking
1685  */
1686 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1687
1688
1689 /*
1690  * Testing
1691  */
1692 void amdgpu_test_moves(struct amdgpu_device *adev);
1693 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1694                            struct amdgpu_ring *cpA,
1695                            struct amdgpu_ring *cpB);
1696 void amdgpu_test_syncing(struct amdgpu_device *adev);
1697
1698 /*
1699  * MMU Notifier
1700  */
1701 #if defined(CONFIG_MMU_NOTIFIER)
1702 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1703 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1704 #else
1705 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1706 {
1707         return -ENODEV;
1708 }
1709 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1710 #endif
1711
1712 /*
1713  * Debugfs
1714  */
1715 struct amdgpu_debugfs {
1716         struct drm_info_list    *files;
1717         unsigned                num_files;
1718 };
1719
1720 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1721                              struct drm_info_list *files,
1722                              unsigned nfiles);
1723 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1724
1725 #if defined(CONFIG_DEBUG_FS)
1726 int amdgpu_debugfs_init(struct drm_minor *minor);
1727 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1728 #endif
1729
1730 /*
1731  * amdgpu smumgr functions
1732  */
1733 struct amdgpu_smumgr_funcs {
1734         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1735         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1736         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1737 };
1738
1739 /*
1740  * amdgpu smumgr
1741  */
1742 struct amdgpu_smumgr {
1743         struct amdgpu_bo *toc_buf;
1744         struct amdgpu_bo *smu_buf;
1745         /* asic priv smu data */
1746         void *priv;
1747         spinlock_t smu_lock;
1748         /* smumgr functions */
1749         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1750         /* ucode loading complete flag */
1751         uint32_t fw_flags;
1752 };
1753
1754 /*
1755  * ASIC specific register table accessible by UMD
1756  */
1757 struct amdgpu_allowed_register_entry {
1758         uint32_t reg_offset;
1759         bool untouched;
1760         bool grbm_indexed;
1761 };
1762
1763 struct amdgpu_cu_info {
1764         uint32_t number; /* total active CU number */
1765         uint32_t ao_cu_mask;
1766         uint32_t bitmap[4][4];
1767 };
1768
1769
1770 /*
1771  * ASIC specific functions.
1772  */
1773 struct amdgpu_asic_funcs {
1774         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1775         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1776                              u32 sh_num, u32 reg_offset, u32 *value);
1777         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1778         int (*reset)(struct amdgpu_device *adev);
1779         /* wait for mc_idle */
1780         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1781         /* get the reference clock */
1782         u32 (*get_xclk)(struct amdgpu_device *adev);
1783         /* get the gpu clock counter */
1784         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1785         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1786         /* MM block clocks */
1787         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1788         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1789 };
1790
1791 /*
1792  * IOCTL.
1793  */
1794 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1795                             struct drm_file *filp);
1796 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1797                                 struct drm_file *filp);
1798
1799 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1800                           struct drm_file *filp);
1801 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1802                         struct drm_file *filp);
1803 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1804                           struct drm_file *filp);
1805 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1806                               struct drm_file *filp);
1807 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1808                           struct drm_file *filp);
1809 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1810                         struct drm_file *filp);
1811 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1812 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1813
1814 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1815                                 struct drm_file *filp);
1816
1817 /* VRAM scratch page for HDP bug, default vram page */
1818 struct amdgpu_vram_scratch {
1819         struct amdgpu_bo                *robj;
1820         volatile uint32_t               *ptr;
1821         u64                             gpu_addr;
1822 };
1823
1824 /*
1825  * ACPI
1826  */
1827 struct amdgpu_atif_notification_cfg {
1828         bool enabled;
1829         int command_code;
1830 };
1831
1832 struct amdgpu_atif_notifications {
1833         bool display_switch;
1834         bool expansion_mode_change;
1835         bool thermal_state;
1836         bool forced_power_state;
1837         bool system_power_state;
1838         bool display_conf_change;
1839         bool px_gfx_switch;
1840         bool brightness_change;
1841         bool dgpu_display_event;
1842 };
1843
1844 struct amdgpu_atif_functions {
1845         bool system_params;
1846         bool sbios_requests;
1847         bool select_active_disp;
1848         bool lid_state;
1849         bool get_tv_standard;
1850         bool set_tv_standard;
1851         bool get_panel_expansion_mode;
1852         bool set_panel_expansion_mode;
1853         bool temperature_change;
1854         bool graphics_device_types;
1855 };
1856
1857 struct amdgpu_atif {
1858         struct amdgpu_atif_notifications notifications;
1859         struct amdgpu_atif_functions functions;
1860         struct amdgpu_atif_notification_cfg notification_cfg;
1861         struct amdgpu_encoder *encoder_for_bl;
1862 };
1863
1864 struct amdgpu_atcs_functions {
1865         bool get_ext_state;
1866         bool pcie_perf_req;
1867         bool pcie_dev_rdy;
1868         bool pcie_bus_width;
1869 };
1870
1871 struct amdgpu_atcs {
1872         struct amdgpu_atcs_functions functions;
1873 };
1874
1875 /*
1876  * CGS
1877  */
1878 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1879 void amdgpu_cgs_destroy_device(void *cgs_device);
1880
1881
1882 /*
1883  * Core structure, functions and helpers.
1884  */
1885 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1886 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1887
1888 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1889 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1890
1891 struct amdgpu_ip_block_status {
1892         bool valid;
1893         bool sw;
1894         bool hw;
1895 };
1896
1897 struct amdgpu_device {
1898         struct device                   *dev;
1899         struct drm_device               *ddev;
1900         struct pci_dev                  *pdev;
1901         struct rw_semaphore             exclusive_lock;
1902
1903         /* ASIC */
1904         enum amdgpu_asic_type           asic_type;
1905         uint32_t                        family;
1906         uint32_t                        rev_id;
1907         uint32_t                        external_rev_id;
1908         unsigned long                   flags;
1909         int                             usec_timeout;
1910         const struct amdgpu_asic_funcs  *asic_funcs;
1911         bool                            shutdown;
1912         bool                            suspend;
1913         bool                            need_dma32;
1914         bool                            accel_working;
1915         bool                            needs_reset;
1916         struct work_struct              reset_work;
1917         struct notifier_block           acpi_nb;
1918         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1919         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1920         unsigned                        debugfs_count;
1921 #if defined(CONFIG_DEBUG_FS)
1922         struct dentry                   *debugfs_regs;
1923 #endif
1924         struct amdgpu_atif              atif;
1925         struct amdgpu_atcs              atcs;
1926         struct mutex                    srbm_mutex;
1927         /* GRBM index mutex. Protects concurrent access to GRBM index */
1928         struct mutex                    grbm_idx_mutex;
1929         struct dev_pm_domain            vga_pm_domain;
1930         bool                            have_disp_power_ref;
1931
1932         /* BIOS */
1933         uint8_t                         *bios;
1934         bool                            is_atom_bios;
1935         uint16_t                        bios_header_start;
1936         struct amdgpu_bo                *stollen_vga_memory;
1937         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1938
1939         /* Register/doorbell mmio */
1940         resource_size_t                 rmmio_base;
1941         resource_size_t                 rmmio_size;
1942         void __iomem                    *rmmio;
1943         /* protects concurrent MM_INDEX/DATA based register access */
1944         spinlock_t mmio_idx_lock;
1945         /* protects concurrent SMC based register access */
1946         spinlock_t smc_idx_lock;
1947         amdgpu_rreg_t                   smc_rreg;
1948         amdgpu_wreg_t                   smc_wreg;
1949         /* protects concurrent PCIE register access */
1950         spinlock_t pcie_idx_lock;
1951         amdgpu_rreg_t                   pcie_rreg;
1952         amdgpu_wreg_t                   pcie_wreg;
1953         /* protects concurrent UVD register access */
1954         spinlock_t uvd_ctx_idx_lock;
1955         amdgpu_rreg_t                   uvd_ctx_rreg;
1956         amdgpu_wreg_t                   uvd_ctx_wreg;
1957         /* protects concurrent DIDT register access */
1958         spinlock_t didt_idx_lock;
1959         amdgpu_rreg_t                   didt_rreg;
1960         amdgpu_wreg_t                   didt_wreg;
1961         /* protects concurrent ENDPOINT (audio) register access */
1962         spinlock_t audio_endpt_idx_lock;
1963         amdgpu_block_rreg_t             audio_endpt_rreg;
1964         amdgpu_block_wreg_t             audio_endpt_wreg;
1965         void __iomem                    *rio_mem;
1966         resource_size_t                 rio_mem_size;
1967         struct amdgpu_doorbell          doorbell;
1968
1969         /* clock/pll info */
1970         struct amdgpu_clock            clock;
1971
1972         /* MC */
1973         struct amdgpu_mc                mc;
1974         struct amdgpu_gart              gart;
1975         struct amdgpu_dummy_page        dummy_page;
1976         struct amdgpu_vm_manager        vm_manager;
1977
1978         /* memory management */
1979         struct amdgpu_mman              mman;
1980         struct amdgpu_gem               gem;
1981         struct amdgpu_vram_scratch      vram_scratch;
1982         struct amdgpu_wb                wb;
1983         atomic64_t                      vram_usage;
1984         atomic64_t                      vram_vis_usage;
1985         atomic64_t                      gtt_usage;
1986         atomic64_t                      num_bytes_moved;
1987         atomic_t                        gpu_reset_counter;
1988
1989         /* display */
1990         struct amdgpu_mode_info         mode_info;
1991         struct work_struct              hotplug_work;
1992         struct amdgpu_irq_src           crtc_irq;
1993         struct amdgpu_irq_src           pageflip_irq;
1994         struct amdgpu_irq_src           hpd_irq;
1995
1996         /* rings */
1997         wait_queue_head_t               fence_queue;
1998         unsigned                        fence_context;
1999         struct mutex                    ring_lock;
2000         unsigned                        num_rings;
2001         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2002         bool                            ib_pool_ready;
2003         struct amdgpu_sa_manager        ring_tmp_bo;
2004
2005         /* interrupts */
2006         struct amdgpu_irq               irq;
2007
2008         /* dpm */
2009         struct amdgpu_pm                pm;
2010         u32                             cg_flags;
2011         u32                             pg_flags;
2012
2013         /* amdgpu smumgr */
2014         struct amdgpu_smumgr smu;
2015
2016         /* gfx */
2017         struct amdgpu_gfx               gfx;
2018
2019         /* sdma */
2020         struct amdgpu_sdma              sdma[2];
2021         struct amdgpu_irq_src           sdma_trap_irq;
2022         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2023
2024         /* uvd */
2025         bool                            has_uvd;
2026         struct amdgpu_uvd               uvd;
2027
2028         /* vce */
2029         struct amdgpu_vce               vce;
2030
2031         /* firmwares */
2032         struct amdgpu_firmware          firmware;
2033
2034         /* GDS */
2035         struct amdgpu_gds               gds;
2036
2037         const struct amdgpu_ip_block_version *ip_blocks;
2038         int                             num_ip_blocks;
2039         struct amdgpu_ip_block_status   *ip_block_status;
2040         struct mutex    mn_lock;
2041         DECLARE_HASHTABLE(mn_hash, 7);
2042
2043         /* tracking pinned memory */
2044         u64 vram_pin_size;
2045         u64 gart_pin_size;
2046
2047         /* amdkfd interface */
2048         struct kfd_dev          *kfd;
2049 };
2050
2051 bool amdgpu_device_is_px(struct drm_device *dev);
2052 int amdgpu_device_init(struct amdgpu_device *adev,
2053                        struct drm_device *ddev,
2054                        struct pci_dev *pdev,
2055                        uint32_t flags);
2056 void amdgpu_device_fini(struct amdgpu_device *adev);
2057 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2058
2059 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2060                         bool always_indirect);
2061 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2062                     bool always_indirect);
2063 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2064 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2065
2066 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2067 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2068
2069 /*
2070  * Cast helper
2071  */
2072 extern const struct fence_ops amdgpu_fence_ops;
2073 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2074 {
2075         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2076
2077         if (__f->base.ops == &amdgpu_fence_ops)
2078                 return __f;
2079
2080         return NULL;
2081 }
2082
2083 /*
2084  * Registers read & write functions.
2085  */
2086 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2087 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2088 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2089 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2090 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2091 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2092 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2093 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2094 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2095 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2096 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2097 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2098 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2099 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2100 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2101 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2102 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2103 #define WREG32_P(reg, val, mask)                                \
2104         do {                                                    \
2105                 uint32_t tmp_ = RREG32(reg);                    \
2106                 tmp_ &= (mask);                                 \
2107                 tmp_ |= ((val) & ~(mask));                      \
2108                 WREG32(reg, tmp_);                              \
2109         } while (0)
2110 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2111 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2112 #define WREG32_PLL_P(reg, val, mask)                            \
2113         do {                                                    \
2114                 uint32_t tmp_ = RREG32_PLL(reg);                \
2115                 tmp_ &= (mask);                                 \
2116                 tmp_ |= ((val) & ~(mask));                      \
2117                 WREG32_PLL(reg, tmp_);                          \
2118         } while (0)
2119 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2120 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2121 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2122
2123 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2124 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2125
2126 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2127 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2128
2129 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2130         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2131          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2132
2133 #define REG_GET_FIELD(value, reg, field)                                \
2134         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2135
2136 /*
2137  * BIOS helpers.
2138  */
2139 #define RBIOS8(i) (adev->bios[i])
2140 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2141 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2142
2143 /*
2144  * RING helpers.
2145  */
2146 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2147 {
2148         if (ring->count_dw <= 0)
2149                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2150         ring->ring[ring->wptr++] = v;
2151         ring->wptr &= ring->ptr_mask;
2152         ring->count_dw--;
2153         ring->ring_free_dw--;
2154 }
2155
2156 /*
2157  * ASICs macro.
2158  */
2159 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2160 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2161 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2162 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2163 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2164 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2165 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2166 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2167 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2168 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2169 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2170 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2171 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2172 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2173 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2174 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2175 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2176 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2177 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2178 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2179 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2180 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2181 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2182 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2183 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2184 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2185 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2186 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2187 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2188 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2189 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2190 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2191 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2192 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2193 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2194 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2195 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2196 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2197 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2198 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2199 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2200 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2201 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2202 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2203 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2204 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2205 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2206 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2207 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2208 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2209 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2210 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2211 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2212 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2213 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2214 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2215 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2216 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2217 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2218 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2219 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2220 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2221 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2222 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2223 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2224 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2225 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2226 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2227
2228 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2229
2230 /* Common functions */
2231 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2232 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2233 bool amdgpu_card_posted(struct amdgpu_device *adev);
2234 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2235 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2236 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2237 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2238                        u32 ip_instance, u32 ring,
2239                        struct amdgpu_ring **out_ring);
2240 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2241 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2242 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2243                                      uint32_t flags);
2244 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2245 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2246 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2247                                  struct ttm_mem_reg *mem);
2248 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2249 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2250 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2251 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2252                                              const u32 *registers,
2253                                              const u32 array_size);
2254
2255 bool amdgpu_device_is_px(struct drm_device *dev);
2256 /* atpx handler */
2257 #if defined(CONFIG_VGA_SWITCHEROO)
2258 void amdgpu_register_atpx_handler(void);
2259 void amdgpu_unregister_atpx_handler(void);
2260 #else
2261 static inline void amdgpu_register_atpx_handler(void) {}
2262 static inline void amdgpu_unregister_atpx_handler(void) {}
2263 #endif
2264
2265 /*
2266  * KMS
2267  */
2268 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2269 extern int amdgpu_max_kms_ioctl;
2270
2271 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2272 int amdgpu_driver_unload_kms(struct drm_device *dev);
2273 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2274 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2275 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2276                                  struct drm_file *file_priv);
2277 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2278                                 struct drm_file *file_priv);
2279 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2280 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2281 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2282 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2283 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2284 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2285                                     int *max_error,
2286                                     struct timeval *vblank_time,
2287                                     unsigned flags);
2288 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2289                              unsigned long arg);
2290
2291 /*
2292  * vm
2293  */
2294 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2295 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2296 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2297                                           struct amdgpu_vm *vm,
2298                                           struct list_head *head);
2299 struct amdgpu_fence *amdgpu_vm_grab_id(struct amdgpu_ring *ring,
2300                                        struct amdgpu_vm *vm);
2301 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2302                      struct amdgpu_vm *vm,
2303                      struct amdgpu_fence *updates);
2304 void amdgpu_vm_fence(struct amdgpu_device *adev,
2305                      struct amdgpu_vm *vm,
2306                      struct amdgpu_fence *fence);
2307 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2308 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2309                                     struct amdgpu_vm *vm);
2310 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2311                                 struct amdgpu_vm *vm);
2312 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2313                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2314 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2315                         struct amdgpu_bo_va *bo_va,
2316                         struct ttm_mem_reg *mem);
2317 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2318                              struct amdgpu_bo *bo);
2319 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2320                                        struct amdgpu_bo *bo);
2321 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2322                                       struct amdgpu_vm *vm,
2323                                       struct amdgpu_bo *bo);
2324 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2325                      struct amdgpu_bo_va *bo_va,
2326                      uint64_t addr, uint64_t offset,
2327                      uint64_t size, uint32_t flags);
2328 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2329                        struct amdgpu_bo_va *bo_va,
2330                        uint64_t addr);
2331 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2332                       struct amdgpu_bo_va *bo_va);
2333
2334 /*
2335  * functions used by amdgpu_encoder.c
2336  */
2337 struct amdgpu_afmt_acr {
2338         u32 clock;
2339
2340         int n_32khz;
2341         int cts_32khz;
2342
2343         int n_44_1khz;
2344         int cts_44_1khz;
2345
2346         int n_48khz;
2347         int cts_48khz;
2348
2349 };
2350
2351 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2352
2353 /* amdgpu_acpi.c */
2354 #if defined(CONFIG_ACPI)
2355 int amdgpu_acpi_init(struct amdgpu_device *adev);
2356 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2357 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2358 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2359                                                 u8 perf_req, bool advertise);
2360 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2361 #else
2362 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2363 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2364 #endif
2365
2366 struct amdgpu_bo_va_mapping *
2367 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2368                        uint64_t addr, struct amdgpu_bo **bo);
2369
2370 #include "amdgpu_object.h"
2371
2372 #endif