drivers/gpu/drm/amd/amdgpu/amdgpu_ib.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  *          Christian König
  28  */
  29 #include <linux/seq_file.h>
  30 #include <linux/slab.h>
  31 #include <drm/drmP.h>
  32 #include <drm/amdgpu_drm.h>
  33 #include "amdgpu.h"
  34 #include "atom.h"
  35
  36 #define AMDGPU_IB_TEST_TIMEOUT  msecs_to_jiffies(1000)
  37
  38 /*
  39  * IB
  40  * IBs (Indirect Buffers) and areas of GPU accessible memory where
  41  * commands are stored.  You can put a pointer to the IB in the
  42  * command ring and the hw will fetch the commands from the IB
  43  * and execute them.  Generally userspace acceleration drivers
  44  * produce command buffers which are send to the kernel and
  45  * put in IBs for execution by the requested ring.
  46  */
  47 static int amdgpu_debugfs_sa_init(struct amdgpu_device *adev);
  48
  49 /**
  50  * amdgpu_ib_get - request an IB (Indirect Buffer)
  51  *
  52  * @ring: ring index the IB is associated with
  53  * @size: requested IB size
  54  * @ib: IB object returned
  55  *
  56  * Request an IB (all asics).  IBs are allocated using the
  57  * suballocator.
  58  * Returns 0 on success, error on failure.
  59  */
  60 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
  61                   unsigned size, struct amdgpu_ib *ib)
  62 {
  63         int r;
  64
  65         if (size) {
  66                 r = amdgpu_sa_bo_new(&adev->ring_tmp_bo,
  67                                       &ib->sa_bo, size, 256);
  68                 if (r) {
  69                         dev_err(adev->dev, "failed to get a new IB (%d)\n", r);
  70                         return r;
  71                 }
  72
  73                 ib->ptr = amdgpu_sa_bo_cpu_addr(ib->sa_bo);
  74
  75                 if (!vm)
  76                         ib->gpu_addr = amdgpu_sa_bo_gpu_addr(ib->sa_bo);
  77         }
  78
  79         return 0;
  80 }
  81
  82 /**
  83  * amdgpu_ib_free - free an IB (Indirect Buffer)
  84  *
  85  * @adev: amdgpu_device pointer
  86  * @ib: IB object to free
  87  * @f: the fence SA bo need wait on for the ib alloation
  88  *
  89  * Free an IB (all asics).
  90  */
  91 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
  92                     struct dma_fence *f)
  93 {
  94         amdgpu_sa_bo_free(adev, &ib->sa_bo, f);
  95 }
  96
  97 /**
  98  * amdgpu_ib_schedule - schedule an IB (Indirect Buffer) on the ring
  99  *
 100  * @adev: amdgpu_device pointer
 101  * @num_ibs: number of IBs to schedule
 102  * @ibs: IB objects to schedule
 103  * @f: fence created during this submission
 104  *
 105  * Schedule an IB on the associated ring (all asics).
 106  * Returns 0 on success, error on failure.
 107  *
 108  * On SI, there are two parallel engines fed from the primary ring,
 109  * the CE (Constant Engine) and the DE (Drawing Engine).  Since
 110  * resource descriptors have moved to memory, the CE allows you to
 111  * prime the caches while the DE is updating register state so that
 112  * the resource descriptors will be already in cache when the draw is
 113  * processed.  To accomplish this, the userspace driver submits two
 114  * IBs, one for the CE and one for the DE.  If there is a CE IB (called
 115  * a CONST_IB), it will be put on the ring prior to the DE IB.  Prior
 116  * to SI there was just a DE IB.
 117  */
 118 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 119                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 120                        struct dma_fence **f)
 121 {
 122         struct amdgpu_device *adev = ring->adev;
 123         struct amdgpu_ib *ib = &ibs[0];
 124         struct dma_fence *tmp = NULL;
 125         bool skip_preamble, need_ctx_switch;
 126         unsigned patch_offset = ~0;
 127         struct amdgpu_vm *vm;
 128         uint64_t fence_ctx;
 129         uint32_t status = 0, alloc_size;
 130
 131         unsigned i;
 132         int r = 0;
 133         bool need_pipe_sync = false;
 134
 135         if (num_ibs == 0)
 136                 return -EINVAL;
 137
 138         /* ring tests don't use a job */
 139         if (job) {
 140                 vm = job->vm;
 141                 fence_ctx = job->fence_ctx;
 142         } else {
 143                 vm = NULL;
 144                 fence_ctx = 0;
 145         }
 146
 147         if (!ring->ready) {
 148                 dev_err(adev->dev, "couldn't schedule ib on ring <%s>\n", ring->name);
 149                 return -EINVAL;
 150         }
 151
 152         if (vm && !job->vmid) {
 153                 dev_err(adev->dev, "VM IB without ID\n");
 154                 return -EINVAL;
 155         }
 156
 157         alloc_size = ring->funcs->emit_frame_size + num_ibs *
 158                 ring->funcs->emit_ib_size;
 159
 160         r = amdgpu_ring_alloc(ring, alloc_size);
 161         if (r) {
 162                 dev_err(adev->dev, "scheduling IB failed (%d).\n", r);
 163                 return r;
 164         }
 165
 166         if (ring->funcs->emit_pipeline_sync && job &&
 167             ((tmp = amdgpu_sync_get_fence(&job->sched_sync, NULL)) ||
 168              amdgpu_vm_need_pipeline_sync(ring, job))) {
 169                 need_pipe_sync = true;
 170                 dma_fence_put(tmp);
 171         }
 172
 173         if (ring->funcs->insert_start)
 174                 ring->funcs->insert_start(ring);
 175
 176         if (job) {
 177                 r = amdgpu_vm_flush(ring, job, need_pipe_sync);
 178                 if (r) {
 179                         amdgpu_ring_undo(ring);
 180                         return r;
 181                 }
 182         }
 183
 184         if (ring->funcs->init_cond_exec)
 185                 patch_offset = amdgpu_ring_init_cond_exec(ring);
 186
 187 #ifdef CONFIG_X86_64
 188         if (!(adev->flags & AMD_IS_APU))
 189 #endif
 190         {
 191                 if (ring->funcs->emit_hdp_flush)
 192                         amdgpu_ring_emit_hdp_flush(ring);
 193                 else
 194                         amdgpu_asic_flush_hdp(adev, ring);
 195         }
 196
 197         skip_preamble = ring->current_ctx == fence_ctx;
 198         need_ctx_switch = ring->current_ctx != fence_ctx;
 199         if (job && ring->funcs->emit_cntxcntl) {
 200                 if (need_ctx_switch)
 201                         status |= AMDGPU_HAVE_CTX_SWITCH;
 202                 status |= job->preamble_status;
 203
 204                 amdgpu_ring_emit_cntxcntl(ring, status);
 205         }
 206
 207         for (i = 0; i < num_ibs; ++i) {
 208                 ib = &ibs[i];
 209
 210                 /* drop preamble IBs if we don't have a context switch */
 211                 if ((ib->flags & AMDGPU_IB_FLAG_PREAMBLE) &&
 212                         skip_preamble &&
 213                         !(status & AMDGPU_PREAMBLE_IB_PRESENT_FIRST) &&
 214                         !amdgpu_sriov_vf(adev)) /* for SRIOV preemption, Preamble CE ib must be inserted anyway */
 215                         continue;
 216
 217                 amdgpu_ring_emit_ib(ring, ib, job ? job->vmid : 0,
 218                                     need_ctx_switch);
 219                 need_ctx_switch = false;
 220         }
 221
 222         if (ring->funcs->emit_tmz)
 223                 amdgpu_ring_emit_tmz(ring, false);
 224
 225 #ifdef CONFIG_X86_64
 226         if (!(adev->flags & AMD_IS_APU))
 227 #endif
 228         {
 229                 if (ring->funcs->emit_hdp_invalidate)
 230                         amdgpu_ring_emit_hdp_invalidate(ring);
 231                 else
 232                         amdgpu_asic_invalidate_hdp(adev, ring);
 233         }
 234
 235         r = amdgpu_fence_emit(ring, f);
 236         if (r) {
 237                 dev_err(adev->dev, "failed to emit fence (%d)\n", r);
 238                 if (job && job->vmid)
 239                         amdgpu_vmid_reset(adev, ring->funcs->vmhub, job->vmid);
 240                 amdgpu_ring_undo(ring);
 241                 return r;
 242         }
 243
 244         if (ring->funcs->insert_end)
 245                 ring->funcs->insert_end(ring);
 246
 247         /* wrap the last IB with fence */
 248         if (job && job->uf_addr) {
 249                 amdgpu_ring_emit_fence(ring, job->uf_addr, job->uf_sequence,
 250                                        AMDGPU_FENCE_FLAG_64BIT);
 251         }
 252
 253         if (patch_offset != ~0 && ring->funcs->patch_cond_exec)
 254                 amdgpu_ring_patch_cond_exec(ring, patch_offset);
 255
 256         ring->current_ctx = fence_ctx;
 257         if (vm && ring->funcs->emit_switch_buffer)
 258                 amdgpu_ring_emit_switch_buffer(ring);
 259         amdgpu_ring_commit(ring);
 260         return 0;
 261 }
 262
 263 /**
 264  * amdgpu_ib_pool_init - Init the IB (Indirect Buffer) pool
 265  *
 266  * @adev: amdgpu_device pointer
 267  *
 268  * Initialize the suballocator to manage a pool of memory
 269  * for use as IBs (all asics).
 270  * Returns 0 on success, error on failure.
 271  */
 272 int amdgpu_ib_pool_init(struct amdgpu_device *adev)
 273 {
 274         int r;
 275
 276         if (adev->ib_pool_ready) {
 277                 return 0;
 278         }
 279         r = amdgpu_sa_bo_manager_init(adev, &adev->ring_tmp_bo,
 280                                       AMDGPU_IB_POOL_SIZE*64*1024,
 281                                       AMDGPU_GPU_PAGE_SIZE,
 282                                       AMDGPU_GEM_DOMAIN_GTT);
 283         if (r) {
 284                 return r;
 285         }
 286
 287         r = amdgpu_sa_bo_manager_start(adev, &adev->ring_tmp_bo);
 288         if (r) {
 289                 return r;
 290         }
 291
 292         adev->ib_pool_ready = true;
 293         if (amdgpu_debugfs_sa_init(adev)) {
 294                 dev_err(adev->dev, "failed to register debugfs file for SA\n");
 295         }
 296         return 0;
 297 }
 298
 299 /**
 300  * amdgpu_ib_pool_fini - Free the IB (Indirect Buffer) pool
 301  *
 302  * @adev: amdgpu_device pointer
 303  *
 304  * Tear down the suballocator managing the pool of memory
 305  * for use as IBs (all asics).
 306  */
 307 void amdgpu_ib_pool_fini(struct amdgpu_device *adev)
 308 {
 309         if (adev->ib_pool_ready) {
 310                 amdgpu_sa_bo_manager_suspend(adev, &adev->ring_tmp_bo);
 311                 amdgpu_sa_bo_manager_fini(adev, &adev->ring_tmp_bo);
 312                 adev->ib_pool_ready = false;
 313         }
 314 }
 315
 316 /**
 317  * amdgpu_ib_ring_tests - test IBs on the rings
 318  *
 319  * @adev: amdgpu_device pointer
 320  *
 321  * Test an IB (Indirect Buffer) on each ring.
 322  * If the test fails, disable the ring.
 323  * Returns 0 on success, error if the primary GFX ring
 324  * IB test fails.
 325  */
 326 int amdgpu_ib_ring_tests(struct amdgpu_device *adev)
 327 {
 328         unsigned i;
 329         int r, ret = 0;
 330
 331         for (i = 0; i < AMDGPU_MAX_RINGS; ++i) {
 332                 struct amdgpu_ring *ring = adev->rings[i];
 333
 334                 if (!ring || !ring->ready)
 335                         continue;
 336
 337                 r = amdgpu_ring_test_ib(ring, AMDGPU_IB_TEST_TIMEOUT);
 338                 if (r) {
 339                         ring->ready = false;
 340
 341                         if (ring == &adev->gfx.gfx_ring[0]) {
 342                                 /* oh, oh, that's really bad */
 343                                 DRM_ERROR("amdgpu: failed testing IB on GFX ring (%d).\n", r);
 344                                 adev->accel_working = false;
 345                                 return r;
 346
 347                         } else {
 348                                 /* still not good, but we can live with it */
 349                                 DRM_ERROR("amdgpu: failed testing IB on ring %d (%d).\n", i, r);
 350                                 ret = r;
 351                         }
 352                 }
 353         }
 354         return ret;
 355 }
 356
 357 /*
 358  * Debugfs info
 359  */
 360 #if defined(CONFIG_DEBUG_FS)
 361
 362 static int amdgpu_debugfs_sa_info(struct seq_file *m, void *data)
 363 {
 364         struct drm_info_node *node = (struct drm_info_node *) m->private;
 365         struct drm_device *dev = node->minor->dev;
 366         struct amdgpu_device *adev = dev->dev_private;
 367
 368         amdgpu_sa_bo_dump_debug_info(&adev->ring_tmp_bo, m);
 369
 370         return 0;
 371
 372 }
 373
 374 static const struct drm_info_list amdgpu_debugfs_sa_list[] = {
 375         {"amdgpu_sa_info", &amdgpu_debugfs_sa_info, 0, NULL},
 376 };
 377
 378 #endif
 379
 380 static int amdgpu_debugfs_sa_init(struct amdgpu_device *adev)
 381 {
 382 #if defined(CONFIG_DEBUG_FS)
 383         return amdgpu_debugfs_add_files(adev, amdgpu_debugfs_sa_list, 1);
 384 #else
 385         return 0;
 386 #endif
 387 }