drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_gds.h"
  55
  56 #include "gpu_scheduler.h"
  57
  58 /*
  59  * Modules parameters.
  60  */
  61 extern int amdgpu_modeset;
  62 extern int amdgpu_vram_limit;
  63 extern int amdgpu_gart_size;
  64 extern int amdgpu_benchmarking;
  65 extern int amdgpu_testing;
  66 extern int amdgpu_audio;
  67 extern int amdgpu_disp_priority;
  68 extern int amdgpu_hw_i2c;
  69 extern int amdgpu_pcie_gen2;
  70 extern int amdgpu_msi;
  71 extern int amdgpu_lockup_timeout;
  72 extern int amdgpu_dpm;
  73 extern int amdgpu_smc_load_fw;
  74 extern int amdgpu_aspm;
  75 extern int amdgpu_runtime_pm;
  76 extern int amdgpu_hard_reset;
  77 extern unsigned amdgpu_ip_block_mask;
  78 extern int amdgpu_bapm;
  79 extern int amdgpu_deep_color;
  80 extern int amdgpu_vm_size;
  81 extern int amdgpu_vm_block_size;
  82 extern int amdgpu_enable_scheduler;
  83
  84 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
  85 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  86 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
  87 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
  88 #define AMDGPU_IB_POOL_SIZE                     16
  89 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
  90 #define AMDGPUFB_CONN_LIMIT                     4
  91 #define AMDGPU_BIOS_NUM_SCRATCH                 8
  92
  93 /* max number of rings */
  94 #define AMDGPU_MAX_RINGS                        16
  95 #define AMDGPU_MAX_GFX_RINGS                    1
  96 #define AMDGPU_MAX_COMPUTE_RINGS                8
  97 #define AMDGPU_MAX_VCE_RINGS                    2
  98
  99 /* number of hw syncs before falling back on blocking */
 100 #define AMDGPU_NUM_SYNCS                        4
 101
 102 /* hardcode that limit for now */
 103 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 104
 105 /* hard reset data */
 106 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 107
 108 /* reset flags */
 109 #define AMDGPU_RESET_GFX                        (1 << 0)
 110 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 111 #define AMDGPU_RESET_DMA                        (1 << 2)
 112 #define AMDGPU_RESET_CP                         (1 << 3)
 113 #define AMDGPU_RESET_GRBM                       (1 << 4)
 114 #define AMDGPU_RESET_DMA1                       (1 << 5)
 115 #define AMDGPU_RESET_RLC                        (1 << 6)
 116 #define AMDGPU_RESET_SEM                        (1 << 7)
 117 #define AMDGPU_RESET_IH                         (1 << 8)
 118 #define AMDGPU_RESET_VMC                        (1 << 9)
 119 #define AMDGPU_RESET_MC                         (1 << 10)
 120 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 121 #define AMDGPU_RESET_UVD                        (1 << 12)
 122 #define AMDGPU_RESET_VCE                        (1 << 13)
 123 #define AMDGPU_RESET_VCE1                       (1 << 14)
 124
 125 /* CG block flags */
 126 #define AMDGPU_CG_BLOCK_GFX                     (1 << 0)
 127 #define AMDGPU_CG_BLOCK_MC                      (1 << 1)
 128 #define AMDGPU_CG_BLOCK_SDMA                    (1 << 2)
 129 #define AMDGPU_CG_BLOCK_UVD                     (1 << 3)
 130 #define AMDGPU_CG_BLOCK_VCE                     (1 << 4)
 131 #define AMDGPU_CG_BLOCK_HDP                     (1 << 5)
 132 #define AMDGPU_CG_BLOCK_BIF                     (1 << 6)
 133
 134 /* CG flags */
 135 #define AMDGPU_CG_SUPPORT_GFX_MGCG              (1 << 0)
 136 #define AMDGPU_CG_SUPPORT_GFX_MGLS              (1 << 1)
 137 #define AMDGPU_CG_SUPPORT_GFX_CGCG              (1 << 2)
 138 #define AMDGPU_CG_SUPPORT_GFX_CGLS              (1 << 3)
 139 #define AMDGPU_CG_SUPPORT_GFX_CGTS              (1 << 4)
 140 #define AMDGPU_CG_SUPPORT_GFX_CGTS_LS           (1 << 5)
 141 #define AMDGPU_CG_SUPPORT_GFX_CP_LS             (1 << 6)
 142 #define AMDGPU_CG_SUPPORT_GFX_RLC_LS            (1 << 7)
 143 #define AMDGPU_CG_SUPPORT_MC_LS                 (1 << 8)
 144 #define AMDGPU_CG_SUPPORT_MC_MGCG               (1 << 9)
 145 #define AMDGPU_CG_SUPPORT_SDMA_LS               (1 << 10)
 146 #define AMDGPU_CG_SUPPORT_SDMA_MGCG             (1 << 11)
 147 #define AMDGPU_CG_SUPPORT_BIF_LS                (1 << 12)
 148 #define AMDGPU_CG_SUPPORT_UVD_MGCG              (1 << 13)
 149 #define AMDGPU_CG_SUPPORT_VCE_MGCG              (1 << 14)
 150 #define AMDGPU_CG_SUPPORT_HDP_LS                (1 << 15)
 151 #define AMDGPU_CG_SUPPORT_HDP_MGCG              (1 << 16)
 152
 153 /* PG flags */
 154 #define AMDGPU_PG_SUPPORT_GFX_PG                (1 << 0)
 155 #define AMDGPU_PG_SUPPORT_GFX_SMG               (1 << 1)
 156 #define AMDGPU_PG_SUPPORT_GFX_DMG               (1 << 2)
 157 #define AMDGPU_PG_SUPPORT_UVD                   (1 << 3)
 158 #define AMDGPU_PG_SUPPORT_VCE                   (1 << 4)
 159 #define AMDGPU_PG_SUPPORT_CP                    (1 << 5)
 160 #define AMDGPU_PG_SUPPORT_GDS                   (1 << 6)
 161 #define AMDGPU_PG_SUPPORT_RLC_SMU_HS            (1 << 7)
 162 #define AMDGPU_PG_SUPPORT_SDMA                  (1 << 8)
 163 #define AMDGPU_PG_SUPPORT_ACP                   (1 << 9)
 164 #define AMDGPU_PG_SUPPORT_SAMU                  (1 << 10)
 165
 166 /* GFX current status */
 167 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 168 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 169 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 170 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 171 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 172
 173 /* max cursor sizes (in pixels) */
 174 #define CIK_CURSOR_WIDTH 128
 175 #define CIK_CURSOR_HEIGHT 128
 176
 177 struct amdgpu_device;
 178 struct amdgpu_fence;
 179 struct amdgpu_ib;
 180 struct amdgpu_vm;
 181 struct amdgpu_ring;
 182 struct amdgpu_semaphore;
 183 struct amdgpu_cs_parser;
 184 struct amdgpu_irq_src;
 185 struct amdgpu_fpriv;
 186
 187 enum amdgpu_cp_irq {
 188         AMDGPU_CP_IRQ_GFX_EOP = 0,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 197
 198         AMDGPU_CP_IRQ_LAST
 199 };
 200
 201 enum amdgpu_sdma_irq {
 202         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 203         AMDGPU_SDMA_IRQ_TRAP1,
 204
 205         AMDGPU_SDMA_IRQ_LAST
 206 };
 207
 208 enum amdgpu_thermal_irq {
 209         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 210         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 211
 212         AMDGPU_THERMAL_IRQ_LAST
 213 };
 214
 215 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 216                                   enum amd_ip_block_type block_type,
 217                                   enum amd_clockgating_state state);
 218 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 219                                   enum amd_ip_block_type block_type,
 220                                   enum amd_powergating_state state);
 221
 222 struct amdgpu_ip_block_version {
 223         enum amd_ip_block_type type;
 224         u32 major;
 225         u32 minor;
 226         u32 rev;
 227         const struct amd_ip_funcs *funcs;
 228 };
 229
 230 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 231                                 enum amd_ip_block_type type,
 232                                 u32 major, u32 minor);
 233
 234 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 235                                         struct amdgpu_device *adev,
 236                                         enum amd_ip_block_type type);
 237
 238 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 239 struct amdgpu_buffer_funcs {
 240         /* maximum bytes in a single operation */
 241         uint32_t        copy_max_bytes;
 242
 243         /* number of dw to reserve per operation */
 244         unsigned        copy_num_dw;
 245
 246         /* used for buffer migration */
 247         void (*emit_copy_buffer)(struct amdgpu_ring *ring,
 248                                  /* src addr in bytes */
 249                                  uint64_t src_offset,
 250                                  /* dst addr in bytes */
 251                                  uint64_t dst_offset,
 252                                  /* number of byte to transfer */
 253                                  uint32_t byte_count);
 254
 255         /* maximum bytes in a single operation */
 256         uint32_t        fill_max_bytes;
 257
 258         /* number of dw to reserve per operation */
 259         unsigned        fill_num_dw;
 260
 261         /* used for buffer clearing */
 262         void (*emit_fill_buffer)(struct amdgpu_ring *ring,
 263                                  /* value to write to memory */
 264                                  uint32_t src_data,
 265                                  /* dst addr in bytes */
 266                                  uint64_t dst_offset,
 267                                  /* number of byte to fill */
 268                                  uint32_t byte_count);
 269 };
 270
 271 /* provided by hw blocks that can write ptes, e.g., sdma */
 272 struct amdgpu_vm_pte_funcs {
 273         /* copy pte entries from GART */
 274         void (*copy_pte)(struct amdgpu_ib *ib,
 275                          uint64_t pe, uint64_t src,
 276                          unsigned count);
 277         /* write pte one entry at a time with addr mapping */
 278         void (*write_pte)(struct amdgpu_ib *ib,
 279                           uint64_t pe,
 280                           uint64_t addr, unsigned count,
 281                           uint32_t incr, uint32_t flags);
 282         /* for linear pte/pde updates without addr mapping */
 283         void (*set_pte_pde)(struct amdgpu_ib *ib,
 284                             uint64_t pe,
 285                             uint64_t addr, unsigned count,
 286                             uint32_t incr, uint32_t flags);
 287         /* pad the indirect buffer to the necessary number of dw */
 288         void (*pad_ib)(struct amdgpu_ib *ib);
 289 };
 290
 291 /* provided by the gmc block */
 292 struct amdgpu_gart_funcs {
 293         /* flush the vm tlb via mmio */
 294         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 295                               uint32_t vmid);
 296         /* write pte/pde updates using the cpu */
 297         int (*set_pte_pde)(struct amdgpu_device *adev,
 298                            void *cpu_pt_addr, /* cpu addr of page table */
 299                            uint32_t gpu_page_idx, /* pte/pde to update */
 300                            uint64_t addr, /* addr to write into pte/pde */
 301                            uint32_t flags); /* access flags */
 302 };
 303
 304 /* provided by the ih block */
 305 struct amdgpu_ih_funcs {
 306         /* ring read/write ptr handling, called from interrupt context */
 307         u32 (*get_wptr)(struct amdgpu_device *adev);
 308         void (*decode_iv)(struct amdgpu_device *adev,
 309                           struct amdgpu_iv_entry *entry);
 310         void (*set_rptr)(struct amdgpu_device *adev);
 311 };
 312
 313 /* provided by hw blocks that expose a ring buffer for commands */
 314 struct amdgpu_ring_funcs {
 315         /* ring read/write ptr handling */
 316         u32 (*get_rptr)(struct amdgpu_ring *ring);
 317         u32 (*get_wptr)(struct amdgpu_ring *ring);
 318         void (*set_wptr)(struct amdgpu_ring *ring);
 319         /* validating and patching of IBs */
 320         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 321         /* command emit functions */
 322         void (*emit_ib)(struct amdgpu_ring *ring,
 323                         struct amdgpu_ib *ib);
 324         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 325                            uint64_t seq, unsigned flags);
 326         bool (*emit_semaphore)(struct amdgpu_ring *ring,
 327                                struct amdgpu_semaphore *semaphore,
 328                                bool emit_wait);
 329         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 330                               uint64_t pd_addr);
 331         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 332         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 333                                 uint32_t gds_base, uint32_t gds_size,
 334                                 uint32_t gws_base, uint32_t gws_size,
 335                                 uint32_t oa_base, uint32_t oa_size);
 336         /* testing functions */
 337         int (*test_ring)(struct amdgpu_ring *ring);
 338         int (*test_ib)(struct amdgpu_ring *ring);
 339         bool (*is_lockup)(struct amdgpu_ring *ring);
 340 };
 341
 342 /*
 343  * BIOS.
 344  */
 345 bool amdgpu_get_bios(struct amdgpu_device *adev);
 346 bool amdgpu_read_bios(struct amdgpu_device *adev);
 347
 348 /*
 349  * Dummy page
 350  */
 351 struct amdgpu_dummy_page {
 352         struct page     *page;
 353         dma_addr_t      addr;
 354 };
 355 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 356 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 357
 358
 359 /*
 360  * Clocks
 361  */
 362
 363 #define AMDGPU_MAX_PPLL 3
 364
 365 struct amdgpu_clock {
 366         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 367         struct amdgpu_pll spll;
 368         struct amdgpu_pll mpll;
 369         /* 10 Khz units */
 370         uint32_t default_mclk;
 371         uint32_t default_sclk;
 372         uint32_t default_dispclk;
 373         uint32_t current_dispclk;
 374         uint32_t dp_extclk;
 375         uint32_t max_pixel_clock;
 376 };
 377
 378 /*
 379  * Fences.
 380  */
 381 struct amdgpu_fence_driver {
 382         struct amdgpu_ring              *ring;
 383         uint64_t                        gpu_addr;
 384         volatile uint32_t               *cpu_addr;
 385         /* sync_seq is protected by ring emission lock */
 386         uint64_t                        sync_seq[AMDGPU_MAX_RINGS];
 387         atomic64_t                      last_seq;
 388         bool                            initialized;
 389         struct amdgpu_irq_src           *irq_src;
 390         unsigned                        irq_type;
 391         struct delayed_work             lockup_work;
 392 };
 393
 394 /* some special values for the owner field */
 395 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 396 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 397 #define AMDGPU_FENCE_OWNER_MOVE         ((void*)2ul)
 398
 399 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 400 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 401
 402 struct amdgpu_fence {
 403         struct fence base;
 404
 405         /* RB, DMA, etc. */
 406         struct amdgpu_ring              *ring;
 407         uint64_t                        seq;
 408
 409         /* filp or special value for fence creator */
 410         void                            *owner;
 411
 412         wait_queue_t                    fence_wake;
 413 };
 414
 415 struct amdgpu_user_fence {
 416         /* write-back bo */
 417         struct amdgpu_bo        *bo;
 418         /* write-back address offset to bo start */
 419         uint32_t                offset;
 420         uint64_t                sequence;
 421 };
 422
 423 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 424 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 425 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 426
 427 void amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring);
 428 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 429                                    struct amdgpu_irq_src *irq_src,
 430                                    unsigned irq_type);
 431 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 432 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 433 int amdgpu_fence_emit(struct amdgpu_ring *ring, void *owner,
 434                       struct amdgpu_fence **fence);
 435 void amdgpu_fence_process(struct amdgpu_ring *ring);
 436 int amdgpu_fence_wait_next(struct amdgpu_ring *ring);
 437 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 438 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 439
 440 bool amdgpu_fence_signaled(struct amdgpu_fence *fence);
 441 int amdgpu_fence_wait(struct amdgpu_fence *fence, bool interruptible);
 442 int amdgpu_fence_wait_any(struct amdgpu_device *adev,
 443                           struct amdgpu_fence **fences,
 444                           bool intr);
 445 struct amdgpu_fence *amdgpu_fence_ref(struct amdgpu_fence *fence);
 446 void amdgpu_fence_unref(struct amdgpu_fence **fence);
 447
 448 bool amdgpu_fence_need_sync(struct amdgpu_fence *fence,
 449                             struct amdgpu_ring *ring);
 450 void amdgpu_fence_note_sync(struct amdgpu_fence *fence,
 451                             struct amdgpu_ring *ring);
 452
 453 static inline struct amdgpu_fence *amdgpu_fence_later(struct amdgpu_fence *a,
 454                                                       struct amdgpu_fence *b)
 455 {
 456         if (!a) {
 457                 return b;
 458         }
 459
 460         if (!b) {
 461                 return a;
 462         }
 463
 464         BUG_ON(a->ring != b->ring);
 465
 466         if (a->seq > b->seq) {
 467                 return a;
 468         } else {
 469                 return b;
 470         }
 471 }
 472
 473 static inline bool amdgpu_fence_is_earlier(struct amdgpu_fence *a,
 474                                            struct amdgpu_fence *b)
 475 {
 476         if (!a) {
 477                 return false;
 478         }
 479
 480         if (!b) {
 481                 return true;
 482         }
 483
 484         BUG_ON(a->ring != b->ring);
 485
 486         return a->seq < b->seq;
 487 }
 488
 489 int amdgpu_user_fence_emit(struct amdgpu_ring *ring, struct amdgpu_user_fence *user,
 490                            void *owner, struct amdgpu_fence **fence);
 491
 492 /*
 493  * TTM.
 494  */
 495 struct amdgpu_mman {
 496         struct ttm_bo_global_ref        bo_global_ref;
 497         struct drm_global_reference     mem_global_ref;
 498         struct ttm_bo_device            bdev;
 499         bool                            mem_global_referenced;
 500         bool                            initialized;
 501
 502 #if defined(CONFIG_DEBUG_FS)
 503         struct dentry                   *vram;
 504         struct dentry                   *gtt;
 505 #endif
 506
 507         /* buffer handling */
 508         const struct amdgpu_buffer_funcs        *buffer_funcs;
 509         struct amdgpu_ring                      *buffer_funcs_ring;
 510 };
 511
 512 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 513                        uint64_t src_offset,
 514                        uint64_t dst_offset,
 515                        uint32_t byte_count,
 516                        struct reservation_object *resv,
 517                        struct amdgpu_fence **fence);
 518 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 519
 520 struct amdgpu_bo_list_entry {
 521         struct amdgpu_bo                *robj;
 522         struct ttm_validate_buffer      tv;
 523         struct amdgpu_bo_va             *bo_va;
 524         unsigned                        prefered_domains;
 525         unsigned                        allowed_domains;
 526         uint32_t                        priority;
 527 };
 528
 529 struct amdgpu_bo_va_mapping {
 530         struct list_head                list;
 531         struct interval_tree_node       it;
 532         uint64_t                        offset;
 533         uint32_t                        flags;
 534 };
 535
 536 /* bo virtual addresses in a specific vm */
 537 struct amdgpu_bo_va {
 538         /* protected by bo being reserved */
 539         struct list_head                bo_list;
 540         uint64_t                        addr;
 541         struct amdgpu_fence             *last_pt_update;
 542         unsigned                        ref_count;
 543
 544         /* protected by vm mutex */
 545         struct list_head                mappings;
 546         struct list_head                vm_status;
 547
 548         /* constant after initialization */
 549         struct amdgpu_vm                *vm;
 550         struct amdgpu_bo                *bo;
 551 };
 552
 553 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 554
 555 struct amdgpu_bo {
 556         /* Protected by gem.mutex */
 557         struct list_head                list;
 558         /* Protected by tbo.reserved */
 559         u32                             initial_domain;
 560         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 561         struct ttm_placement            placement;
 562         struct ttm_buffer_object        tbo;
 563         struct ttm_bo_kmap_obj          kmap;
 564         u64                             flags;
 565         unsigned                        pin_count;
 566         void                            *kptr;
 567         u64                             tiling_flags;
 568         u64                             metadata_flags;
 569         void                            *metadata;
 570         u32                             metadata_size;
 571         /* list of all virtual address to which this bo
 572          * is associated to
 573          */
 574         struct list_head                va;
 575         /* Constant after initialization */
 576         struct amdgpu_device            *adev;
 577         struct drm_gem_object           gem_base;
 578
 579         struct ttm_bo_kmap_obj          dma_buf_vmap;
 580         pid_t                           pid;
 581         struct amdgpu_mn                *mn;
 582         struct list_head                mn_list;
 583 };
 584 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 585
 586 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 587 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 588                                 struct drm_file *file_priv);
 589 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 590                                 struct drm_file *file_priv);
 591 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 592 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 593 struct drm_gem_object *amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 594                                                         struct dma_buf_attachment *attach,
 595                                                         struct sg_table *sg);
 596 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 597                                         struct drm_gem_object *gobj,
 598                                         int flags);
 599 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 600 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 601 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 602 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 603 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 604 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 605
 606 /* sub-allocation manager, it has to be protected by another lock.
 607  * By conception this is an helper for other part of the driver
 608  * like the indirect buffer or semaphore, which both have their
 609  * locking.
 610  *
 611  * Principe is simple, we keep a list of sub allocation in offset
 612  * order (first entry has offset == 0, last entry has the highest
 613  * offset).
 614  *
 615  * When allocating new object we first check if there is room at
 616  * the end total_size - (last_object_offset + last_object_size) >=
 617  * alloc_size. If so we allocate new object there.
 618  *
 619  * When there is not enough room at the end, we start waiting for
 620  * each sub object until we reach object_offset+object_size >=
 621  * alloc_size, this object then become the sub object we return.
 622  *
 623  * Alignment can't be bigger than page size.
 624  *
 625  * Hole are not considered for allocation to keep things simple.
 626  * Assumption is that there won't be hole (all object on same
 627  * alignment).
 628  */
 629 struct amdgpu_sa_manager {
 630         wait_queue_head_t       wq;
 631         struct amdgpu_bo        *bo;
 632         struct list_head        *hole;
 633         struct list_head        flist[AMDGPU_MAX_RINGS];
 634         struct list_head        olist;
 635         unsigned                size;
 636         uint64_t                gpu_addr;
 637         void                    *cpu_ptr;
 638         uint32_t                domain;
 639         uint32_t                align;
 640 };
 641
 642 struct amdgpu_sa_bo;
 643
 644 /* sub-allocation buffer */
 645 struct amdgpu_sa_bo {
 646         struct list_head                olist;
 647         struct list_head                flist;
 648         struct amdgpu_sa_manager        *manager;
 649         unsigned                        soffset;
 650         unsigned                        eoffset;
 651         struct amdgpu_fence             *fence;
 652 };
 653
 654 /*
 655  * GEM objects.
 656  */
 657 struct amdgpu_gem {
 658         struct mutex            mutex;
 659         struct list_head        objects;
 660 };
 661
 662 int amdgpu_gem_init(struct amdgpu_device *adev);
 663 void amdgpu_gem_fini(struct amdgpu_device *adev);
 664 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 665                                 int alignment, u32 initial_domain,
 666                                 u64 flags, bool kernel,
 667                                 struct drm_gem_object **obj);
 668
 669 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 670                             struct drm_device *dev,
 671                             struct drm_mode_create_dumb *args);
 672 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 673                           struct drm_device *dev,
 674                           uint32_t handle, uint64_t *offset_p);
 675
 676 /*
 677  * Semaphores.
 678  */
 679 struct amdgpu_semaphore {
 680         struct amdgpu_sa_bo     *sa_bo;
 681         signed                  waiters;
 682         uint64_t                gpu_addr;
 683 };
 684
 685 int amdgpu_semaphore_create(struct amdgpu_device *adev,
 686                             struct amdgpu_semaphore **semaphore);
 687 bool amdgpu_semaphore_emit_signal(struct amdgpu_ring *ring,
 688                                   struct amdgpu_semaphore *semaphore);
 689 bool amdgpu_semaphore_emit_wait(struct amdgpu_ring *ring,
 690                                 struct amdgpu_semaphore *semaphore);
 691 void amdgpu_semaphore_free(struct amdgpu_device *adev,
 692                            struct amdgpu_semaphore **semaphore,
 693                            struct amdgpu_fence *fence);
 694
 695 /*
 696  * Synchronization
 697  */
 698 struct amdgpu_sync {
 699         struct amdgpu_semaphore *semaphores[AMDGPU_NUM_SYNCS];
 700         struct amdgpu_fence     *sync_to[AMDGPU_MAX_RINGS];
 701         struct amdgpu_fence     *last_vm_update;
 702 };
 703
 704 void amdgpu_sync_create(struct amdgpu_sync *sync);
 705 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 706                       struct fence *f);
 707 int amdgpu_sync_resv(struct amdgpu_device *adev,
 708                      struct amdgpu_sync *sync,
 709                      struct reservation_object *resv,
 710                      void *owner);
 711 int amdgpu_sync_rings(struct amdgpu_sync *sync,
 712                       struct amdgpu_ring *ring);
 713 void amdgpu_sync_free(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 714                       struct amdgpu_fence *fence);
 715
 716 /*
 717  * GART structures, functions & helpers
 718  */
 719 struct amdgpu_mc;
 720
 721 #define AMDGPU_GPU_PAGE_SIZE 4096
 722 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 723 #define AMDGPU_GPU_PAGE_SHIFT 12
 724 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 725
 726 struct amdgpu_gart {
 727         dma_addr_t                      table_addr;
 728         struct amdgpu_bo                *robj;
 729         void                            *ptr;
 730         unsigned                        num_gpu_pages;
 731         unsigned                        num_cpu_pages;
 732         unsigned                        table_size;
 733         struct page                     **pages;
 734         dma_addr_t                      *pages_addr;
 735         bool                            ready;
 736         const struct amdgpu_gart_funcs *gart_funcs;
 737 };
 738
 739 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 740 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 741 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 742 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 743 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 744 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 745 int amdgpu_gart_init(struct amdgpu_device *adev);
 746 void amdgpu_gart_fini(struct amdgpu_device *adev);
 747 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 748                         int pages);
 749 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 750                      int pages, struct page **pagelist,
 751                      dma_addr_t *dma_addr, uint32_t flags);
 752
 753 /*
 754  * GPU MC structures, functions & helpers
 755  */
 756 struct amdgpu_mc {
 757         resource_size_t         aper_size;
 758         resource_size_t         aper_base;
 759         resource_size_t         agp_base;
 760         /* for some chips with <= 32MB we need to lie
 761          * about vram size near mc fb location */
 762         u64                     mc_vram_size;
 763         u64                     visible_vram_size;
 764         u64                     gtt_size;
 765         u64                     gtt_start;
 766         u64                     gtt_end;
 767         u64                     vram_start;
 768         u64                     vram_end;
 769         unsigned                vram_width;
 770         u64                     real_vram_size;
 771         int                     vram_mtrr;
 772         u64                     gtt_base_align;
 773         u64                     mc_mask;
 774         const struct firmware   *fw;    /* MC firmware */
 775         uint32_t                fw_version;
 776         struct amdgpu_irq_src   vm_fault;
 777         uint32_t                vram_type;
 778 };
 779
 780 /*
 781  * GPU doorbell structures, functions & helpers
 782  */
 783 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 784 {
 785         AMDGPU_DOORBELL_KIQ                     = 0x000,
 786         AMDGPU_DOORBELL_HIQ                     = 0x001,
 787         AMDGPU_DOORBELL_DIQ                     = 0x002,
 788         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 789         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 790         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 791         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 792         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 793         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 794         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 795         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 796         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 797         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 798         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 799         AMDGPU_DOORBELL_IH                      = 0x1E8,
 800         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 801         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 802 } AMDGPU_DOORBELL_ASSIGNMENT;
 803
 804 struct amdgpu_doorbell {
 805         /* doorbell mmio */
 806         resource_size_t         base;
 807         resource_size_t         size;
 808         u32 __iomem             *ptr;
 809         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 810 };
 811
 812 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 813                                 phys_addr_t *aperture_base,
 814                                 size_t *aperture_size,
 815                                 size_t *start_offset);
 816
 817 /*
 818  * IRQS.
 819  */
 820
 821 struct amdgpu_flip_work {
 822         struct work_struct              flip_work;
 823         struct work_struct              unpin_work;
 824         struct amdgpu_device            *adev;
 825         int                             crtc_id;
 826         uint64_t                        base;
 827         struct drm_pending_vblank_event *event;
 828         struct amdgpu_bo                *old_rbo;
 829         struct fence                    *fence;
 830 };
 831
 832
 833 /*
 834  * CP & rings.
 835  */
 836
 837 struct amdgpu_ib {
 838         struct amdgpu_sa_bo             *sa_bo;
 839         uint32_t                        length_dw;
 840         uint64_t                        gpu_addr;
 841         uint32_t                        *ptr;
 842         struct amdgpu_ring              *ring;
 843         struct amdgpu_fence             *fence;
 844         struct amdgpu_user_fence        *user;
 845         struct amdgpu_vm                *vm;
 846         struct amdgpu_ctx               *ctx;
 847         struct amdgpu_sync              sync;
 848         uint32_t                        gds_base, gds_size;
 849         uint32_t                        gws_base, gws_size;
 850         uint32_t                        oa_base, oa_size;
 851         uint32_t                        flags;
 852         /* resulting sequence number */
 853         uint64_t                        sequence;
 854 };
 855
 856 enum amdgpu_ring_type {
 857         AMDGPU_RING_TYPE_GFX,
 858         AMDGPU_RING_TYPE_COMPUTE,
 859         AMDGPU_RING_TYPE_SDMA,
 860         AMDGPU_RING_TYPE_UVD,
 861         AMDGPU_RING_TYPE_VCE
 862 };
 863
 864 extern struct amd_sched_backend_ops amdgpu_sched_ops;
 865
 866 struct amdgpu_ring {
 867         struct amdgpu_device            *adev;
 868         const struct amdgpu_ring_funcs  *funcs;
 869         struct amdgpu_fence_driver      fence_drv;
 870         struct amd_gpu_scheduler        *scheduler;
 871
 872         spinlock_t              fence_lock;
 873         struct mutex            *ring_lock;
 874         struct amdgpu_bo        *ring_obj;
 875         volatile uint32_t       *ring;
 876         unsigned                rptr_offs;
 877         u64                     next_rptr_gpu_addr;
 878         volatile u32            *next_rptr_cpu_addr;
 879         unsigned                wptr;
 880         unsigned                wptr_old;
 881         unsigned                ring_size;
 882         unsigned                ring_free_dw;
 883         int                     count_dw;
 884         atomic_t                last_rptr;
 885         atomic64_t              last_activity;
 886         uint64_t                gpu_addr;
 887         uint32_t                align_mask;
 888         uint32_t                ptr_mask;
 889         bool                    ready;
 890         u32                     nop;
 891         u32                     idx;
 892         u64                     last_semaphore_signal_addr;
 893         u64                     last_semaphore_wait_addr;
 894         u32                     me;
 895         u32                     pipe;
 896         u32                     queue;
 897         struct amdgpu_bo        *mqd_obj;
 898         u32                     doorbell_index;
 899         bool                    use_doorbell;
 900         unsigned                wptr_offs;
 901         unsigned                next_rptr_offs;
 902         unsigned                fence_offs;
 903         struct amdgpu_ctx       *current_ctx;
 904         enum amdgpu_ring_type   type;
 905         char                    name[16];
 906         bool                    is_pte_ring;
 907 };
 908
 909 /*
 910  * VM
 911  */
 912
 913 /* maximum number of VMIDs */
 914 #define AMDGPU_NUM_VM   16
 915
 916 /* number of entries in page table */
 917 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 918
 919 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 920 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 921 #define AMDGPU_VM_PTB_ALIGN_MASK (AMDGPU_VM_PTB_ALIGN_SIZE - 1)
 922 #define AMDGPU_VM_PTB_ALIGN(a) (((a) + AMDGPU_VM_PTB_ALIGN_MASK) & ~AMDGPU_VM_PTB_ALIGN_MASK)
 923
 924 #define AMDGPU_PTE_VALID        (1 << 0)
 925 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 926 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 927
 928 /* VI only */
 929 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 930
 931 #define AMDGPU_PTE_READABLE     (1 << 5)
 932 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 933
 934 /* PTE (Page Table Entry) fragment field for different page sizes */
 935 #define AMDGPU_PTE_FRAG_4KB     (0 << 7)
 936 #define AMDGPU_PTE_FRAG_64KB    (4 << 7)
 937 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 938
 939 struct amdgpu_vm_pt {
 940         struct amdgpu_bo                *bo;
 941         uint64_t                        addr;
 942 };
 943
 944 struct amdgpu_vm_id {
 945         unsigned                id;
 946         uint64_t                pd_gpu_addr;
 947         /* last flushed PD/PT update */
 948         struct amdgpu_fence     *flushed_updates;
 949         /* last use of vmid */
 950         struct amdgpu_fence     *last_id_use;
 951 };
 952
 953 struct amdgpu_vm {
 954         struct mutex            mutex;
 955
 956         struct rb_root          va;
 957
 958         /* protecting invalidated and freed */
 959         spinlock_t              status_lock;
 960
 961         /* BOs moved, but not yet updated in the PT */
 962         struct list_head        invalidated;
 963
 964         /* BOs freed, but not yet updated in the PT */
 965         struct list_head        freed;
 966
 967         /* contains the page directory */
 968         struct amdgpu_bo        *page_directory;
 969         unsigned                max_pde_used;
 970
 971         /* array of page tables, one for each page directory entry */
 972         struct amdgpu_vm_pt     *page_tables;
 973
 974         /* for id and flush management per ring */
 975         struct amdgpu_vm_id     ids[AMDGPU_MAX_RINGS];
 976 };
 977
 978 struct amdgpu_vm_manager {
 979         struct amdgpu_fence             *active[AMDGPU_NUM_VM];
 980         uint32_t                        max_pfn;
 981         /* number of VMIDs */
 982         unsigned                        nvm;
 983         /* vram base address for page table entry  */
 984         u64                             vram_base_offset;
 985         /* is vm enabled? */
 986         bool                            enabled;
 987         /* for hw to save the PD addr on suspend/resume */
 988         uint32_t                        saved_table_addr[AMDGPU_NUM_VM];
 989         /* vm pte handling */
 990         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 991         struct amdgpu_ring                      *vm_pte_funcs_ring;
 992 };
 993
 994 /*
 995  * context related structures
 996  */
 997
 998 #define AMDGPU_CTX_MAX_CS_PENDING       16
 999
1000 struct amdgpu_ctx_ring {
1001         uint64_t        sequence;
1002         struct fence    *fences[AMDGPU_CTX_MAX_CS_PENDING];
1003         struct amd_context_entity c_entity;
1004 };
1005
1006 struct amdgpu_ctx {
1007         struct kref             refcount;
1008         struct amdgpu_device    *adev;
1009         unsigned                reset_counter;
1010         spinlock_t              ring_lock;
1011         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1012 };
1013
1014 struct amdgpu_ctx_mgr {
1015         struct amdgpu_device    *adev;
1016         struct mutex            lock;
1017         /* protected by lock */
1018         struct idr              ctx_handles;
1019 };
1020
1021 int amdgpu_ctx_alloc(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1022                      uint32_t *id);
1023 int amdgpu_ctx_free(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
1024                     uint32_t id);
1025
1026 void amdgpu_ctx_fini(struct amdgpu_fpriv *fpriv);
1027
1028 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1029 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1030
1031 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1032                               struct fence *fence);
1033 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1034                                    struct amdgpu_ring *ring, uint64_t seq);
1035
1036 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1037                      struct drm_file *filp);
1038
1039
1040 /*
1041  * file private structure
1042  */
1043
1044 struct amdgpu_fpriv {
1045         struct amdgpu_vm        vm;
1046         struct mutex            bo_list_lock;
1047         struct idr              bo_list_handles;
1048         struct amdgpu_ctx_mgr   ctx_mgr;
1049 };
1050
1051 /*
1052  * residency list
1053  */
1054
1055 struct amdgpu_bo_list {
1056         struct mutex lock;
1057         struct amdgpu_bo *gds_obj;
1058         struct amdgpu_bo *gws_obj;
1059         struct amdgpu_bo *oa_obj;
1060         bool has_userptr;
1061         unsigned num_entries;
1062         struct amdgpu_bo_list_entry *array;
1063 };
1064
1065 struct amdgpu_bo_list *
1066 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1067 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1068 void amdgpu_bo_list_copy(struct amdgpu_device *adev,
1069                          struct amdgpu_bo_list *dst,
1070                          struct amdgpu_bo_list *src);
1071 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1072
1073 /*
1074  * GFX stuff
1075  */
1076 #include "clearstate_defs.h"
1077
1078 struct amdgpu_rlc {
1079         /* for power gating */
1080         struct amdgpu_bo        *save_restore_obj;
1081         uint64_t                save_restore_gpu_addr;
1082         volatile uint32_t       *sr_ptr;
1083         const u32               *reg_list;
1084         u32                     reg_list_size;
1085         /* for clear state */
1086         struct amdgpu_bo        *clear_state_obj;
1087         uint64_t                clear_state_gpu_addr;
1088         volatile uint32_t       *cs_ptr;
1089         const struct cs_section_def   *cs_data;
1090         u32                     clear_state_size;
1091         /* for cp tables */
1092         struct amdgpu_bo        *cp_table_obj;
1093         uint64_t                cp_table_gpu_addr;
1094         volatile uint32_t       *cp_table_ptr;
1095         u32                     cp_table_size;
1096 };
1097
1098 struct amdgpu_mec {
1099         struct amdgpu_bo        *hpd_eop_obj;
1100         u64                     hpd_eop_gpu_addr;
1101         u32 num_pipe;
1102         u32 num_mec;
1103         u32 num_queue;
1104 };
1105
1106 /*
1107  * GPU scratch registers structures, functions & helpers
1108  */
1109 struct amdgpu_scratch {
1110         unsigned                num_reg;
1111         uint32_t                reg_base;
1112         bool                    free[32];
1113         uint32_t                reg[32];
1114 };
1115
1116 /*
1117  * GFX configurations
1118  */
1119 struct amdgpu_gca_config {
1120         unsigned max_shader_engines;
1121         unsigned max_tile_pipes;
1122         unsigned max_cu_per_sh;
1123         unsigned max_sh_per_se;
1124         unsigned max_backends_per_se;
1125         unsigned max_texture_channel_caches;
1126         unsigned max_gprs;
1127         unsigned max_gs_threads;
1128         unsigned max_hw_contexts;
1129         unsigned sc_prim_fifo_size_frontend;
1130         unsigned sc_prim_fifo_size_backend;
1131         unsigned sc_hiz_tile_fifo_size;
1132         unsigned sc_earlyz_tile_fifo_size;
1133
1134         unsigned num_tile_pipes;
1135         unsigned backend_enable_mask;
1136         unsigned mem_max_burst_length_bytes;
1137         unsigned mem_row_size_in_kb;
1138         unsigned shader_engine_tile_size;
1139         unsigned num_gpus;
1140         unsigned multi_gpu_tile_size;
1141         unsigned mc_arb_ramcfg;
1142         unsigned gb_addr_config;
1143
1144         uint32_t tile_mode_array[32];
1145         uint32_t macrotile_mode_array[16];
1146 };
1147
1148 struct amdgpu_gfx {
1149         struct mutex                    gpu_clock_mutex;
1150         struct amdgpu_gca_config        config;
1151         struct amdgpu_rlc               rlc;
1152         struct amdgpu_mec               mec;
1153         struct amdgpu_scratch           scratch;
1154         const struct firmware           *me_fw; /* ME firmware */
1155         uint32_t                        me_fw_version;
1156         const struct firmware           *pfp_fw; /* PFP firmware */
1157         uint32_t                        pfp_fw_version;
1158         const struct firmware           *ce_fw; /* CE firmware */
1159         uint32_t                        ce_fw_version;
1160         const struct firmware           *rlc_fw; /* RLC firmware */
1161         uint32_t                        rlc_fw_version;
1162         const struct firmware           *mec_fw; /* MEC firmware */
1163         uint32_t                        mec_fw_version;
1164         const struct firmware           *mec2_fw; /* MEC2 firmware */
1165         uint32_t                        mec2_fw_version;
1166         uint32_t                        me_feature_version;
1167         uint32_t                        ce_feature_version;
1168         uint32_t                        pfp_feature_version;
1169         uint32_t                        rlc_feature_version;
1170         uint32_t                        mec_feature_version;
1171         uint32_t                        mec2_feature_version;
1172         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1173         unsigned                        num_gfx_rings;
1174         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1175         unsigned                        num_compute_rings;
1176         struct amdgpu_irq_src           eop_irq;
1177         struct amdgpu_irq_src           priv_reg_irq;
1178         struct amdgpu_irq_src           priv_inst_irq;
1179         /* gfx status */
1180         uint32_t gfx_current_status;
1181         /* sync signal for const engine */
1182         unsigned ce_sync_offs;
1183         /* ce ram size*/
1184         unsigned ce_ram_size;
1185 };
1186
1187 int amdgpu_ib_get(struct amdgpu_ring *ring, struct amdgpu_vm *vm,
1188                   unsigned size, struct amdgpu_ib *ib);
1189 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib);
1190 int amdgpu_ib_schedule(struct amdgpu_device *adev, unsigned num_ibs,
1191                        struct amdgpu_ib *ib, void *owner);
1192 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1193 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1194 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1195 /* Ring access between begin & end cannot sleep */
1196 void amdgpu_ring_free_size(struct amdgpu_ring *ring);
1197 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1198 int amdgpu_ring_lock(struct amdgpu_ring *ring, unsigned ndw);
1199 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1200 void amdgpu_ring_unlock_commit(struct amdgpu_ring *ring);
1201 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1202 void amdgpu_ring_unlock_undo(struct amdgpu_ring *ring);
1203 void amdgpu_ring_lockup_update(struct amdgpu_ring *ring);
1204 bool amdgpu_ring_test_lockup(struct amdgpu_ring *ring);
1205 unsigned amdgpu_ring_backup(struct amdgpu_ring *ring,
1206                             uint32_t **data);
1207 int amdgpu_ring_restore(struct amdgpu_ring *ring,
1208                         unsigned size, uint32_t *data);
1209 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1210                      unsigned ring_size, u32 nop, u32 align_mask,
1211                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1212                      enum amdgpu_ring_type ring_type);
1213 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1214
1215 /*
1216  * CS.
1217  */
1218 struct amdgpu_cs_chunk {
1219         uint32_t                chunk_id;
1220         uint32_t                length_dw;
1221         uint32_t                *kdata;
1222         void __user             *user_ptr;
1223 };
1224
1225 union amdgpu_sched_job_param {
1226         struct {
1227                 struct amdgpu_vm *vm;
1228                 uint64_t start;
1229                 uint64_t last;
1230                 struct amdgpu_fence **fence;
1231
1232         } vm_mapping;
1233         struct {
1234                 struct amdgpu_bo *bo;
1235         } vm;
1236 };
1237
1238 struct amdgpu_cs_parser {
1239         struct amdgpu_device    *adev;
1240         struct drm_file         *filp;
1241         struct amdgpu_ctx       *ctx;
1242         struct amdgpu_bo_list *bo_list;
1243         /* chunks */
1244         unsigned                nchunks;
1245         struct amdgpu_cs_chunk  *chunks;
1246         /* relocations */
1247         struct amdgpu_bo_list_entry     *vm_bos;
1248         struct list_head        validated;
1249
1250         struct amdgpu_ib        *ibs;
1251         uint32_t                num_ibs;
1252
1253         struct ww_acquire_ctx   ticket;
1254
1255         /* user fence */
1256         struct amdgpu_user_fence uf;
1257
1258         struct amdgpu_ring *ring;
1259         struct mutex job_lock;
1260         struct work_struct job_work;
1261         int (*prepare_job)(struct amdgpu_cs_parser *sched_job);
1262         union amdgpu_sched_job_param job_param;
1263         int (*run_job)(struct amdgpu_cs_parser *sched_job);
1264         int (*free_job)(struct amdgpu_cs_parser *sched_job);
1265 };
1266
1267 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p, uint32_t ib_idx, int idx)
1268 {
1269         return p->ibs[ib_idx].ptr[idx];
1270 }
1271
1272 /*
1273  * Writeback
1274  */
1275 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1276
1277 struct amdgpu_wb {
1278         struct amdgpu_bo        *wb_obj;
1279         volatile uint32_t       *wb;
1280         uint64_t                gpu_addr;
1281         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1282         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1283 };
1284
1285 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1286 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1287
1288 /**
1289  * struct amdgpu_pm - power management datas
1290  * It keeps track of various data needed to take powermanagement decision.
1291  */
1292
1293 enum amdgpu_pm_state_type {
1294         /* not used for dpm */
1295         POWER_STATE_TYPE_DEFAULT,
1296         POWER_STATE_TYPE_POWERSAVE,
1297         /* user selectable states */
1298         POWER_STATE_TYPE_BATTERY,
1299         POWER_STATE_TYPE_BALANCED,
1300         POWER_STATE_TYPE_PERFORMANCE,
1301         /* internal states */
1302         POWER_STATE_TYPE_INTERNAL_UVD,
1303         POWER_STATE_TYPE_INTERNAL_UVD_SD,
1304         POWER_STATE_TYPE_INTERNAL_UVD_HD,
1305         POWER_STATE_TYPE_INTERNAL_UVD_HD2,
1306         POWER_STATE_TYPE_INTERNAL_UVD_MVC,
1307         POWER_STATE_TYPE_INTERNAL_BOOT,
1308         POWER_STATE_TYPE_INTERNAL_THERMAL,
1309         POWER_STATE_TYPE_INTERNAL_ACPI,
1310         POWER_STATE_TYPE_INTERNAL_ULV,
1311         POWER_STATE_TYPE_INTERNAL_3DPERF,
1312 };
1313
1314 enum amdgpu_int_thermal_type {
1315         THERMAL_TYPE_NONE,
1316         THERMAL_TYPE_EXTERNAL,
1317         THERMAL_TYPE_EXTERNAL_GPIO,
1318         THERMAL_TYPE_RV6XX,
1319         THERMAL_TYPE_RV770,
1320         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1321         THERMAL_TYPE_EVERGREEN,
1322         THERMAL_TYPE_SUMO,
1323         THERMAL_TYPE_NI,
1324         THERMAL_TYPE_SI,
1325         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1326         THERMAL_TYPE_CI,
1327         THERMAL_TYPE_KV,
1328 };
1329
1330 enum amdgpu_dpm_auto_throttle_src {
1331         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1332         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1333 };
1334
1335 enum amdgpu_dpm_event_src {
1336         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1337         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1338         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1339         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1340         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1341 };
1342
1343 #define AMDGPU_MAX_VCE_LEVELS 6
1344
1345 enum amdgpu_vce_level {
1346         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1347         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1348         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1349         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1350         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1351         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1352 };
1353
1354 struct amdgpu_ps {
1355         u32 caps; /* vbios flags */
1356         u32 class; /* vbios flags */
1357         u32 class2; /* vbios flags */
1358         /* UVD clocks */
1359         u32 vclk;
1360         u32 dclk;
1361         /* VCE clocks */
1362         u32 evclk;
1363         u32 ecclk;
1364         bool vce_active;
1365         enum amdgpu_vce_level vce_level;
1366         /* asic priv */
1367         void *ps_priv;
1368 };
1369
1370 struct amdgpu_dpm_thermal {
1371         /* thermal interrupt work */
1372         struct work_struct work;
1373         /* low temperature threshold */
1374         int                min_temp;
1375         /* high temperature threshold */
1376         int                max_temp;
1377         /* was last interrupt low to high or high to low */
1378         bool               high_to_low;
1379         /* interrupt source */
1380         struct amdgpu_irq_src   irq;
1381 };
1382
1383 enum amdgpu_clk_action
1384 {
1385         AMDGPU_SCLK_UP = 1,
1386         AMDGPU_SCLK_DOWN
1387 };
1388
1389 struct amdgpu_blacklist_clocks
1390 {
1391         u32 sclk;
1392         u32 mclk;
1393         enum amdgpu_clk_action action;
1394 };
1395
1396 struct amdgpu_clock_and_voltage_limits {
1397         u32 sclk;
1398         u32 mclk;
1399         u16 vddc;
1400         u16 vddci;
1401 };
1402
1403 struct amdgpu_clock_array {
1404         u32 count;
1405         u32 *values;
1406 };
1407
1408 struct amdgpu_clock_voltage_dependency_entry {
1409         u32 clk;
1410         u16 v;
1411 };
1412
1413 struct amdgpu_clock_voltage_dependency_table {
1414         u32 count;
1415         struct amdgpu_clock_voltage_dependency_entry *entries;
1416 };
1417
1418 union amdgpu_cac_leakage_entry {
1419         struct {
1420                 u16 vddc;
1421                 u32 leakage;
1422         };
1423         struct {
1424                 u16 vddc1;
1425                 u16 vddc2;
1426                 u16 vddc3;
1427         };
1428 };
1429
1430 struct amdgpu_cac_leakage_table {
1431         u32 count;
1432         union amdgpu_cac_leakage_entry *entries;
1433 };
1434
1435 struct amdgpu_phase_shedding_limits_entry {
1436         u16 voltage;
1437         u32 sclk;
1438         u32 mclk;
1439 };
1440
1441 struct amdgpu_phase_shedding_limits_table {
1442         u32 count;
1443         struct amdgpu_phase_shedding_limits_entry *entries;
1444 };
1445
1446 struct amdgpu_uvd_clock_voltage_dependency_entry {
1447         u32 vclk;
1448         u32 dclk;
1449         u16 v;
1450 };
1451
1452 struct amdgpu_uvd_clock_voltage_dependency_table {
1453         u8 count;
1454         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1455 };
1456
1457 struct amdgpu_vce_clock_voltage_dependency_entry {
1458         u32 ecclk;
1459         u32 evclk;
1460         u16 v;
1461 };
1462
1463 struct amdgpu_vce_clock_voltage_dependency_table {
1464         u8 count;
1465         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1466 };
1467
1468 struct amdgpu_ppm_table {
1469         u8 ppm_design;
1470         u16 cpu_core_number;
1471         u32 platform_tdp;
1472         u32 small_ac_platform_tdp;
1473         u32 platform_tdc;
1474         u32 small_ac_platform_tdc;
1475         u32 apu_tdp;
1476         u32 dgpu_tdp;
1477         u32 dgpu_ulv_power;
1478         u32 tj_max;
1479 };
1480
1481 struct amdgpu_cac_tdp_table {
1482         u16 tdp;
1483         u16 configurable_tdp;
1484         u16 tdc;
1485         u16 battery_power_limit;
1486         u16 small_power_limit;
1487         u16 low_cac_leakage;
1488         u16 high_cac_leakage;
1489         u16 maximum_power_delivery_limit;
1490 };
1491
1492 struct amdgpu_dpm_dynamic_state {
1493         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1494         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1495         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1496         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1497         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1498         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1499         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1500         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1501         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1502         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1503         struct amdgpu_clock_array valid_sclk_values;
1504         struct amdgpu_clock_array valid_mclk_values;
1505         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1506         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1507         u32 mclk_sclk_ratio;
1508         u32 sclk_mclk_delta;
1509         u16 vddc_vddci_delta;
1510         u16 min_vddc_for_pcie_gen2;
1511         struct amdgpu_cac_leakage_table cac_leakage_table;
1512         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1513         struct amdgpu_ppm_table *ppm_table;
1514         struct amdgpu_cac_tdp_table *cac_tdp_table;
1515 };
1516
1517 struct amdgpu_dpm_fan {
1518         u16 t_min;
1519         u16 t_med;
1520         u16 t_high;
1521         u16 pwm_min;
1522         u16 pwm_med;
1523         u16 pwm_high;
1524         u8 t_hyst;
1525         u32 cycle_delay;
1526         u16 t_max;
1527         u8 control_mode;
1528         u16 default_max_fan_pwm;
1529         u16 default_fan_output_sensitivity;
1530         u16 fan_output_sensitivity;
1531         bool ucode_fan_control;
1532 };
1533
1534 enum amdgpu_pcie_gen {
1535         AMDGPU_PCIE_GEN1 = 0,
1536         AMDGPU_PCIE_GEN2 = 1,
1537         AMDGPU_PCIE_GEN3 = 2,
1538         AMDGPU_PCIE_GEN_INVALID = 0xffff
1539 };
1540
1541 enum amdgpu_dpm_forced_level {
1542         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1543         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1544         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1545 };
1546
1547 struct amdgpu_vce_state {
1548         /* vce clocks */
1549         u32 evclk;
1550         u32 ecclk;
1551         /* gpu clocks */
1552         u32 sclk;
1553         u32 mclk;
1554         u8 clk_idx;
1555         u8 pstate;
1556 };
1557
1558 struct amdgpu_dpm_funcs {
1559         int (*get_temperature)(struct amdgpu_device *adev);
1560         int (*pre_set_power_state)(struct amdgpu_device *adev);
1561         int (*set_power_state)(struct amdgpu_device *adev);
1562         void (*post_set_power_state)(struct amdgpu_device *adev);
1563         void (*display_configuration_changed)(struct amdgpu_device *adev);
1564         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1565         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1566         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1567         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1568         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1569         bool (*vblank_too_short)(struct amdgpu_device *adev);
1570         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1571         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1572         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1573         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1574         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1575         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1576         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1577 };
1578
1579 struct amdgpu_dpm {
1580         struct amdgpu_ps        *ps;
1581         /* number of valid power states */
1582         int                     num_ps;
1583         /* current power state that is active */
1584         struct amdgpu_ps        *current_ps;
1585         /* requested power state */
1586         struct amdgpu_ps        *requested_ps;
1587         /* boot up power state */
1588         struct amdgpu_ps        *boot_ps;
1589         /* default uvd power state */
1590         struct amdgpu_ps        *uvd_ps;
1591         /* vce requirements */
1592         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1593         enum amdgpu_vce_level vce_level;
1594         enum amdgpu_pm_state_type state;
1595         enum amdgpu_pm_state_type user_state;
1596         u32                     platform_caps;
1597         u32                     voltage_response_time;
1598         u32                     backbias_response_time;
1599         void                    *priv;
1600         u32                     new_active_crtcs;
1601         int                     new_active_crtc_count;
1602         u32                     current_active_crtcs;
1603         int                     current_active_crtc_count;
1604         struct amdgpu_dpm_dynamic_state dyn_state;
1605         struct amdgpu_dpm_fan fan;
1606         u32 tdp_limit;
1607         u32 near_tdp_limit;
1608         u32 near_tdp_limit_adjusted;
1609         u32 sq_ramping_threshold;
1610         u32 cac_leakage;
1611         u16 tdp_od_limit;
1612         u32 tdp_adjustment;
1613         u16 load_line_slope;
1614         bool power_control;
1615         bool ac_power;
1616         /* special states active */
1617         bool                    thermal_active;
1618         bool                    uvd_active;
1619         bool                    vce_active;
1620         /* thermal handling */
1621         struct amdgpu_dpm_thermal thermal;
1622         /* forced levels */
1623         enum amdgpu_dpm_forced_level forced_level;
1624 };
1625
1626 struct amdgpu_pm {
1627         struct mutex            mutex;
1628         u32                     current_sclk;
1629         u32                     current_mclk;
1630         u32                     default_sclk;
1631         u32                     default_mclk;
1632         struct amdgpu_i2c_chan *i2c_bus;
1633         /* internal thermal controller on rv6xx+ */
1634         enum amdgpu_int_thermal_type int_thermal_type;
1635         struct device           *int_hwmon_dev;
1636         /* fan control parameters */
1637         bool                    no_fan;
1638         u8                      fan_pulses_per_revolution;
1639         u8                      fan_min_rpm;
1640         u8                      fan_max_rpm;
1641         /* dpm */
1642         bool                    dpm_enabled;
1643         struct amdgpu_dpm       dpm;
1644         const struct firmware   *fw;    /* SMC firmware */
1645         uint32_t                fw_version;
1646         const struct amdgpu_dpm_funcs *funcs;
1647 };
1648
1649 /*
1650  * UVD
1651  */
1652 #define AMDGPU_MAX_UVD_HANDLES  10
1653 #define AMDGPU_UVD_STACK_SIZE   (1024*1024)
1654 #define AMDGPU_UVD_HEAP_SIZE    (1024*1024)
1655 #define AMDGPU_UVD_FIRMWARE_OFFSET 256
1656
1657 struct amdgpu_uvd {
1658         struct amdgpu_bo        *vcpu_bo;
1659         void                    *cpu_addr;
1660         uint64_t                gpu_addr;
1661         void                    *saved_bo;
1662         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1663         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1664         struct delayed_work     idle_work;
1665         const struct firmware   *fw;    /* UVD firmware */
1666         struct amdgpu_ring      ring;
1667         struct amdgpu_irq_src   irq;
1668         bool                    address_64_bit;
1669 };
1670
1671 /*
1672  * VCE
1673  */
1674 #define AMDGPU_MAX_VCE_HANDLES  16
1675 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1676
1677 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1678 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1679
1680 struct amdgpu_vce {
1681         struct amdgpu_bo        *vcpu_bo;
1682         uint64_t                gpu_addr;
1683         unsigned                fw_version;
1684         unsigned                fb_version;
1685         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1686         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1687         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1688         struct delayed_work     idle_work;
1689         const struct firmware   *fw;    /* VCE firmware */
1690         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1691         struct amdgpu_irq_src   irq;
1692         unsigned                harvest_config;
1693 };
1694
1695 /*
1696  * SDMA
1697  */
1698 struct amdgpu_sdma {
1699         /* SDMA firmware */
1700         const struct firmware   *fw;
1701         uint32_t                fw_version;
1702         uint32_t                feature_version;
1703
1704         struct amdgpu_ring      ring;
1705 };
1706
1707 /*
1708  * Firmware
1709  */
1710 struct amdgpu_firmware {
1711         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1712         bool smu_load;
1713         struct amdgpu_bo *fw_buf;
1714         unsigned int fw_size;
1715 };
1716
1717 /*
1718  * Benchmarking
1719  */
1720 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1721
1722
1723 /*
1724  * Testing
1725  */
1726 void amdgpu_test_moves(struct amdgpu_device *adev);
1727 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1728                            struct amdgpu_ring *cpA,
1729                            struct amdgpu_ring *cpB);
1730 void amdgpu_test_syncing(struct amdgpu_device *adev);
1731
1732 /*
1733  * MMU Notifier
1734  */
1735 #if defined(CONFIG_MMU_NOTIFIER)
1736 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1737 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1738 #else
1739 static int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1740 {
1741         return -ENODEV;
1742 }
1743 static void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1744 #endif
1745
1746 /*
1747  * Debugfs
1748  */
1749 struct amdgpu_debugfs {
1750         struct drm_info_list    *files;
1751         unsigned                num_files;
1752 };
1753
1754 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1755                              struct drm_info_list *files,
1756                              unsigned nfiles);
1757 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1758
1759 #if defined(CONFIG_DEBUG_FS)
1760 int amdgpu_debugfs_init(struct drm_minor *minor);
1761 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1762 #endif
1763
1764 /*
1765  * amdgpu smumgr functions
1766  */
1767 struct amdgpu_smumgr_funcs {
1768         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1769         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1770         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1771 };
1772
1773 /*
1774  * amdgpu smumgr
1775  */
1776 struct amdgpu_smumgr {
1777         struct amdgpu_bo *toc_buf;
1778         struct amdgpu_bo *smu_buf;
1779         /* asic priv smu data */
1780         void *priv;
1781         spinlock_t smu_lock;
1782         /* smumgr functions */
1783         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1784         /* ucode loading complete flag */
1785         uint32_t fw_flags;
1786 };
1787
1788 /*
1789  * ASIC specific register table accessible by UMD
1790  */
1791 struct amdgpu_allowed_register_entry {
1792         uint32_t reg_offset;
1793         bool untouched;
1794         bool grbm_indexed;
1795 };
1796
1797 struct amdgpu_cu_info {
1798         uint32_t number; /* total active CU number */
1799         uint32_t ao_cu_mask;
1800         uint32_t bitmap[4][4];
1801 };
1802
1803
1804 /*
1805  * ASIC specific functions.
1806  */
1807 struct amdgpu_asic_funcs {
1808         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1809         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1810                              u32 sh_num, u32 reg_offset, u32 *value);
1811         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1812         int (*reset)(struct amdgpu_device *adev);
1813         /* wait for mc_idle */
1814         int (*wait_for_mc_idle)(struct amdgpu_device *adev);
1815         /* get the reference clock */
1816         u32 (*get_xclk)(struct amdgpu_device *adev);
1817         /* get the gpu clock counter */
1818         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1819         int (*get_cu_info)(struct amdgpu_device *adev, struct amdgpu_cu_info *info);
1820         /* MM block clocks */
1821         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1822         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1823 };
1824
1825 /*
1826  * IOCTL.
1827  */
1828 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1829                             struct drm_file *filp);
1830 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1831                                 struct drm_file *filp);
1832
1833 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1834                           struct drm_file *filp);
1835 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1836                         struct drm_file *filp);
1837 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1838                           struct drm_file *filp);
1839 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1840                               struct drm_file *filp);
1841 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1842                           struct drm_file *filp);
1843 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1844                         struct drm_file *filp);
1845 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1846 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1847
1848 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1849                                 struct drm_file *filp);
1850
1851 /* VRAM scratch page for HDP bug, default vram page */
1852 struct amdgpu_vram_scratch {
1853         struct amdgpu_bo                *robj;
1854         volatile uint32_t               *ptr;
1855         u64                             gpu_addr;
1856 };
1857
1858 /*
1859  * ACPI
1860  */
1861 struct amdgpu_atif_notification_cfg {
1862         bool enabled;
1863         int command_code;
1864 };
1865
1866 struct amdgpu_atif_notifications {
1867         bool display_switch;
1868         bool expansion_mode_change;
1869         bool thermal_state;
1870         bool forced_power_state;
1871         bool system_power_state;
1872         bool display_conf_change;
1873         bool px_gfx_switch;
1874         bool brightness_change;
1875         bool dgpu_display_event;
1876 };
1877
1878 struct amdgpu_atif_functions {
1879         bool system_params;
1880         bool sbios_requests;
1881         bool select_active_disp;
1882         bool lid_state;
1883         bool get_tv_standard;
1884         bool set_tv_standard;
1885         bool get_panel_expansion_mode;
1886         bool set_panel_expansion_mode;
1887         bool temperature_change;
1888         bool graphics_device_types;
1889 };
1890
1891 struct amdgpu_atif {
1892         struct amdgpu_atif_notifications notifications;
1893         struct amdgpu_atif_functions functions;
1894         struct amdgpu_atif_notification_cfg notification_cfg;
1895         struct amdgpu_encoder *encoder_for_bl;
1896 };
1897
1898 struct amdgpu_atcs_functions {
1899         bool get_ext_state;
1900         bool pcie_perf_req;
1901         bool pcie_dev_rdy;
1902         bool pcie_bus_width;
1903 };
1904
1905 struct amdgpu_atcs {
1906         struct amdgpu_atcs_functions functions;
1907 };
1908
1909 /*
1910  * CGS
1911  */
1912 void *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1913 void amdgpu_cgs_destroy_device(void *cgs_device);
1914
1915
1916 /*
1917  * Core structure, functions and helpers.
1918  */
1919 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1920 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1921
1922 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1923 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1924
1925 struct amdgpu_ip_block_status {
1926         bool valid;
1927         bool sw;
1928         bool hw;
1929 };
1930
1931 struct amdgpu_device {
1932         struct device                   *dev;
1933         struct drm_device               *ddev;
1934         struct pci_dev                  *pdev;
1935         struct rw_semaphore             exclusive_lock;
1936
1937         /* ASIC */
1938         enum amd_asic_type              asic_type;
1939         uint32_t                        family;
1940         uint32_t                        rev_id;
1941         uint32_t                        external_rev_id;
1942         unsigned long                   flags;
1943         int                             usec_timeout;
1944         const struct amdgpu_asic_funcs  *asic_funcs;
1945         bool                            shutdown;
1946         bool                            suspend;
1947         bool                            need_dma32;
1948         bool                            accel_working;
1949         bool                            needs_reset;
1950         struct work_struct              reset_work;
1951         struct notifier_block           acpi_nb;
1952         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1953         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1954         unsigned                        debugfs_count;
1955 #if defined(CONFIG_DEBUG_FS)
1956         struct dentry                   *debugfs_regs;
1957 #endif
1958         struct amdgpu_atif              atif;
1959         struct amdgpu_atcs              atcs;
1960         struct mutex                    srbm_mutex;
1961         /* GRBM index mutex. Protects concurrent access to GRBM index */
1962         struct mutex                    grbm_idx_mutex;
1963         struct dev_pm_domain            vga_pm_domain;
1964         bool                            have_disp_power_ref;
1965
1966         /* BIOS */
1967         uint8_t                         *bios;
1968         bool                            is_atom_bios;
1969         uint16_t                        bios_header_start;
1970         struct amdgpu_bo                *stollen_vga_memory;
1971         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1972
1973         /* Register/doorbell mmio */
1974         resource_size_t                 rmmio_base;
1975         resource_size_t                 rmmio_size;
1976         void __iomem                    *rmmio;
1977         /* protects concurrent MM_INDEX/DATA based register access */
1978         spinlock_t mmio_idx_lock;
1979         /* protects concurrent SMC based register access */
1980         spinlock_t smc_idx_lock;
1981         amdgpu_rreg_t                   smc_rreg;
1982         amdgpu_wreg_t                   smc_wreg;
1983         /* protects concurrent PCIE register access */
1984         spinlock_t pcie_idx_lock;
1985         amdgpu_rreg_t                   pcie_rreg;
1986         amdgpu_wreg_t                   pcie_wreg;
1987         /* protects concurrent UVD register access */
1988         spinlock_t uvd_ctx_idx_lock;
1989         amdgpu_rreg_t                   uvd_ctx_rreg;
1990         amdgpu_wreg_t                   uvd_ctx_wreg;
1991         /* protects concurrent DIDT register access */
1992         spinlock_t didt_idx_lock;
1993         amdgpu_rreg_t                   didt_rreg;
1994         amdgpu_wreg_t                   didt_wreg;
1995         /* protects concurrent ENDPOINT (audio) register access */
1996         spinlock_t audio_endpt_idx_lock;
1997         amdgpu_block_rreg_t             audio_endpt_rreg;
1998         amdgpu_block_wreg_t             audio_endpt_wreg;
1999         void __iomem                    *rio_mem;
2000         resource_size_t                 rio_mem_size;
2001         struct amdgpu_doorbell          doorbell;
2002
2003         /* clock/pll info */
2004         struct amdgpu_clock            clock;
2005
2006         /* MC */
2007         struct amdgpu_mc                mc;
2008         struct amdgpu_gart              gart;
2009         struct amdgpu_dummy_page        dummy_page;
2010         struct amdgpu_vm_manager        vm_manager;
2011
2012         /* memory management */
2013         struct amdgpu_mman              mman;
2014         struct amdgpu_gem               gem;
2015         struct amdgpu_vram_scratch      vram_scratch;
2016         struct amdgpu_wb                wb;
2017         atomic64_t                      vram_usage;
2018         atomic64_t                      vram_vis_usage;
2019         atomic64_t                      gtt_usage;
2020         atomic64_t                      num_bytes_moved;
2021         atomic_t                        gpu_reset_counter;
2022
2023         /* display */
2024         struct amdgpu_mode_info         mode_info;
2025         struct work_struct              hotplug_work;
2026         struct amdgpu_irq_src           crtc_irq;
2027         struct amdgpu_irq_src           pageflip_irq;
2028         struct amdgpu_irq_src           hpd_irq;
2029
2030         /* rings */
2031         wait_queue_head_t               fence_queue;
2032         unsigned                        fence_context;
2033         struct mutex                    ring_lock;
2034         unsigned                        num_rings;
2035         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2036         bool                            ib_pool_ready;
2037         struct amdgpu_sa_manager        ring_tmp_bo;
2038
2039         /* interrupts */
2040         struct amdgpu_irq               irq;
2041
2042         /* dpm */
2043         struct amdgpu_pm                pm;
2044         u32                             cg_flags;
2045         u32                             pg_flags;
2046
2047         /* amdgpu smumgr */
2048         struct amdgpu_smumgr smu;
2049
2050         /* gfx */
2051         struct amdgpu_gfx               gfx;
2052
2053         /* sdma */
2054         struct amdgpu_sdma              sdma[2];
2055         struct amdgpu_irq_src           sdma_trap_irq;
2056         struct amdgpu_irq_src           sdma_illegal_inst_irq;
2057
2058         /* uvd */
2059         bool                            has_uvd;
2060         struct amdgpu_uvd               uvd;
2061
2062         /* vce */
2063         struct amdgpu_vce               vce;
2064
2065         /* firmwares */
2066         struct amdgpu_firmware          firmware;
2067
2068         /* GDS */
2069         struct amdgpu_gds               gds;
2070
2071         const struct amdgpu_ip_block_version *ip_blocks;
2072         int                             num_ip_blocks;
2073         struct amdgpu_ip_block_status   *ip_block_status;
2074         struct mutex    mn_lock;
2075         DECLARE_HASHTABLE(mn_hash, 7);
2076
2077         /* tracking pinned memory */
2078         u64 vram_pin_size;
2079         u64 gart_pin_size;
2080
2081         /* amdkfd interface */
2082         struct kfd_dev          *kfd;
2083
2084         /* kernel conext for IB submission */
2085         struct amdgpu_ctx *kernel_ctx;
2086 };
2087
2088 bool amdgpu_device_is_px(struct drm_device *dev);
2089 int amdgpu_device_init(struct amdgpu_device *adev,
2090                        struct drm_device *ddev,
2091                        struct pci_dev *pdev,
2092                        uint32_t flags);
2093 void amdgpu_device_fini(struct amdgpu_device *adev);
2094 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2095
2096 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2097                         bool always_indirect);
2098 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2099                     bool always_indirect);
2100 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2101 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2102
2103 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2104 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2105
2106 /*
2107  * Cast helper
2108  */
2109 extern const struct fence_ops amdgpu_fence_ops;
2110 static inline struct amdgpu_fence *to_amdgpu_fence(struct fence *f)
2111 {
2112         struct amdgpu_fence *__f = container_of(f, struct amdgpu_fence, base);
2113
2114         if (__f->base.ops == &amdgpu_fence_ops)
2115                 return __f;
2116
2117         return NULL;
2118 }
2119
2120 /*
2121  * Registers read & write functions.
2122  */
2123 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2124 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2125 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2126 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2127 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2128 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2129 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2130 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2131 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2132 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2133 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2134 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2135 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2136 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2137 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2138 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2139 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2140 #define WREG32_P(reg, val, mask)                                \
2141         do {                                                    \
2142                 uint32_t tmp_ = RREG32(reg);                    \
2143                 tmp_ &= (mask);                                 \
2144                 tmp_ |= ((val) & ~(mask));                      \
2145                 WREG32(reg, tmp_);                              \
2146         } while (0)
2147 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2148 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2149 #define WREG32_PLL_P(reg, val, mask)                            \
2150         do {                                                    \
2151                 uint32_t tmp_ = RREG32_PLL(reg);                \
2152                 tmp_ &= (mask);                                 \
2153                 tmp_ |= ((val) & ~(mask));                      \
2154                 WREG32_PLL(reg, tmp_);                          \
2155         } while (0)
2156 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2157 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2158 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2159
2160 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2161 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2162
2163 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2164 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2165
2166 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2167         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2168          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2169
2170 #define REG_GET_FIELD(value, reg, field)                                \
2171         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2172
2173 /*
2174  * BIOS helpers.
2175  */
2176 #define RBIOS8(i) (adev->bios[i])
2177 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2178 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2179
2180 /*
2181  * RING helpers.
2182  */
2183 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2184 {
2185         if (ring->count_dw <= 0)
2186                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2187         ring->ring[ring->wptr++] = v;
2188         ring->wptr &= ring->ptr_mask;
2189         ring->count_dw--;
2190         ring->ring_free_dw--;
2191 }
2192
2193 /*
2194  * ASICs macro.
2195  */
2196 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2197 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2198 #define amdgpu_asic_wait_for_mc_idle(adev) (adev)->asic_funcs->wait_for_mc_idle((adev))
2199 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2200 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2201 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2202 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2203 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2204 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2205 #define amdgpu_asic_get_cu_info(adev, info) (adev)->asic_funcs->get_cu_info((adev), (info))
2206 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2207 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2208 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2209 #define amdgpu_vm_write_pte(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (addr), (count), (incr), (flags)))
2210 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2211 #define amdgpu_vm_pad_ib(adev, ib) ((adev)->vm_manager.vm_pte_funcs->pad_ib((ib)))
2212 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2213 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2214 #define amdgpu_ring_test_ib(r) (r)->funcs->test_ib((r))
2215 #define amdgpu_ring_is_lockup(r) (r)->funcs->is_lockup((r))
2216 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2217 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2218 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2219 #define amdgpu_ring_emit_ib(r, ib) (r)->funcs->emit_ib((r), (ib))
2220 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2221 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2222 #define amdgpu_ring_emit_semaphore(r, semaphore, emit_wait) (r)->funcs->emit_semaphore((r), (semaphore), (emit_wait))
2223 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2224 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2225 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2226 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2227 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2228 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2229 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2230 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2231 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2232 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2233 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2234 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2235 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2236 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2237 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2238 #define amdgpu_display_page_flip(adev, crtc, base) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base))
2239 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2240 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2241 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2242 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2243 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2244 #define amdgpu_emit_copy_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((r), (s), (d), (b))
2245 #define amdgpu_emit_fill_buffer(adev, r, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((r), (s), (d), (b))
2246 #define amdgpu_dpm_get_temperature(adev) (adev)->pm.funcs->get_temperature((adev))
2247 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2248 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2249 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2250 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2251 #define amdgpu_dpm_get_sclk(adev, l) (adev)->pm.funcs->get_sclk((adev), (l))
2252 #define amdgpu_dpm_get_mclk(adev, l) (adev)->pm.funcs->get_mclk((adev), (l))
2253 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2254 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m))
2255 #define amdgpu_dpm_force_performance_level(adev, l) (adev)->pm.funcs->force_performance_level((adev), (l))
2256 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2257 #define amdgpu_dpm_powergate_uvd(adev, g) (adev)->pm.funcs->powergate_uvd((adev), (g))
2258 #define amdgpu_dpm_powergate_vce(adev, g) (adev)->pm.funcs->powergate_vce((adev), (g))
2259 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2260 #define amdgpu_dpm_set_fan_control_mode(adev, m) (adev)->pm.funcs->set_fan_control_mode((adev), (m))
2261 #define amdgpu_dpm_get_fan_control_mode(adev) (adev)->pm.funcs->get_fan_control_mode((adev))
2262 #define amdgpu_dpm_set_fan_speed_percent(adev, s) (adev)->pm.funcs->set_fan_speed_percent((adev), (s))
2263 #define amdgpu_dpm_get_fan_speed_percent(adev, s) (adev)->pm.funcs->get_fan_speed_percent((adev), (s))
2264
2265 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2266
2267 /* Common functions */
2268 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2269 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2270 bool amdgpu_card_posted(struct amdgpu_device *adev);
2271 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2272 bool amdgpu_boot_test_post_card(struct amdgpu_device *adev);
2273 struct amdgpu_cs_parser *amdgpu_cs_parser_create(struct amdgpu_device *adev,
2274                                                  struct drm_file *filp,
2275                                                  struct amdgpu_ctx *ctx,
2276                                                  struct amdgpu_ib *ibs,
2277                                                  uint32_t num_ibs);
2278
2279 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2280 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2281                        u32 ip_instance, u32 ring,
2282                        struct amdgpu_ring **out_ring);
2283 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2284 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2285 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2286                                      uint32_t flags);
2287 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2288 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2289 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2290                                  struct ttm_mem_reg *mem);
2291 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2292 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2293 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2294 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2295                                              const u32 *registers,
2296                                              const u32 array_size);
2297
2298 bool amdgpu_device_is_px(struct drm_device *dev);
2299 /* atpx handler */
2300 #if defined(CONFIG_VGA_SWITCHEROO)
2301 void amdgpu_register_atpx_handler(void);
2302 void amdgpu_unregister_atpx_handler(void);
2303 #else
2304 static inline void amdgpu_register_atpx_handler(void) {}
2305 static inline void amdgpu_unregister_atpx_handler(void) {}
2306 #endif
2307
2308 /*
2309  * KMS
2310  */
2311 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2312 extern int amdgpu_max_kms_ioctl;
2313
2314 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2315 int amdgpu_driver_unload_kms(struct drm_device *dev);
2316 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2317 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2318 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2319                                  struct drm_file *file_priv);
2320 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2321                                 struct drm_file *file_priv);
2322 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2323 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2324 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, int crtc);
2325 int amdgpu_enable_vblank_kms(struct drm_device *dev, int crtc);
2326 void amdgpu_disable_vblank_kms(struct drm_device *dev, int crtc);
2327 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, int crtc,
2328                                     int *max_error,
2329                                     struct timeval *vblank_time,
2330                                     unsigned flags);
2331 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2332                              unsigned long arg);
2333
2334 /*
2335  * vm
2336  */
2337 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2338 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
2339 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
2340                                           struct amdgpu_vm *vm,
2341                                           struct list_head *head);
2342 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
2343                       struct amdgpu_sync *sync);
2344 void amdgpu_vm_flush(struct amdgpu_ring *ring,
2345                      struct amdgpu_vm *vm,
2346                      struct amdgpu_fence *updates);
2347 void amdgpu_vm_fence(struct amdgpu_device *adev,
2348                      struct amdgpu_vm *vm,
2349                      struct amdgpu_fence *fence);
2350 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr);
2351 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
2352                                     struct amdgpu_vm *vm);
2353 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
2354                                 struct amdgpu_vm *vm);
2355 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
2356                                 struct amdgpu_vm *vm, struct amdgpu_sync *sync);
2357 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
2358                         struct amdgpu_bo_va *bo_va,
2359                         struct ttm_mem_reg *mem);
2360 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
2361                              struct amdgpu_bo *bo);
2362 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
2363                                        struct amdgpu_bo *bo);
2364 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
2365                                       struct amdgpu_vm *vm,
2366                                       struct amdgpu_bo *bo);
2367 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
2368                      struct amdgpu_bo_va *bo_va,
2369                      uint64_t addr, uint64_t offset,
2370                      uint64_t size, uint32_t flags);
2371 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
2372                        struct amdgpu_bo_va *bo_va,
2373                        uint64_t addr);
2374 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
2375                       struct amdgpu_bo_va *bo_va);
2376
2377 /*
2378  * functions used by amdgpu_encoder.c
2379  */
2380 struct amdgpu_afmt_acr {
2381         u32 clock;
2382
2383         int n_32khz;
2384         int cts_32khz;
2385
2386         int n_44_1khz;
2387         int cts_44_1khz;
2388
2389         int n_48khz;
2390         int cts_48khz;
2391
2392 };
2393
2394 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2395
2396 /* amdgpu_acpi.c */
2397 #if defined(CONFIG_ACPI)
2398 int amdgpu_acpi_init(struct amdgpu_device *adev);
2399 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2400 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2401 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2402                                                 u8 perf_req, bool advertise);
2403 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2404 #else
2405 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2406 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2407 #endif
2408
2409 struct amdgpu_bo_va_mapping *
2410 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2411                        uint64_t addr, struct amdgpu_bo **bo);
2412
2413 #include "amdgpu_object.h"
2414
2415 #endif