drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include <kgd_kfd_interface.h>
  50
  51 #include "amd_shared.h"
  52 #include "amdgpu_mode.h"
  53 #include "amdgpu_ih.h"
  54 #include "amdgpu_irq.h"
  55 #include "amdgpu_ucode.h"
  56 #include "amdgpu_ttm.h"
  57 #include "amdgpu_psp.h"
  58 #include "amdgpu_gds.h"
  59 #include "amdgpu_sync.h"
  60 #include "amdgpu_ring.h"
  61 #include "amdgpu_vm.h"
  62 #include "amd_powerplay.h"
  63 #include "amdgpu_dpm.h"
  64 #include "amdgpu_acp.h"
  65 #include "amdgpu_uvd.h"
  66 #include "amdgpu_vce.h"
  67 #include "amdgpu_vcn.h"
  68
  69 #include "gpu_scheduler.h"
  70 #include "amdgpu_virt.h"
  71 #include "amdgpu_gart.h"
  72
  73 /*
  74  * Modules parameters.
  75  */
  76 extern int amdgpu_modeset;
  77 extern int amdgpu_vram_limit;
  78 extern int amdgpu_vis_vram_limit;
  79 extern unsigned amdgpu_gart_size;
  80 extern int amdgpu_gtt_size;
  81 extern int amdgpu_moverate;
  82 extern int amdgpu_benchmarking;
  83 extern int amdgpu_testing;
  84 extern int amdgpu_audio;
  85 extern int amdgpu_disp_priority;
  86 extern int amdgpu_hw_i2c;
  87 extern int amdgpu_pcie_gen2;
  88 extern int amdgpu_msi;
  89 extern int amdgpu_lockup_timeout;
  90 extern int amdgpu_dpm;
  91 extern int amdgpu_fw_load_type;
  92 extern int amdgpu_aspm;
  93 extern int amdgpu_runtime_pm;
  94 extern unsigned amdgpu_ip_block_mask;
  95 extern int amdgpu_bapm;
  96 extern int amdgpu_deep_color;
  97 extern int amdgpu_vm_size;
  98 extern int amdgpu_vm_block_size;
  99 extern int amdgpu_vm_fault_stop;
 100 extern int amdgpu_vm_debug;
 101 extern int amdgpu_vm_update_mode;
 102 extern int amdgpu_sched_jobs;
 103 extern int amdgpu_sched_hw_submission;
 104 extern int amdgpu_no_evict;
 105 extern int amdgpu_direct_gma_size;
 106 extern unsigned amdgpu_pcie_gen_cap;
 107 extern unsigned amdgpu_pcie_lane_cap;
 108 extern unsigned amdgpu_cg_mask;
 109 extern unsigned amdgpu_pg_mask;
 110 extern unsigned amdgpu_sdma_phase_quantum;
 111 extern char *amdgpu_disable_cu;
 112 extern char *amdgpu_virtual_display;
 113 extern unsigned amdgpu_pp_feature_mask;
 114 extern int amdgpu_vram_page_split;
 115 extern int amdgpu_ngg;
 116 extern int amdgpu_prim_buf_per_se;
 117 extern int amdgpu_pos_buf_per_se;
 118 extern int amdgpu_cntl_sb_buf_per_se;
 119 extern int amdgpu_param_buf_per_se;
 120 extern int amdgpu_job_hang_limit;
 121 extern int amdgpu_lbpw;
 122
 123 #ifdef CONFIG_DRM_AMDGPU_SI
 124 extern int amdgpu_si_support;
 125 #endif
 126 #ifdef CONFIG_DRM_AMDGPU_CIK
 127 extern int amdgpu_cik_support;
 128 #endif
 129
 130 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 131 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 132 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 133 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 134 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 135 #define AMDGPU_IB_POOL_SIZE                     16
 136 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 137 #define AMDGPUFB_CONN_LIMIT                     4
 138 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 139
 140 /* max number of IP instances */
 141 #define AMDGPU_MAX_SDMA_INSTANCES               2
 142
 143 /* hard reset data */
 144 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 145
 146 /* reset flags */
 147 #define AMDGPU_RESET_GFX                        (1 << 0)
 148 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 149 #define AMDGPU_RESET_DMA                        (1 << 2)
 150 #define AMDGPU_RESET_CP                         (1 << 3)
 151 #define AMDGPU_RESET_GRBM                       (1 << 4)
 152 #define AMDGPU_RESET_DMA1                       (1 << 5)
 153 #define AMDGPU_RESET_RLC                        (1 << 6)
 154 #define AMDGPU_RESET_SEM                        (1 << 7)
 155 #define AMDGPU_RESET_IH                         (1 << 8)
 156 #define AMDGPU_RESET_VMC                        (1 << 9)
 157 #define AMDGPU_RESET_MC                         (1 << 10)
 158 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 159 #define AMDGPU_RESET_UVD                        (1 << 12)
 160 #define AMDGPU_RESET_VCE                        (1 << 13)
 161 #define AMDGPU_RESET_VCE1                       (1 << 14)
 162
 163 /* GFX current status */
 164 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 165 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 166 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 167 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 168 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 169
 170 /* max cursor sizes (in pixels) */
 171 #define CIK_CURSOR_WIDTH 128
 172 #define CIK_CURSOR_HEIGHT 128
 173
 174 struct amdgpu_device;
 175 struct amdgpu_ib;
 176 struct amdgpu_cs_parser;
 177 struct amdgpu_job;
 178 struct amdgpu_irq_src;
 179 struct amdgpu_fpriv;
 180
 181 enum amdgpu_cp_irq {
 182         AMDGPU_CP_IRQ_GFX_EOP = 0,
 183         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 184         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 185         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 186         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 187         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 188         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 189         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 191
 192         AMDGPU_CP_IRQ_LAST
 193 };
 194
 195 enum amdgpu_sdma_irq {
 196         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 197         AMDGPU_SDMA_IRQ_TRAP1,
 198
 199         AMDGPU_SDMA_IRQ_LAST
 200 };
 201
 202 enum amdgpu_thermal_irq {
 203         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 204         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 205
 206         AMDGPU_THERMAL_IRQ_LAST
 207 };
 208
 209 enum amdgpu_kiq_irq {
 210         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 211         AMDGPU_CP_KIQ_IRQ_LAST
 212 };
 213
 214 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 215                                   enum amd_ip_block_type block_type,
 216                                   enum amd_clockgating_state state);
 217 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 218                                   enum amd_ip_block_type block_type,
 219                                   enum amd_powergating_state state);
 220 void amdgpu_get_clockgating_state(struct amdgpu_device *adev, u32 *flags);
 221 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 222                          enum amd_ip_block_type block_type);
 223 bool amdgpu_is_idle(struct amdgpu_device *adev,
 224                     enum amd_ip_block_type block_type);
 225
 226 #define AMDGPU_MAX_IP_NUM 16
 227
 228 struct amdgpu_ip_block_status {
 229         bool valid;
 230         bool sw;
 231         bool hw;
 232         bool late_initialized;
 233         bool hang;
 234 };
 235
 236 struct amdgpu_ip_block_version {
 237         const enum amd_ip_block_type type;
 238         const u32 major;
 239         const u32 minor;
 240         const u32 rev;
 241         const struct amd_ip_funcs *funcs;
 242 };
 243
 244 struct amdgpu_ip_block {
 245         struct amdgpu_ip_block_status status;
 246         const struct amdgpu_ip_block_version *version;
 247 };
 248
 249 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 250                                 enum amd_ip_block_type type,
 251                                 u32 major, u32 minor);
 252
 253 struct amdgpu_ip_block * amdgpu_get_ip_block(struct amdgpu_device *adev,
 254                                              enum amd_ip_block_type type);
 255
 256 int amdgpu_ip_block_add(struct amdgpu_device *adev,
 257                         const struct amdgpu_ip_block_version *ip_block_version);
 258
 259 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 260 struct amdgpu_buffer_funcs {
 261         /* maximum bytes in a single operation */
 262         uint32_t        copy_max_bytes;
 263
 264         /* number of dw to reserve per operation */
 265         unsigned        copy_num_dw;
 266
 267         /* used for buffer migration */
 268         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 269                                  /* src addr in bytes */
 270                                  uint64_t src_offset,
 271                                  /* dst addr in bytes */
 272                                  uint64_t dst_offset,
 273                                  /* number of byte to transfer */
 274                                  uint32_t byte_count);
 275
 276         /* maximum bytes in a single operation */
 277         uint32_t        fill_max_bytes;
 278
 279         /* number of dw to reserve per operation */
 280         unsigned        fill_num_dw;
 281
 282         /* used for buffer clearing */
 283         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 284                                  /* value to write to memory */
 285                                  uint32_t src_data,
 286                                  /* dst addr in bytes */
 287                                  uint64_t dst_offset,
 288                                  /* number of byte to fill */
 289                                  uint32_t byte_count);
 290 };
 291
 292 /* provided by hw blocks that can write ptes, e.g., sdma */
 293 struct amdgpu_vm_pte_funcs {
 294         /* copy pte entries from GART */
 295         void (*copy_pte)(struct amdgpu_ib *ib,
 296                          uint64_t pe, uint64_t src,
 297                          unsigned count);
 298         /* write pte one entry at a time with addr mapping */
 299         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 300                           uint64_t value, unsigned count,
 301                           uint32_t incr);
 302         /* for linear pte/pde updates without addr mapping */
 303         void (*set_pte_pde)(struct amdgpu_ib *ib,
 304                             uint64_t pe,
 305                             uint64_t addr, unsigned count,
 306                             uint32_t incr, uint64_t flags);
 307 };
 308
 309 /* provided by the gmc block */
 310 struct amdgpu_gart_funcs {
 311         /* flush the vm tlb via mmio */
 312         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 313                               uint32_t vmid);
 314         /* write pte/pde updates using the cpu */
 315         int (*set_pte_pde)(struct amdgpu_device *adev,
 316                            void *cpu_pt_addr, /* cpu addr of page table */
 317                            uint32_t gpu_page_idx, /* pte/pde to update */
 318                            uint64_t addr, /* addr to write into pte/pde */
 319                            uint64_t flags); /* access flags */
 320         /* enable/disable PRT support */
 321         void (*set_prt)(struct amdgpu_device *adev, bool enable);
 322         /* set pte flags based per asic */
 323         uint64_t (*get_vm_pte_flags)(struct amdgpu_device *adev,
 324                                      uint32_t flags);
 325         /* get the pde for a given mc addr */
 326         u64 (*get_vm_pde)(struct amdgpu_device *adev, u64 addr);
 327         uint32_t (*get_invalidate_req)(unsigned int vm_id);
 328 };
 329
 330 /* provided by the ih block */
 331 struct amdgpu_ih_funcs {
 332         /* ring read/write ptr handling, called from interrupt context */
 333         u32 (*get_wptr)(struct amdgpu_device *adev);
 334         void (*decode_iv)(struct amdgpu_device *adev,
 335                           struct amdgpu_iv_entry *entry);
 336         void (*set_rptr)(struct amdgpu_device *adev);
 337 };
 338
 339 /*
 340  * BIOS.
 341  */
 342 bool amdgpu_get_bios(struct amdgpu_device *adev);
 343 bool amdgpu_read_bios(struct amdgpu_device *adev);
 344
 345 /*
 346  * Dummy page
 347  */
 348 struct amdgpu_dummy_page {
 349         struct page     *page;
 350         dma_addr_t      addr;
 351 };
 352 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 353 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 354
 355
 356 /*
 357  * Clocks
 358  */
 359
 360 #define AMDGPU_MAX_PPLL 3
 361
 362 struct amdgpu_clock {
 363         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 364         struct amdgpu_pll spll;
 365         struct amdgpu_pll mpll;
 366         /* 10 Khz units */
 367         uint32_t default_mclk;
 368         uint32_t default_sclk;
 369         uint32_t default_dispclk;
 370         uint32_t current_dispclk;
 371         uint32_t dp_extclk;
 372         uint32_t max_pixel_clock;
 373 };
 374
 375 /*
 376  * GEM.
 377  */
 378
 379 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 380 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 381
 382 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 383 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 384                                 struct drm_file *file_priv);
 385 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 386                                 struct drm_file *file_priv);
 387 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 388 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 389 struct drm_gem_object *
 390 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 391                                  struct dma_buf_attachment *attach,
 392                                  struct sg_table *sg);
 393 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 394                                         struct drm_gem_object *gobj,
 395                                         int flags);
 396 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 397 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 398 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 399 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 400 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 401 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 402
 403 /* sub-allocation manager, it has to be protected by another lock.
 404  * By conception this is an helper for other part of the driver
 405  * like the indirect buffer or semaphore, which both have their
 406  * locking.
 407  *
 408  * Principe is simple, we keep a list of sub allocation in offset
 409  * order (first entry has offset == 0, last entry has the highest
 410  * offset).
 411  *
 412  * When allocating new object we first check if there is room at
 413  * the end total_size - (last_object_offset + last_object_size) >=
 414  * alloc_size. If so we allocate new object there.
 415  *
 416  * When there is not enough room at the end, we start waiting for
 417  * each sub object until we reach object_offset+object_size >=
 418  * alloc_size, this object then become the sub object we return.
 419  *
 420  * Alignment can't be bigger than page size.
 421  *
 422  * Hole are not considered for allocation to keep things simple.
 423  * Assumption is that there won't be hole (all object on same
 424  * alignment).
 425  */
 426
 427 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 428
 429 struct amdgpu_sa_manager {
 430         wait_queue_head_t       wq;
 431         struct amdgpu_bo        *bo;
 432         struct list_head        *hole;
 433         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 434         struct list_head        olist;
 435         unsigned                size;
 436         uint64_t                gpu_addr;
 437         void                    *cpu_ptr;
 438         uint32_t                domain;
 439         uint32_t                align;
 440 };
 441
 442 /* sub-allocation buffer */
 443 struct amdgpu_sa_bo {
 444         struct list_head                olist;
 445         struct list_head                flist;
 446         struct amdgpu_sa_manager        *manager;
 447         unsigned                        soffset;
 448         unsigned                        eoffset;
 449         struct dma_fence                *fence;
 450 };
 451
 452 /*
 453  * GEM objects.
 454  */
 455 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 456 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 457                                 int alignment, u32 initial_domain,
 458                                 u64 flags, bool kernel,
 459                                 struct drm_gem_object **obj);
 460
 461 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 462                             struct drm_device *dev,
 463                             struct drm_mode_create_dumb *args);
 464 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 465                           struct drm_device *dev,
 466                           uint32_t handle, uint64_t *offset_p);
 467 int amdgpu_fence_slab_init(void);
 468 void amdgpu_fence_slab_fini(void);
 469
 470 /*
 471  * VMHUB structures, functions & helpers
 472  */
 473 struct amdgpu_vmhub {
 474         uint32_t        ctx0_ptb_addr_lo32;
 475         uint32_t        ctx0_ptb_addr_hi32;
 476         uint32_t        vm_inv_eng0_req;
 477         uint32_t        vm_inv_eng0_ack;
 478         uint32_t        vm_context0_cntl;
 479         uint32_t        vm_l2_pro_fault_status;
 480         uint32_t        vm_l2_pro_fault_cntl;
 481 };
 482
 483 /*
 484  * GPU MC structures, functions & helpers
 485  */
 486 struct amdgpu_mc {
 487         resource_size_t         aper_size;
 488         resource_size_t         aper_base;
 489         resource_size_t         agp_base;
 490         /* for some chips with <= 32MB we need to lie
 491          * about vram size near mc fb location */
 492         u64                     mc_vram_size;
 493         u64                     visible_vram_size;
 494         u64                     gart_size;
 495         u64                     gart_start;
 496         u64                     gart_end;
 497         u64                     vram_start;
 498         u64                     vram_end;
 499         unsigned                vram_width;
 500         u64                     real_vram_size;
 501         int                     vram_mtrr;
 502         u64                     mc_mask;
 503         const struct firmware   *fw;    /* MC firmware */
 504         uint32_t                fw_version;
 505         struct amdgpu_irq_src   vm_fault;
 506         uint32_t                vram_type;
 507         uint32_t                srbm_soft_reset;
 508         bool                    prt_warning;
 509         uint64_t                stolen_size;
 510         /* apertures */
 511         u64                                     shared_aperture_start;
 512         u64                                     shared_aperture_end;
 513         u64                                     private_aperture_start;
 514         u64                                     private_aperture_end;
 515         /* protects concurrent invalidation */
 516         spinlock_t              invalidate_lock;
 517 };
 518
 519 /*
 520  * GPU doorbell structures, functions & helpers
 521  */
 522 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 523 {
 524         AMDGPU_DOORBELL_KIQ                     = 0x000,
 525         AMDGPU_DOORBELL_HIQ                     = 0x001,
 526         AMDGPU_DOORBELL_DIQ                     = 0x002,
 527         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 528         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 529         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 530         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 531         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 532         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 533         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 534         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 535         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 536         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 537         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 538         AMDGPU_DOORBELL_IH                      = 0x1E8,
 539         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 540         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 541 } AMDGPU_DOORBELL_ASSIGNMENT;
 542
 543 struct amdgpu_doorbell {
 544         /* doorbell mmio */
 545         resource_size_t         base;
 546         resource_size_t         size;
 547         u32 __iomem             *ptr;
 548         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 549 };
 550
 551 /*
 552  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 553  */
 554 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 555 {
 556         /*
 557          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 558          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 559          *  Compute related doorbells are allocated from 0x00 to 0x8a
 560          */
 561
 562
 563         /* kernel scheduling */
 564         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 565
 566         /* HSA interface queue and debug queue */
 567         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 568         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 569
 570         /* Compute engines */
 571         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 572         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 573         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 574         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 575         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 576         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 577         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 578         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 579
 580         /* User queue doorbell range (128 doorbells) */
 581         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 582         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 583
 584         /* Graphics engine */
 585         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 586
 587         /*
 588          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 589          * Graphics voltage island aperture 1
 590          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 591          */
 592
 593         /* sDMA engines */
 594         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 595         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 596         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 597         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 598
 599         /* Interrupt handler */
 600         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 601         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 602         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 603
 604         /* VCN engine use 32 bits doorbell  */
 605         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 606         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 607         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 608         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 609
 610         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 611          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 612          */
 613         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 614         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 615         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 616         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 617
 618         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 619         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 620         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 621         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 622
 623         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 624         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 625 } AMDGPU_DOORBELL64_ASSIGNMENT;
 626
 627
 628 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 629                                 phys_addr_t *aperture_base,
 630                                 size_t *aperture_size,
 631                                 size_t *start_offset);
 632
 633 /*
 634  * IRQS.
 635  */
 636
 637 struct amdgpu_flip_work {
 638         struct delayed_work             flip_work;
 639         struct work_struct              unpin_work;
 640         struct amdgpu_device            *adev;
 641         int                             crtc_id;
 642         u32                             target_vblank;
 643         uint64_t                        base;
 644         struct drm_pending_vblank_event *event;
 645         struct amdgpu_bo                *old_abo;
 646         struct dma_fence                *excl;
 647         unsigned                        shared_count;
 648         struct dma_fence                **shared;
 649         struct dma_fence_cb             cb;
 650         bool                            async;
 651 };
 652
 653
 654 /*
 655  * CP & rings.
 656  */
 657
 658 struct amdgpu_ib {
 659         struct amdgpu_sa_bo             *sa_bo;
 660         uint32_t                        length_dw;
 661         uint64_t                        gpu_addr;
 662         uint32_t                        *ptr;
 663         uint32_t                        flags;
 664 };
 665
 666 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 667
 668 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 669                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 670 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 671                              struct amdgpu_job **job);
 672
 673 void amdgpu_job_free_resources(struct amdgpu_job *job);
 674 void amdgpu_job_free(struct amdgpu_job *job);
 675 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 676                       struct amd_sched_entity *entity, void *owner,
 677                       struct dma_fence **f);
 678
 679 /*
 680  * Queue manager
 681  */
 682 struct amdgpu_queue_mapper {
 683         int             hw_ip;
 684         struct mutex    lock;
 685         /* protected by lock */
 686         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 687 };
 688
 689 struct amdgpu_queue_mgr {
 690         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 691 };
 692
 693 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 694                           struct amdgpu_queue_mgr *mgr);
 695 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 696                           struct amdgpu_queue_mgr *mgr);
 697 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 698                          struct amdgpu_queue_mgr *mgr,
 699                          int hw_ip, int instance, int ring,
 700                          struct amdgpu_ring **out_ring);
 701
 702 /*
 703  * context related structures
 704  */
 705
 706 struct amdgpu_ctx_ring {
 707         uint64_t                sequence;
 708         struct dma_fence        **fences;
 709         struct amd_sched_entity entity;
 710 };
 711
 712 struct amdgpu_ctx {
 713         struct kref             refcount;
 714         struct amdgpu_device    *adev;
 715         struct amdgpu_queue_mgr queue_mgr;
 716         unsigned                reset_counter;
 717         spinlock_t              ring_lock;
 718         struct dma_fence        **fences;
 719         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 720         bool preamble_presented;
 721 };
 722
 723 struct amdgpu_ctx_mgr {
 724         struct amdgpu_device    *adev;
 725         struct mutex            lock;
 726         /* protected by lock */
 727         struct idr              ctx_handles;
 728 };
 729
 730 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 731 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 732
 733 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 734                               struct dma_fence *fence);
 735 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 736                                    struct amdgpu_ring *ring, uint64_t seq);
 737
 738 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 739                      struct drm_file *filp);
 740
 741 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 742 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 743
 744 /*
 745  * file private structure
 746  */
 747
 748 struct amdgpu_fpriv {
 749         struct amdgpu_vm        vm;
 750         struct amdgpu_bo_va     *prt_va;
 751         struct mutex            bo_list_lock;
 752         struct idr              bo_list_handles;
 753         struct amdgpu_ctx_mgr   ctx_mgr;
 754         u32                     vram_lost_counter;
 755 };
 756
 757 /*
 758  * residency list
 759  */
 760 struct amdgpu_bo_list_entry {
 761         struct amdgpu_bo                *robj;
 762         struct ttm_validate_buffer      tv;
 763         struct amdgpu_bo_va             *bo_va;
 764         uint32_t                        priority;
 765         struct page                     **user_pages;
 766         int                             user_invalidated;
 767 };
 768
 769 struct amdgpu_bo_list {
 770         struct mutex lock;
 771         struct rcu_head rhead;
 772         struct kref refcount;
 773         struct amdgpu_bo *gds_obj;
 774         struct amdgpu_bo *gws_obj;
 775         struct amdgpu_bo *oa_obj;
 776         unsigned first_userptr;
 777         unsigned num_entries;
 778         struct amdgpu_bo_list_entry *array;
 779 };
 780
 781 struct amdgpu_bo_list *
 782 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 783 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 784                              struct list_head *validated);
 785 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 786 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 787
 788 /*
 789  * GFX stuff
 790  */
 791 #include "clearstate_defs.h"
 792
 793 struct amdgpu_rlc_funcs {
 794         void (*enter_safe_mode)(struct amdgpu_device *adev);
 795         void (*exit_safe_mode)(struct amdgpu_device *adev);
 796 };
 797
 798 struct amdgpu_rlc {
 799         /* for power gating */
 800         struct amdgpu_bo        *save_restore_obj;
 801         uint64_t                save_restore_gpu_addr;
 802         volatile uint32_t       *sr_ptr;
 803         const u32               *reg_list;
 804         u32                     reg_list_size;
 805         /* for clear state */
 806         struct amdgpu_bo        *clear_state_obj;
 807         uint64_t                clear_state_gpu_addr;
 808         volatile uint32_t       *cs_ptr;
 809         const struct cs_section_def   *cs_data;
 810         u32                     clear_state_size;
 811         /* for cp tables */
 812         struct amdgpu_bo        *cp_table_obj;
 813         uint64_t                cp_table_gpu_addr;
 814         volatile uint32_t       *cp_table_ptr;
 815         u32                     cp_table_size;
 816
 817         /* safe mode for updating CG/PG state */
 818         bool in_safe_mode;
 819         const struct amdgpu_rlc_funcs *funcs;
 820
 821         /* for firmware data */
 822         u32 save_and_restore_offset;
 823         u32 clear_state_descriptor_offset;
 824         u32 avail_scratch_ram_locations;
 825         u32 reg_restore_list_size;
 826         u32 reg_list_format_start;
 827         u32 reg_list_format_separate_start;
 828         u32 starting_offsets_start;
 829         u32 reg_list_format_size_bytes;
 830         u32 reg_list_size_bytes;
 831
 832         u32 *register_list_format;
 833         u32 *register_restore;
 834 };
 835
 836 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
 837
 838 struct amdgpu_mec {
 839         struct amdgpu_bo        *hpd_eop_obj;
 840         u64                     hpd_eop_gpu_addr;
 841         struct amdgpu_bo        *mec_fw_obj;
 842         u64                     mec_fw_gpu_addr;
 843         u32 num_mec;
 844         u32 num_pipe_per_mec;
 845         u32 num_queue_per_pipe;
 846         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 847
 848         /* These are the resources for which amdgpu takes ownership */
 849         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 850 };
 851
 852 struct amdgpu_kiq {
 853         u64                     eop_gpu_addr;
 854         struct amdgpu_bo        *eop_obj;
 855         struct mutex            ring_mutex;
 856         struct amdgpu_ring      ring;
 857         struct amdgpu_irq_src   irq;
 858 };
 859
 860 /*
 861  * GPU scratch registers structures, functions & helpers
 862  */
 863 struct amdgpu_scratch {
 864         unsigned                num_reg;
 865         uint32_t                reg_base;
 866         uint32_t                free_mask;
 867 };
 868
 869 /*
 870  * GFX configurations
 871  */
 872 #define AMDGPU_GFX_MAX_SE 4
 873 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 874
 875 struct amdgpu_rb_config {
 876         uint32_t rb_backend_disable;
 877         uint32_t user_rb_backend_disable;
 878         uint32_t raster_config;
 879         uint32_t raster_config_1;
 880 };
 881
 882 struct gb_addr_config {
 883         uint16_t pipe_interleave_size;
 884         uint8_t num_pipes;
 885         uint8_t max_compress_frags;
 886         uint8_t num_banks;
 887         uint8_t num_se;
 888         uint8_t num_rb_per_se;
 889 };
 890
 891 struct amdgpu_gfx_config {
 892         unsigned max_shader_engines;
 893         unsigned max_tile_pipes;
 894         unsigned max_cu_per_sh;
 895         unsigned max_sh_per_se;
 896         unsigned max_backends_per_se;
 897         unsigned max_texture_channel_caches;
 898         unsigned max_gprs;
 899         unsigned max_gs_threads;
 900         unsigned max_hw_contexts;
 901         unsigned sc_prim_fifo_size_frontend;
 902         unsigned sc_prim_fifo_size_backend;
 903         unsigned sc_hiz_tile_fifo_size;
 904         unsigned sc_earlyz_tile_fifo_size;
 905
 906         unsigned num_tile_pipes;
 907         unsigned backend_enable_mask;
 908         unsigned mem_max_burst_length_bytes;
 909         unsigned mem_row_size_in_kb;
 910         unsigned shader_engine_tile_size;
 911         unsigned num_gpus;
 912         unsigned multi_gpu_tile_size;
 913         unsigned mc_arb_ramcfg;
 914         unsigned gb_addr_config;
 915         unsigned num_rbs;
 916         unsigned gs_vgt_table_depth;
 917         unsigned gs_prim_buffer_depth;
 918
 919         uint32_t tile_mode_array[32];
 920         uint32_t macrotile_mode_array[16];
 921
 922         struct gb_addr_config gb_addr_config_fields;
 923         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 924
 925         /* gfx configure feature */
 926         uint32_t double_offchip_lds_buf;
 927 };
 928
 929 struct amdgpu_cu_info {
 930         uint32_t max_waves_per_simd;
 931         uint32_t wave_front_size;
 932         uint32_t max_scratch_slots_per_cu;
 933         uint32_t lds_size;
 934
 935         /* total active CU number */
 936         uint32_t number;
 937         uint32_t ao_cu_mask;
 938         uint32_t ao_cu_bitmap[4][4];
 939         uint32_t bitmap[4][4];
 940 };
 941
 942 struct amdgpu_gfx_funcs {
 943         /* get the gpu clock counter */
 944         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
 945         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
 946         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
 947         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
 948         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
 949 };
 950
 951 struct amdgpu_ngg_buf {
 952         struct amdgpu_bo        *bo;
 953         uint64_t                gpu_addr;
 954         uint32_t                size;
 955         uint32_t                bo_size;
 956 };
 957
 958 enum {
 959         NGG_PRIM = 0,
 960         NGG_POS,
 961         NGG_CNTL,
 962         NGG_PARAM,
 963         NGG_BUF_MAX
 964 };
 965
 966 struct amdgpu_ngg {
 967         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
 968         uint32_t                gds_reserve_addr;
 969         uint32_t                gds_reserve_size;
 970         bool                    init;
 971 };
 972
 973 struct amdgpu_gfx {
 974         struct mutex                    gpu_clock_mutex;
 975         struct amdgpu_gfx_config        config;
 976         struct amdgpu_rlc               rlc;
 977         struct amdgpu_mec               mec;
 978         struct amdgpu_kiq               kiq;
 979         struct amdgpu_scratch           scratch;
 980         const struct firmware           *me_fw; /* ME firmware */
 981         uint32_t                        me_fw_version;
 982         const struct firmware           *pfp_fw; /* PFP firmware */
 983         uint32_t                        pfp_fw_version;
 984         const struct firmware           *ce_fw; /* CE firmware */
 985         uint32_t                        ce_fw_version;
 986         const struct firmware           *rlc_fw; /* RLC firmware */
 987         uint32_t                        rlc_fw_version;
 988         const struct firmware           *mec_fw; /* MEC firmware */
 989         uint32_t                        mec_fw_version;
 990         const struct firmware           *mec2_fw; /* MEC2 firmware */
 991         uint32_t                        mec2_fw_version;
 992         uint32_t                        me_feature_version;
 993         uint32_t                        ce_feature_version;
 994         uint32_t                        pfp_feature_version;
 995         uint32_t                        rlc_feature_version;
 996         uint32_t                        mec_feature_version;
 997         uint32_t                        mec2_feature_version;
 998         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
 999         unsigned                        num_gfx_rings;
1000         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1001         unsigned                        num_compute_rings;
1002         struct amdgpu_irq_src           eop_irq;
1003         struct amdgpu_irq_src           priv_reg_irq;
1004         struct amdgpu_irq_src           priv_inst_irq;
1005         /* gfx status */
1006         uint32_t                        gfx_current_status;
1007         /* ce ram size*/
1008         unsigned                        ce_ram_size;
1009         struct amdgpu_cu_info           cu_info;
1010         const struct amdgpu_gfx_funcs   *funcs;
1011
1012         /* reset mask */
1013         uint32_t                        grbm_soft_reset;
1014         uint32_t                        srbm_soft_reset;
1015         bool                            in_reset;
1016         /* s3/s4 mask */
1017         bool                            in_suspend;
1018         /* NGG */
1019         struct amdgpu_ngg               ngg;
1020 };
1021
1022 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1023                   unsigned size, struct amdgpu_ib *ib);
1024 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1025                     struct dma_fence *f);
1026 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1027                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
1028                        struct dma_fence **f);
1029 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1030 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1031 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1032
1033 /*
1034  * CS.
1035  */
1036 struct amdgpu_cs_chunk {
1037         uint32_t                chunk_id;
1038         uint32_t                length_dw;
1039         void                    *kdata;
1040 };
1041
1042 struct amdgpu_cs_parser {
1043         struct amdgpu_device    *adev;
1044         struct drm_file         *filp;
1045         struct amdgpu_ctx       *ctx;
1046
1047         /* chunks */
1048         unsigned                nchunks;
1049         struct amdgpu_cs_chunk  *chunks;
1050
1051         /* scheduler job object */
1052         struct amdgpu_job       *job;
1053
1054         /* buffer objects */
1055         struct ww_acquire_ctx           ticket;
1056         struct amdgpu_bo_list           *bo_list;
1057         struct amdgpu_bo_list_entry     vm_pd;
1058         struct list_head                validated;
1059         struct dma_fence                *fence;
1060         uint64_t                        bytes_moved_threshold;
1061         uint64_t                        bytes_moved_vis_threshold;
1062         uint64_t                        bytes_moved;
1063         uint64_t                        bytes_moved_vis;
1064         struct amdgpu_bo_list_entry     *evictable;
1065
1066         /* user fence */
1067         struct amdgpu_bo_list_entry     uf_entry;
1068
1069         unsigned num_post_dep_syncobjs;
1070         struct drm_syncobj **post_dep_syncobjs;
1071 };
1072
1073 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1074 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1075 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1076
1077 struct amdgpu_job {
1078         struct amd_sched_job    base;
1079         struct amdgpu_device    *adev;
1080         struct amdgpu_vm        *vm;
1081         struct amdgpu_ring      *ring;
1082         struct amdgpu_sync      sync;
1083         struct amdgpu_sync      dep_sync;
1084         struct amdgpu_sync      sched_sync;
1085         struct amdgpu_ib        *ibs;
1086         struct dma_fence        *fence; /* the hw fence */
1087         uint32_t                preamble_status;
1088         uint32_t                num_ibs;
1089         void                    *owner;
1090         uint64_t                fence_ctx; /* the fence_context this job uses */
1091         bool                    vm_needs_flush;
1092         unsigned                vm_id;
1093         uint64_t                vm_pd_addr;
1094         uint32_t                gds_base, gds_size;
1095         uint32_t                gws_base, gws_size;
1096         uint32_t                oa_base, oa_size;
1097
1098         /* user fence handling */
1099         uint64_t                uf_addr;
1100         uint64_t                uf_sequence;
1101
1102 };
1103 #define to_amdgpu_job(sched_job)                \
1104                 container_of((sched_job), struct amdgpu_job, base)
1105
1106 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1107                                       uint32_t ib_idx, int idx)
1108 {
1109         return p->job->ibs[ib_idx].ptr[idx];
1110 }
1111
1112 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1113                                        uint32_t ib_idx, int idx,
1114                                        uint32_t value)
1115 {
1116         p->job->ibs[ib_idx].ptr[idx] = value;
1117 }
1118
1119 /*
1120  * Writeback
1121  */
1122 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1123
1124 struct amdgpu_wb {
1125         struct amdgpu_bo        *wb_obj;
1126         volatile uint32_t       *wb;
1127         uint64_t                gpu_addr;
1128         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1129         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1130 };
1131
1132 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1133 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1134
1135 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1136
1137 /*
1138  * SDMA
1139  */
1140 struct amdgpu_sdma_instance {
1141         /* SDMA firmware */
1142         const struct firmware   *fw;
1143         uint32_t                fw_version;
1144         uint32_t                feature_version;
1145
1146         struct amdgpu_ring      ring;
1147         bool                    burst_nop;
1148 };
1149
1150 struct amdgpu_sdma {
1151         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1152 #ifdef CONFIG_DRM_AMDGPU_SI
1153         //SI DMA has a difference trap irq number for the second engine
1154         struct amdgpu_irq_src   trap_irq_1;
1155 #endif
1156         struct amdgpu_irq_src   trap_irq;
1157         struct amdgpu_irq_src   illegal_inst_irq;
1158         int                     num_instances;
1159         uint32_t                    srbm_soft_reset;
1160 };
1161
1162 /*
1163  * Firmware
1164  */
1165 enum amdgpu_firmware_load_type {
1166         AMDGPU_FW_LOAD_DIRECT = 0,
1167         AMDGPU_FW_LOAD_SMU,
1168         AMDGPU_FW_LOAD_PSP,
1169 };
1170
1171 struct amdgpu_firmware {
1172         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1173         enum amdgpu_firmware_load_type load_type;
1174         struct amdgpu_bo *fw_buf;
1175         unsigned int fw_size;
1176         unsigned int max_ucodes;
1177         /* firmwares are loaded by psp instead of smu from vega10 */
1178         const struct amdgpu_psp_funcs *funcs;
1179         struct amdgpu_bo *rbuf;
1180         struct mutex mutex;
1181
1182         /* gpu info firmware data pointer */
1183         const struct firmware *gpu_info_fw;
1184 };
1185
1186 /*
1187  * Benchmarking
1188  */
1189 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1190
1191
1192 /*
1193  * Testing
1194  */
1195 void amdgpu_test_moves(struct amdgpu_device *adev);
1196
1197 /*
1198  * MMU Notifier
1199  */
1200 #if defined(CONFIG_MMU_NOTIFIER)
1201 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1202 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1203 #else
1204 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1205 {
1206         return -ENODEV;
1207 }
1208 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1209 #endif
1210
1211 /*
1212  * Debugfs
1213  */
1214 struct amdgpu_debugfs {
1215         const struct drm_info_list      *files;
1216         unsigned                num_files;
1217 };
1218
1219 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1220                              const struct drm_info_list *files,
1221                              unsigned nfiles);
1222 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1223
1224 #if defined(CONFIG_DEBUG_FS)
1225 int amdgpu_debugfs_init(struct drm_minor *minor);
1226 #endif
1227
1228 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1229
1230 /*
1231  * amdgpu smumgr functions
1232  */
1233 struct amdgpu_smumgr_funcs {
1234         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1235         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1236         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1237 };
1238
1239 /*
1240  * amdgpu smumgr
1241  */
1242 struct amdgpu_smumgr {
1243         struct amdgpu_bo *toc_buf;
1244         struct amdgpu_bo *smu_buf;
1245         /* asic priv smu data */
1246         void *priv;
1247         spinlock_t smu_lock;
1248         /* smumgr functions */
1249         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1250         /* ucode loading complete flag */
1251         uint32_t fw_flags;
1252 };
1253
1254 /*
1255  * ASIC specific register table accessible by UMD
1256  */
1257 struct amdgpu_allowed_register_entry {
1258         uint32_t reg_offset;
1259         bool grbm_indexed;
1260 };
1261
1262 /*
1263  * ASIC specific functions.
1264  */
1265 struct amdgpu_asic_funcs {
1266         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1267         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1268                                    u8 *bios, u32 length_bytes);
1269         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1270                              u32 sh_num, u32 reg_offset, u32 *value);
1271         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1272         int (*reset)(struct amdgpu_device *adev);
1273         /* get the reference clock */
1274         u32 (*get_xclk)(struct amdgpu_device *adev);
1275         /* MM block clocks */
1276         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1277         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1278         /* static power management */
1279         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1280         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1281         /* get config memsize register */
1282         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1283 };
1284
1285 /*
1286  * IOCTL.
1287  */
1288 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1289                             struct drm_file *filp);
1290 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1291                                 struct drm_file *filp);
1292
1293 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1294                           struct drm_file *filp);
1295 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1296                         struct drm_file *filp);
1297 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1298                           struct drm_file *filp);
1299 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1300                               struct drm_file *filp);
1301 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1302                           struct drm_file *filp);
1303 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1304                         struct drm_file *filp);
1305 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1306 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1307 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1308                                 struct drm_file *filp);
1309
1310 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1311                                 struct drm_file *filp);
1312
1313 /* VRAM scratch page for HDP bug, default vram page */
1314 struct amdgpu_vram_scratch {
1315         struct amdgpu_bo                *robj;
1316         volatile uint32_t               *ptr;
1317         u64                             gpu_addr;
1318 };
1319
1320 /*
1321  * ACPI
1322  */
1323 struct amdgpu_atif_notification_cfg {
1324         bool enabled;
1325         int command_code;
1326 };
1327
1328 struct amdgpu_atif_notifications {
1329         bool display_switch;
1330         bool expansion_mode_change;
1331         bool thermal_state;
1332         bool forced_power_state;
1333         bool system_power_state;
1334         bool display_conf_change;
1335         bool px_gfx_switch;
1336         bool brightness_change;
1337         bool dgpu_display_event;
1338 };
1339
1340 struct amdgpu_atif_functions {
1341         bool system_params;
1342         bool sbios_requests;
1343         bool select_active_disp;
1344         bool lid_state;
1345         bool get_tv_standard;
1346         bool set_tv_standard;
1347         bool get_panel_expansion_mode;
1348         bool set_panel_expansion_mode;
1349         bool temperature_change;
1350         bool graphics_device_types;
1351 };
1352
1353 struct amdgpu_atif {
1354         struct amdgpu_atif_notifications notifications;
1355         struct amdgpu_atif_functions functions;
1356         struct amdgpu_atif_notification_cfg notification_cfg;
1357         struct amdgpu_encoder *encoder_for_bl;
1358 };
1359
1360 struct amdgpu_atcs_functions {
1361         bool get_ext_state;
1362         bool pcie_perf_req;
1363         bool pcie_dev_rdy;
1364         bool pcie_bus_width;
1365 };
1366
1367 struct amdgpu_atcs {
1368         struct amdgpu_atcs_functions functions;
1369 };
1370
1371 /*
1372  * CGS
1373  */
1374 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1375 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1376
1377 /*
1378  * Core structure, functions and helpers.
1379  */
1380 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1381 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1382
1383 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1384 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1385
1386 #define AMDGPU_RESET_MAGIC_NUM 64
1387 struct amdgpu_device {
1388         struct device                   *dev;
1389         struct drm_device               *ddev;
1390         struct pci_dev                  *pdev;
1391
1392 #ifdef CONFIG_DRM_AMD_ACP
1393         struct amdgpu_acp               acp;
1394 #endif
1395
1396         /* ASIC */
1397         enum amd_asic_type              asic_type;
1398         uint32_t                        family;
1399         uint32_t                        rev_id;
1400         uint32_t                        external_rev_id;
1401         unsigned long                   flags;
1402         int                             usec_timeout;
1403         const struct amdgpu_asic_funcs  *asic_funcs;
1404         bool                            shutdown;
1405         bool                            need_dma32;
1406         bool                            accel_working;
1407         struct work_struct              reset_work;
1408         struct notifier_block           acpi_nb;
1409         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1410         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1411         unsigned                        debugfs_count;
1412 #if defined(CONFIG_DEBUG_FS)
1413         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1414 #endif
1415         struct amdgpu_atif              atif;
1416         struct amdgpu_atcs              atcs;
1417         struct mutex                    srbm_mutex;
1418         /* GRBM index mutex. Protects concurrent access to GRBM index */
1419         struct mutex                    grbm_idx_mutex;
1420         struct dev_pm_domain            vga_pm_domain;
1421         bool                            have_disp_power_ref;
1422
1423         /* BIOS */
1424         bool                            is_atom_fw;
1425         uint8_t                         *bios;
1426         uint32_t                        bios_size;
1427         struct amdgpu_bo                *stolen_vga_memory;
1428         uint32_t                        bios_scratch_reg_offset;
1429         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1430
1431         /* Register/doorbell mmio */
1432         resource_size_t                 rmmio_base;
1433         resource_size_t                 rmmio_size;
1434         void __iomem                    *rmmio;
1435         /* protects concurrent MM_INDEX/DATA based register access */
1436         spinlock_t mmio_idx_lock;
1437         /* protects concurrent SMC based register access */
1438         spinlock_t smc_idx_lock;
1439         amdgpu_rreg_t                   smc_rreg;
1440         amdgpu_wreg_t                   smc_wreg;
1441         /* protects concurrent PCIE register access */
1442         spinlock_t pcie_idx_lock;
1443         amdgpu_rreg_t                   pcie_rreg;
1444         amdgpu_wreg_t                   pcie_wreg;
1445         amdgpu_rreg_t                   pciep_rreg;
1446         amdgpu_wreg_t                   pciep_wreg;
1447         /* protects concurrent UVD register access */
1448         spinlock_t uvd_ctx_idx_lock;
1449         amdgpu_rreg_t                   uvd_ctx_rreg;
1450         amdgpu_wreg_t                   uvd_ctx_wreg;
1451         /* protects concurrent DIDT register access */
1452         spinlock_t didt_idx_lock;
1453         amdgpu_rreg_t                   didt_rreg;
1454         amdgpu_wreg_t                   didt_wreg;
1455         /* protects concurrent gc_cac register access */
1456         spinlock_t gc_cac_idx_lock;
1457         amdgpu_rreg_t                   gc_cac_rreg;
1458         amdgpu_wreg_t                   gc_cac_wreg;
1459         /* protects concurrent se_cac register access */
1460         spinlock_t se_cac_idx_lock;
1461         amdgpu_rreg_t                   se_cac_rreg;
1462         amdgpu_wreg_t                   se_cac_wreg;
1463         /* protects concurrent ENDPOINT (audio) register access */
1464         spinlock_t audio_endpt_idx_lock;
1465         amdgpu_block_rreg_t             audio_endpt_rreg;
1466         amdgpu_block_wreg_t             audio_endpt_wreg;
1467         void __iomem                    *rio_mem;
1468         resource_size_t                 rio_mem_size;
1469         struct amdgpu_doorbell          doorbell;
1470
1471         /* clock/pll info */
1472         struct amdgpu_clock            clock;
1473
1474         /* MC */
1475         struct amdgpu_mc                mc;
1476         struct amdgpu_gart              gart;
1477         struct amdgpu_dummy_page        dummy_page;
1478         struct amdgpu_vm_manager        vm_manager;
1479         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1480
1481         /* memory management */
1482         struct amdgpu_mman              mman;
1483         struct amdgpu_vram_scratch      vram_scratch;
1484         struct amdgpu_wb                wb;
1485         atomic64_t                      vram_usage;
1486         atomic64_t                      vram_vis_usage;
1487         atomic64_t                      gtt_usage;
1488         atomic64_t                      num_bytes_moved;
1489         atomic64_t                      num_evictions;
1490         atomic64_t                      num_vram_cpu_page_faults;
1491         atomic_t                        gpu_reset_counter;
1492         atomic_t                        vram_lost_counter;
1493
1494         /* data for buffer migration throttling */
1495         struct {
1496                 spinlock_t              lock;
1497                 s64                     last_update_us;
1498                 s64                     accum_us; /* accumulated microseconds */
1499                 s64                     accum_us_vis; /* for visible VRAM */
1500                 u32                     log2_max_MBps;
1501         } mm_stats;
1502
1503         /* display */
1504         bool                            enable_virtual_display;
1505         struct amdgpu_mode_info         mode_info;
1506         struct work_struct              hotplug_work;
1507         struct amdgpu_irq_src           crtc_irq;
1508         struct amdgpu_irq_src           pageflip_irq;
1509         struct amdgpu_irq_src           hpd_irq;
1510
1511         /* rings */
1512         u64                             fence_context;
1513         unsigned                        num_rings;
1514         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1515         bool                            ib_pool_ready;
1516         struct amdgpu_sa_manager        ring_tmp_bo;
1517
1518         /* interrupts */
1519         struct amdgpu_irq               irq;
1520
1521         /* powerplay */
1522         struct amd_powerplay            powerplay;
1523         bool                            pp_enabled;
1524         bool                            pp_force_state_enabled;
1525
1526         /* dpm */
1527         struct amdgpu_pm                pm;
1528         u32                             cg_flags;
1529         u32                             pg_flags;
1530
1531         /* amdgpu smumgr */
1532         struct amdgpu_smumgr smu;
1533
1534         /* gfx */
1535         struct amdgpu_gfx               gfx;
1536
1537         /* sdma */
1538         struct amdgpu_sdma              sdma;
1539
1540         union {
1541                 struct {
1542                         /* uvd */
1543                         struct amdgpu_uvd               uvd;
1544
1545                         /* vce */
1546                         struct amdgpu_vce               vce;
1547                 };
1548
1549                 /* vcn */
1550                 struct amdgpu_vcn               vcn;
1551         };
1552
1553         /* firmwares */
1554         struct amdgpu_firmware          firmware;
1555
1556         /* PSP */
1557         struct psp_context              psp;
1558
1559         /* GDS */
1560         struct amdgpu_gds               gds;
1561
1562         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1563         int                             num_ip_blocks;
1564         struct mutex    mn_lock;
1565         DECLARE_HASHTABLE(mn_hash, 7);
1566
1567         /* tracking pinned memory */
1568         u64 vram_pin_size;
1569         u64 invisible_pin_size;
1570         u64 gart_pin_size;
1571
1572         /* amdkfd interface */
1573         struct kfd_dev          *kfd;
1574
1575         /* delayed work_func for deferring clockgating during resume */
1576         struct delayed_work     late_init_work;
1577
1578         struct amdgpu_virt      virt;
1579
1580         /* link all shadow bo */
1581         struct list_head                shadow_list;
1582         struct mutex                    shadow_list_lock;
1583         /* link all gtt */
1584         spinlock_t                      gtt_list_lock;
1585         struct list_head                gtt_list;
1586         /* keep an lru list of rings by HW IP */
1587         struct list_head                ring_lru_list;
1588         spinlock_t                      ring_lru_list_lock;
1589
1590         /* record hw reset is performed */
1591         bool has_hw_reset;
1592         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1593
1594         /* record last mm index being written through WREG32*/
1595         unsigned long last_mm_index;
1596 };
1597
1598 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1599 {
1600         return container_of(bdev, struct amdgpu_device, mman.bdev);
1601 }
1602
1603 int amdgpu_device_init(struct amdgpu_device *adev,
1604                        struct drm_device *ddev,
1605                        struct pci_dev *pdev,
1606                        uint32_t flags);
1607 void amdgpu_device_fini(struct amdgpu_device *adev);
1608 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1609
1610 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1611                         uint32_t acc_flags);
1612 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1613                     uint32_t acc_flags);
1614 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1615 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1616
1617 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1618 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1619 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1620 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1621
1622 /*
1623  * Registers read & write functions.
1624  */
1625
1626 #define AMDGPU_REGS_IDX       (1<<0)
1627 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1628
1629 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1630 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1631
1632 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1633 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1634 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1635 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1636 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1637 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1638 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1639 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1640 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1641 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1642 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1643 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1644 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1645 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1646 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1647 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1648 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1649 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1650 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1651 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1652 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1653 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1654 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1655 #define WREG32_P(reg, val, mask)                                \
1656         do {                                                    \
1657                 uint32_t tmp_ = RREG32(reg);                    \
1658                 tmp_ &= (mask);                                 \
1659                 tmp_ |= ((val) & ~(mask));                      \
1660                 WREG32(reg, tmp_);                              \
1661         } while (0)
1662 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1663 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1664 #define WREG32_PLL_P(reg, val, mask)                            \
1665         do {                                                    \
1666                 uint32_t tmp_ = RREG32_PLL(reg);                \
1667                 tmp_ &= (mask);                                 \
1668                 tmp_ |= ((val) & ~(mask));                      \
1669                 WREG32_PLL(reg, tmp_);                          \
1670         } while (0)
1671 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1672 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1673 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1674
1675 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1676 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1677 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1678 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1679
1680 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1681 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1682
1683 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1684         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1685          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1686
1687 #define REG_GET_FIELD(value, reg, field)                                \
1688         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1689
1690 #define WREG32_FIELD(reg, field, val)   \
1691         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1692
1693 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1694         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1695
1696 /*
1697  * BIOS helpers.
1698  */
1699 #define RBIOS8(i) (adev->bios[i])
1700 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1701 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1702
1703 static inline struct amdgpu_sdma_instance *
1704 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1705 {
1706         struct amdgpu_device *adev = ring->adev;
1707         int i;
1708
1709         for (i = 0; i < adev->sdma.num_instances; i++)
1710                 if (&adev->sdma.instance[i].ring == ring)
1711                         break;
1712
1713         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1714                 return &adev->sdma.instance[i];
1715         else
1716                 return NULL;
1717 }
1718
1719 /*
1720  * ASICs macro.
1721  */
1722 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1723 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1724 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1725 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1726 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1727 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1728 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1729 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1730 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1731 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1732 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1733 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1734 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
1735 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1736 #define amdgpu_gart_get_vm_pde(adev, addr) (adev)->gart.gart_funcs->get_vm_pde((adev), (addr))
1737 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1738 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1739 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1740 #define amdgpu_vm_get_pte_flags(adev, flags) (adev)->gart.gart_funcs->get_vm_pte_flags((adev),(flags))
1741 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1742 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1743 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1744 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1745 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1746 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1747 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
1748 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1749 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1750 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1751 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1752 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1753 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
1754 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1755 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1756 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1757 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1758 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1759 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1760 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1761 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1762 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1763 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1764 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1765 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1766 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
1767 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1768 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1769 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1770 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1771 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1772 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1773 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1774 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1775 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1776 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1777 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1778 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1779 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1780 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1781 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1782 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1783
1784 /* Common functions */
1785 int amdgpu_gpu_reset(struct amdgpu_device *adev);
1786 bool amdgpu_need_backup(struct amdgpu_device *adev);
1787 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
1788 bool amdgpu_need_post(struct amdgpu_device *adev);
1789 void amdgpu_update_display_priority(struct amdgpu_device *adev);
1790
1791 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1792                                   u64 num_vis_bytes);
1793 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1794 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1795 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
1796 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
1797                                      uint32_t flags);
1798 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
1799 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
1800 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
1801                                   unsigned long end);
1802 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
1803                                        int *last_invalidated);
1804 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
1805 uint64_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
1806                                  struct ttm_mem_reg *mem);
1807 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
1808 void amdgpu_gart_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
1809 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
1810 int amdgpu_ttm_init(struct amdgpu_device *adev);
1811 void amdgpu_ttm_fini(struct amdgpu_device *adev);
1812 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
1813                                              const u32 *registers,
1814                                              const u32 array_size);
1815
1816 bool amdgpu_device_is_px(struct drm_device *dev);
1817 /* atpx handler */
1818 #if defined(CONFIG_VGA_SWITCHEROO)
1819 void amdgpu_register_atpx_handler(void);
1820 void amdgpu_unregister_atpx_handler(void);
1821 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1822 bool amdgpu_is_atpx_hybrid(void);
1823 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1824 bool amdgpu_has_atpx(void);
1825 #else
1826 static inline void amdgpu_register_atpx_handler(void) {}
1827 static inline void amdgpu_unregister_atpx_handler(void) {}
1828 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1829 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1830 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1831 static inline bool amdgpu_has_atpx(void) { return false; }
1832 #endif
1833
1834 /*
1835  * KMS
1836  */
1837 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1838 extern const int amdgpu_max_kms_ioctl;
1839
1840 bool amdgpu_kms_vram_lost(struct amdgpu_device *adev,
1841                           struct amdgpu_fpriv *fpriv);
1842 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1843 void amdgpu_driver_unload_kms(struct drm_device *dev);
1844 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1845 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1846 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1847                                  struct drm_file *file_priv);
1848 int amdgpu_suspend(struct amdgpu_device *adev);
1849 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1850 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1851 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1852 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1853 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1854 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1855                              unsigned long arg);
1856
1857 /*
1858  * functions used by amdgpu_encoder.c
1859  */
1860 struct amdgpu_afmt_acr {
1861         u32 clock;
1862
1863         int n_32khz;
1864         int cts_32khz;
1865
1866         int n_44_1khz;
1867         int cts_44_1khz;
1868
1869         int n_48khz;
1870         int cts_48khz;
1871
1872 };
1873
1874 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1875
1876 /* amdgpu_acpi.c */
1877 #if defined(CONFIG_ACPI)
1878 int amdgpu_acpi_init(struct amdgpu_device *adev);
1879 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1880 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1881 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1882                                                 u8 perf_req, bool advertise);
1883 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1884 #else
1885 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1886 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1887 #endif
1888
1889 struct amdgpu_bo_va_mapping *
1890 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1891                        uint64_t addr, struct amdgpu_bo **bo);
1892 int amdgpu_cs_sysvm_access_required(struct amdgpu_cs_parser *parser);
1893
1894 #include "amdgpu_object.h"
1895 #endif