drivers/pci/dwc/pcie-designware.h

   1 /*
   2  * Synopsys DesignWare PCIe host controller driver
   3  *
   4  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  *
   7  * Author: Jingoo Han <[email protected]>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13
  14 #ifndef _PCIE_DESIGNWARE_H
  15 #define _PCIE_DESIGNWARE_H
  16
  17 #include <linux/irq.h>
  18 #include <linux/msi.h>
  19 #include <linux/pci.h>
  20
  21 #include <linux/pci-epc.h>
  22 #include <linux/pci-epf.h>
  23
  24 /* Parameters for the waiting for link up routine */
  25 #define LINK_WAIT_MAX_RETRIES           10
  26 #define LINK_WAIT_USLEEP_MIN            90000
  27 #define LINK_WAIT_USLEEP_MAX            100000
  28
  29 /* Parameters for the waiting for iATU enabled routine */
  30 #define LINK_WAIT_MAX_IATU_RETRIES      5
  31 #define LINK_WAIT_IATU_MIN              9000
  32 #define LINK_WAIT_IATU_MAX              10000
  33
  34 /* Synopsys-specific PCIe configuration registers */
  35 #define PCIE_PORT_LINK_CONTROL          0x710
  36 #define PORT_LINK_MODE_MASK             (0x3f << 16)
  37 #define PORT_LINK_MODE_1_LANES          (0x1 << 16)
  38 #define PORT_LINK_MODE_2_LANES          (0x3 << 16)
  39 #define PORT_LINK_MODE_4_LANES          (0x7 << 16)
  40 #define PORT_LINK_MODE_8_LANES          (0xf << 16)
  41
  42 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  43 #define PORT_LOGIC_SPEED_CHANGE         (0x1 << 17)
  44 #define PORT_LOGIC_LINK_WIDTH_MASK      (0x1f << 8)
  45 #define PORT_LOGIC_LINK_WIDTH_1_LANES   (0x1 << 8)
  46 #define PORT_LOGIC_LINK_WIDTH_2_LANES   (0x2 << 8)
  47 #define PORT_LOGIC_LINK_WIDTH_4_LANES   (0x4 << 8)
  48 #define PORT_LOGIC_LINK_WIDTH_8_LANES   (0x8 << 8)
  49
  50 #define PCIE_MSI_ADDR_LO                0x820
  51 #define PCIE_MSI_ADDR_HI                0x824
  52 #define PCIE_MSI_INTR0_ENABLE           0x828
  53 #define PCIE_MSI_INTR0_MASK             0x82C
  54 #define PCIE_MSI_INTR0_STATUS           0x830
  55
  56 #define PCIE_ATU_VIEWPORT               0x900
  57 #define PCIE_ATU_REGION_INBOUND         (0x1 << 31)
  58 #define PCIE_ATU_REGION_OUTBOUND        (0x0 << 31)
  59 #define PCIE_ATU_REGION_INDEX2          (0x2 << 0)
  60 #define PCIE_ATU_REGION_INDEX1          (0x1 << 0)
  61 #define PCIE_ATU_REGION_INDEX0          (0x0 << 0)
  62 #define PCIE_ATU_CR1                    0x904
  63 #define PCIE_ATU_TYPE_MEM               (0x0 << 0)
  64 #define PCIE_ATU_TYPE_IO                (0x2 << 0)
  65 #define PCIE_ATU_TYPE_CFG0              (0x4 << 0)
  66 #define PCIE_ATU_TYPE_CFG1              (0x5 << 0)
  67 #define PCIE_ATU_CR2                    0x908
  68 #define PCIE_ATU_ENABLE                 (0x1 << 31)
  69 #define PCIE_ATU_BAR_MODE_ENABLE        (0x1 << 30)
  70 #define PCIE_ATU_LOWER_BASE             0x90C
  71 #define PCIE_ATU_UPPER_BASE             0x910
  72 #define PCIE_ATU_LIMIT                  0x914
  73 #define PCIE_ATU_LOWER_TARGET           0x918
  74 #define PCIE_ATU_BUS(x)                 (((x) & 0xff) << 24)
  75 #define PCIE_ATU_DEV(x)                 (((x) & 0x1f) << 19)
  76 #define PCIE_ATU_FUNC(x)                (((x) & 0x7) << 16)
  77 #define PCIE_ATU_UPPER_TARGET           0x91C
  78
  79 #define PCIE_MISC_CONTROL_1_OFF         0x8BC
  80 #define PCIE_DBI_RO_WR_EN               (0x1 << 0)
  81
  82 /*
  83  * iATU Unroll-specific register definitions
  84  * From 4.80 core version the address translation will be made by unroll
  85  */
  86 #define PCIE_ATU_UNR_REGION_CTRL1       0x00
  87 #define PCIE_ATU_UNR_REGION_CTRL2       0x04
  88 #define PCIE_ATU_UNR_LOWER_BASE         0x08
  89 #define PCIE_ATU_UNR_UPPER_BASE         0x0C
  90 #define PCIE_ATU_UNR_LIMIT              0x10
  91 #define PCIE_ATU_UNR_LOWER_TARGET       0x14
  92 #define PCIE_ATU_UNR_UPPER_TARGET       0x18
  93
  94 /* Register address builder */
  95 #define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region)        \
  96                         ((0x3 << 20) | ((region) << 9))
  97
  98 #define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region)                         \
  99                         ((0x3 << 20) | ((region) << 9) | (0x1 << 8))
 100
 101 #define MSI_MESSAGE_CONTROL             0x52
 102 #define MSI_CAP_MMC_SHIFT               1
 103 #define MSI_CAP_MME_SHIFT               4
 104 #define MSI_CAP_MME_MASK                (7 << MSI_CAP_MME_SHIFT)
 105 #define MSI_MESSAGE_ADDR_L32            0x54
 106 #define MSI_MESSAGE_ADDR_U32            0x58
 107
 108 /*
 109  * Maximum number of MSI IRQs can be 256 per controller. But keep
 110  * it 32 as of now. Probably we will never need more than 32. If needed,
 111  * then increment it in multiple of 32.
 112  */
 113 #define MAX_MSI_IRQS                    32
 114 #define MAX_MSI_CTRLS                   (MAX_MSI_IRQS / 32)
 115
 116 struct pcie_port;
 117 struct dw_pcie;
 118 struct dw_pcie_ep;
 119
 120 enum dw_pcie_region_type {
 121         DW_PCIE_REGION_UNKNOWN,
 122         DW_PCIE_REGION_INBOUND,
 123         DW_PCIE_REGION_OUTBOUND,
 124 };
 125
 126 enum dw_pcie_device_mode {
 127         DW_PCIE_UNKNOWN_TYPE,
 128         DW_PCIE_EP_TYPE,
 129         DW_PCIE_LEG_EP_TYPE,
 130         DW_PCIE_RC_TYPE,
 131 };
 132
 133 struct dw_pcie_host_ops {
 134         int (*rd_own_conf)(struct pcie_port *pp, int where, int size, u32 *val);
 135         int (*wr_own_conf)(struct pcie_port *pp, int where, int size, u32 val);
 136         int (*rd_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 137                              unsigned int devfn, int where, int size, u32 *val);
 138         int (*wr_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 139                              unsigned int devfn, int where, int size, u32 val);
 140         int (*host_init)(struct pcie_port *pp);
 141         void (*msi_set_irq)(struct pcie_port *pp, int irq);
 142         void (*msi_clear_irq)(struct pcie_port *pp, int irq);
 143         phys_addr_t (*get_msi_addr)(struct pcie_port *pp);
 144         u32 (*get_msi_data)(struct pcie_port *pp, int pos);
 145         void (*scan_bus)(struct pcie_port *pp);
 146         int (*msi_host_init)(struct pcie_port *pp, struct msi_controller *chip);
 147 };
 148
 149 struct pcie_port {
 150         u8                      root_bus_nr;
 151         u64                     cfg0_base;
 152         void __iomem            *va_cfg0_base;
 153         u32                     cfg0_size;
 154         u64                     cfg1_base;
 155         void __iomem            *va_cfg1_base;
 156         u32                     cfg1_size;
 157         resource_size_t         io_base;
 158         phys_addr_t             io_bus_addr;
 159         u32                     io_size;
 160         u64                     mem_base;
 161         phys_addr_t             mem_bus_addr;
 162         u32                     mem_size;
 163         struct resource         *cfg;
 164         struct resource         *io;
 165         struct resource         *mem;
 166         struct resource         *busn;
 167         int                     irq;
 168         const struct dw_pcie_host_ops *ops;
 169         int                     msi_irq;
 170         struct irq_domain       *irq_domain;
 171         unsigned long           msi_data;
 172         DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
 173 };
 174
 175 enum dw_pcie_as_type {
 176         DW_PCIE_AS_UNKNOWN,
 177         DW_PCIE_AS_MEM,
 178         DW_PCIE_AS_IO,
 179 };
 180
 181 struct dw_pcie_ep_ops {
 182         void    (*ep_init)(struct dw_pcie_ep *ep);
 183         int     (*raise_irq)(struct dw_pcie_ep *ep, enum pci_epc_irq_type type,
 184                              u8 interrupt_num);
 185 };
 186
 187 struct dw_pcie_ep {
 188         struct pci_epc          *epc;
 189         struct dw_pcie_ep_ops   *ops;
 190         phys_addr_t             phys_base;
 191         size_t                  addr_size;
 192         size_t                  page_size;
 193         u8                      bar_to_atu[6];
 194         phys_addr_t             *outbound_addr;
 195         unsigned long           ib_window_map;
 196         unsigned long           ob_window_map;
 197         u32                     num_ib_windows;
 198         u32                     num_ob_windows;
 199 };
 200
 201 struct dw_pcie_ops {
 202         u64     (*cpu_addr_fixup)(u64 cpu_addr);
 203         u32     (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 204                             size_t size);
 205         void    (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 206                              size_t size, u32 val);
 207         int     (*link_up)(struct dw_pcie *pcie);
 208         int     (*start_link)(struct dw_pcie *pcie);
 209         void    (*stop_link)(struct dw_pcie *pcie);
 210 };
 211
 212 struct dw_pcie {
 213         struct device           *dev;
 214         void __iomem            *dbi_base;
 215         void __iomem            *dbi_base2;
 216         u32                     num_viewport;
 217         u8                      iatu_unroll_enabled;
 218         struct pcie_port        pp;
 219         struct dw_pcie_ep       ep;
 220         const struct dw_pcie_ops *ops;
 221 };
 222
 223 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
 224
 225 #define to_dw_pcie_from_ep(endpoint)   \
 226                 container_of((endpoint), struct dw_pcie, ep)
 227
 228 int dw_pcie_read(void __iomem *addr, int size, u32 *val);
 229 int dw_pcie_write(void __iomem *addr, int size, u32 val);
 230
 231 u32 __dw_pcie_read_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
 232                        size_t size);
 233 void __dw_pcie_write_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
 234                          size_t size, u32 val);
 235 int dw_pcie_link_up(struct dw_pcie *pci);
 236 int dw_pcie_wait_for_link(struct dw_pcie *pci);
 237 void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
 238                                int type, u64 cpu_addr, u64 pci_addr,
 239                                u32 size);
 240 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
 241                              u64 cpu_addr, enum dw_pcie_as_type as_type);
 242 void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
 243                          enum dw_pcie_region_type type);
 244 void dw_pcie_setup(struct dw_pcie *pci);
 245
 246 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
 247 {
 248         __dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x4, val);
 249 }
 250
 251 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
 252 {
 253         return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x4);
 254 }
 255
 256 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
 257 {
 258         __dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x2, val);
 259 }
 260
 261 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
 262 {
 263         return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x2);
 264 }
 265
 266 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
 267 {
 268         __dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x1, val);
 269 }
 270
 271 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
 272 {
 273         return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x1);
 274 }
 275
 276 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
 277 {
 278         __dw_pcie_write_dbi(pci, pci->dbi_base2, reg, 0x4, val);
 279 }
 280
 281 static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
 282 {
 283         return __dw_pcie_read_dbi(pci, pci->dbi_base2, reg, 0x4);
 284 }
 285
 286 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
 287 {
 288         u32 reg;
 289         u32 val;
 290
 291         reg = PCIE_MISC_CONTROL_1_OFF;
 292         val = dw_pcie_readl_dbi(pci, reg);
 293         val |= PCIE_DBI_RO_WR_EN;
 294         dw_pcie_writel_dbi(pci, reg, val);
 295 }
 296
 297 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
 298 {
 299         u32 reg;
 300         u32 val;
 301
 302         reg = PCIE_MISC_CONTROL_1_OFF;
 303         val = dw_pcie_readl_dbi(pci, reg);
 304         val &= ~PCIE_DBI_RO_WR_EN;
 305         dw_pcie_writel_dbi(pci, reg, val);
 306 }
 307
 308 #ifdef CONFIG_PCIE_DW_HOST
 309 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
 310 void dw_pcie_msi_init(struct pcie_port *pp);
 311 void dw_pcie_setup_rc(struct pcie_port *pp);
 312 int dw_pcie_host_init(struct pcie_port *pp);
 313 #else
 314 static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 315 {
 316         return IRQ_NONE;
 317 }
 318
 319 static inline void dw_pcie_msi_init(struct pcie_port *pp)
 320 {
 321 }
 322
 323 static inline void dw_pcie_setup_rc(struct pcie_port *pp)
 324 {
 325 }
 326
 327 static inline int dw_pcie_host_init(struct pcie_port *pp)
 328 {
 329         return 0;
 330 }
 331 #endif
 332
 333 #ifdef CONFIG_PCIE_DW_EP
 334 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
 335 int dw_pcie_ep_init(struct dw_pcie_ep *ep);
 336 void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
 337 #else
 338 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
 339 {
 340 }
 341
 342 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
 343 {
 344         return 0;
 345 }
 346
 347 static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
 348 {
 349 }
 350 #endif
 351 #endif /* _PCIE_DESIGNWARE_H */