drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include "amdgpu_ctx.h"
  32
  33 #include <linux/atomic.h>
  34 #include <linux/wait.h>
  35 #include <linux/list.h>
  36 #include <linux/kref.h>
  37 #include <linux/rbtree.h>
  38 #include <linux/hashtable.h>
  39 #include <linux/dma-fence.h>
  40
  41 #include <drm/ttm/ttm_bo_api.h>
  42 #include <drm/ttm/ttm_bo_driver.h>
  43 #include <drm/ttm/ttm_placement.h>
  44 #include <drm/ttm/ttm_module.h>
  45 #include <drm/ttm/ttm_execbuf_util.h>
  46
  47 #include <drm/drmP.h>
  48 #include <drm/drm_gem.h>
  49 #include <drm/amdgpu_drm.h>
  50 #include <drm/gpu_scheduler.h>
  51
  52 #include <kgd_kfd_interface.h>
  53 #include "dm_pp_interface.h"
  54 #include "kgd_pp_interface.h"
  55
  56 #include "amd_shared.h"
  57 #include "amdgpu_mode.h"
  58 #include "amdgpu_ih.h"
  59 #include "amdgpu_irq.h"
  60 #include "amdgpu_ucode.h"
  61 #include "amdgpu_ttm.h"
  62 #include "amdgpu_psp.h"
  63 #include "amdgpu_gds.h"
  64 #include "amdgpu_sync.h"
  65 #include "amdgpu_ring.h"
  66 #include "amdgpu_vm.h"
  67 #include "amdgpu_dpm.h"
  68 #include "amdgpu_acp.h"
  69 #include "amdgpu_uvd.h"
  70 #include "amdgpu_vce.h"
  71 #include "amdgpu_vcn.h"
  72 #include "amdgpu_mn.h"
  73 #include "amdgpu_gmc.h"
  74 #include "amdgpu_gfx.h"
  75 #include "amdgpu_sdma.h"
  76 #include "amdgpu_dm.h"
  77 #include "amdgpu_virt.h"
  78 #include "amdgpu_gart.h"
  79 #include "amdgpu_debugfs.h"
  80 #include "amdgpu_job.h"
  81 #include "amdgpu_bo_list.h"
  82 #include "amdgpu_gem.h"
  83
  84 /*
  85  * Modules parameters.
  86  */
  87 extern int amdgpu_modeset;
  88 extern int amdgpu_vram_limit;
  89 extern int amdgpu_vis_vram_limit;
  90 extern int amdgpu_gart_size;
  91 extern int amdgpu_gtt_size;
  92 extern int amdgpu_moverate;
  93 extern int amdgpu_benchmarking;
  94 extern int amdgpu_testing;
  95 extern int amdgpu_audio;
  96 extern int amdgpu_disp_priority;
  97 extern int amdgpu_hw_i2c;
  98 extern int amdgpu_pcie_gen2;
  99 extern int amdgpu_msi;
 100 extern int amdgpu_lockup_timeout;
 101 extern int amdgpu_dpm;
 102 extern int amdgpu_fw_load_type;
 103 extern int amdgpu_aspm;
 104 extern int amdgpu_runtime_pm;
 105 extern uint amdgpu_ip_block_mask;
 106 extern int amdgpu_bapm;
 107 extern int amdgpu_deep_color;
 108 extern int amdgpu_vm_size;
 109 extern int amdgpu_vm_block_size;
 110 extern int amdgpu_vm_fragment_size;
 111 extern int amdgpu_vm_fault_stop;
 112 extern int amdgpu_vm_debug;
 113 extern int amdgpu_vm_update_mode;
 114 extern int amdgpu_dc;
 115 extern int amdgpu_sched_jobs;
 116 extern int amdgpu_sched_hw_submission;
 117 extern uint amdgpu_pcie_gen_cap;
 118 extern uint amdgpu_pcie_lane_cap;
 119 extern uint amdgpu_cg_mask;
 120 extern uint amdgpu_pg_mask;
 121 extern uint amdgpu_sdma_phase_quantum;
 122 extern char *amdgpu_disable_cu;
 123 extern char *amdgpu_virtual_display;
 124 extern uint amdgpu_pp_feature_mask;
 125 extern int amdgpu_vram_page_split;
 126 extern int amdgpu_ngg;
 127 extern int amdgpu_prim_buf_per_se;
 128 extern int amdgpu_pos_buf_per_se;
 129 extern int amdgpu_cntl_sb_buf_per_se;
 130 extern int amdgpu_param_buf_per_se;
 131 extern int amdgpu_job_hang_limit;
 132 extern int amdgpu_lbpw;
 133 extern int amdgpu_compute_multipipe;
 134 extern int amdgpu_gpu_recovery;
 135 extern int amdgpu_emu_mode;
 136 extern uint amdgpu_smu_memory_pool_size;
 137
 138 #ifdef CONFIG_DRM_AMDGPU_SI
 139 extern int amdgpu_si_support;
 140 #endif
 141 #ifdef CONFIG_DRM_AMDGPU_CIK
 142 extern int amdgpu_cik_support;
 143 #endif
 144
 145 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 146 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 147 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 148 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 149 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 150 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 151 #define AMDGPU_IB_POOL_SIZE                     16
 152 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 153 #define AMDGPUFB_CONN_LIMIT                     4
 154 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 155
 156 /* hard reset data */
 157 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 158
 159 /* reset flags */
 160 #define AMDGPU_RESET_GFX                        (1 << 0)
 161 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 162 #define AMDGPU_RESET_DMA                        (1 << 2)
 163 #define AMDGPU_RESET_CP                         (1 << 3)
 164 #define AMDGPU_RESET_GRBM                       (1 << 4)
 165 #define AMDGPU_RESET_DMA1                       (1 << 5)
 166 #define AMDGPU_RESET_RLC                        (1 << 6)
 167 #define AMDGPU_RESET_SEM                        (1 << 7)
 168 #define AMDGPU_RESET_IH                         (1 << 8)
 169 #define AMDGPU_RESET_VMC                        (1 << 9)
 170 #define AMDGPU_RESET_MC                         (1 << 10)
 171 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 172 #define AMDGPU_RESET_UVD                        (1 << 12)
 173 #define AMDGPU_RESET_VCE                        (1 << 13)
 174 #define AMDGPU_RESET_VCE1                       (1 << 14)
 175
 176 /* max cursor sizes (in pixels) */
 177 #define CIK_CURSOR_WIDTH 128
 178 #define CIK_CURSOR_HEIGHT 128
 179
 180 struct amdgpu_device;
 181 struct amdgpu_ib;
 182 struct amdgpu_cs_parser;
 183 struct amdgpu_job;
 184 struct amdgpu_irq_src;
 185 struct amdgpu_fpriv;
 186 struct amdgpu_bo_va_mapping;
 187 struct amdgpu_atif;
 188
 189 enum amdgpu_cp_irq {
 190         AMDGPU_CP_IRQ_GFX_EOP = 0,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 197         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 199
 200         AMDGPU_CP_IRQ_LAST
 201 };
 202
 203 enum amdgpu_thermal_irq {
 204         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 205         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 206
 207         AMDGPU_THERMAL_IRQ_LAST
 208 };
 209
 210 enum amdgpu_kiq_irq {
 211         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 212         AMDGPU_CP_KIQ_IRQ_LAST
 213 };
 214
 215 int amdgpu_device_ip_set_clockgating_state(void *dev,
 216                                            enum amd_ip_block_type block_type,
 217                                            enum amd_clockgating_state state);
 218 int amdgpu_device_ip_set_powergating_state(void *dev,
 219                                            enum amd_ip_block_type block_type,
 220                                            enum amd_powergating_state state);
 221 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 222                                             u32 *flags);
 223 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 224                                    enum amd_ip_block_type block_type);
 225 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 226                               enum amd_ip_block_type block_type);
 227
 228 #define AMDGPU_MAX_IP_NUM 16
 229
 230 struct amdgpu_ip_block_status {
 231         bool valid;
 232         bool sw;
 233         bool hw;
 234         bool late_initialized;
 235         bool hang;
 236 };
 237
 238 struct amdgpu_ip_block_version {
 239         const enum amd_ip_block_type type;
 240         const u32 major;
 241         const u32 minor;
 242         const u32 rev;
 243         const struct amd_ip_funcs *funcs;
 244 };
 245
 246 struct amdgpu_ip_block {
 247         struct amdgpu_ip_block_status status;
 248         const struct amdgpu_ip_block_version *version;
 249 };
 250
 251 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 252                                        enum amd_ip_block_type type,
 253                                        u32 major, u32 minor);
 254
 255 struct amdgpu_ip_block *
 256 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 257                               enum amd_ip_block_type type);
 258
 259 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 260                                const struct amdgpu_ip_block_version *ip_block_version);
 261
 262 /*
 263  * BIOS.
 264  */
 265 bool amdgpu_get_bios(struct amdgpu_device *adev);
 266 bool amdgpu_read_bios(struct amdgpu_device *adev);
 267
 268 /*
 269  * Clocks
 270  */
 271
 272 #define AMDGPU_MAX_PPLL 3
 273
 274 struct amdgpu_clock {
 275         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 276         struct amdgpu_pll spll;
 277         struct amdgpu_pll mpll;
 278         /* 10 Khz units */
 279         uint32_t default_mclk;
 280         uint32_t default_sclk;
 281         uint32_t default_dispclk;
 282         uint32_t current_dispclk;
 283         uint32_t dp_extclk;
 284         uint32_t max_pixel_clock;
 285 };
 286
 287 /* sub-allocation manager, it has to be protected by another lock.
 288  * By conception this is an helper for other part of the driver
 289  * like the indirect buffer or semaphore, which both have their
 290  * locking.
 291  *
 292  * Principe is simple, we keep a list of sub allocation in offset
 293  * order (first entry has offset == 0, last entry has the highest
 294  * offset).
 295  *
 296  * When allocating new object we first check if there is room at
 297  * the end total_size - (last_object_offset + last_object_size) >=
 298  * alloc_size. If so we allocate new object there.
 299  *
 300  * When there is not enough room at the end, we start waiting for
 301  * each sub object until we reach object_offset+object_size >=
 302  * alloc_size, this object then become the sub object we return.
 303  *
 304  * Alignment can't be bigger than page size.
 305  *
 306  * Hole are not considered for allocation to keep things simple.
 307  * Assumption is that there won't be hole (all object on same
 308  * alignment).
 309  */
 310
 311 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 312
 313 struct amdgpu_sa_manager {
 314         wait_queue_head_t       wq;
 315         struct amdgpu_bo        *bo;
 316         struct list_head        *hole;
 317         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 318         struct list_head        olist;
 319         unsigned                size;
 320         uint64_t                gpu_addr;
 321         void                    *cpu_ptr;
 322         uint32_t                domain;
 323         uint32_t                align;
 324 };
 325
 326 /* sub-allocation buffer */
 327 struct amdgpu_sa_bo {
 328         struct list_head                olist;
 329         struct list_head                flist;
 330         struct amdgpu_sa_manager        *manager;
 331         unsigned                        soffset;
 332         unsigned                        eoffset;
 333         struct dma_fence                *fence;
 334 };
 335
 336 int amdgpu_fence_slab_init(void);
 337 void amdgpu_fence_slab_fini(void);
 338
 339 /*
 340  * GPU doorbell structures, functions & helpers
 341  */
 342 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 343 {
 344         AMDGPU_DOORBELL_KIQ                     = 0x000,
 345         AMDGPU_DOORBELL_HIQ                     = 0x001,
 346         AMDGPU_DOORBELL_DIQ                     = 0x002,
 347         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 348         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 349         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 350         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 351         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 352         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 353         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 354         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 355         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 356         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 357         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 358         AMDGPU_DOORBELL_IH                      = 0x1E8,
 359         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 360         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 361 } AMDGPU_DOORBELL_ASSIGNMENT;
 362
 363 struct amdgpu_doorbell {
 364         /* doorbell mmio */
 365         resource_size_t         base;
 366         resource_size_t         size;
 367         u32 __iomem             *ptr;
 368         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 369 };
 370
 371 /*
 372  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 373  */
 374 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 375 {
 376         /*
 377          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 378          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 379          *  Compute related doorbells are allocated from 0x00 to 0x8a
 380          */
 381
 382
 383         /* kernel scheduling */
 384         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 385
 386         /* HSA interface queue and debug queue */
 387         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 388         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 389
 390         /* Compute engines */
 391         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 392         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 393         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 394         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 395         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 396         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 397         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 398         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 399
 400         /* User queue doorbell range (128 doorbells) */
 401         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 402         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 403
 404         /* Graphics engine */
 405         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 406
 407         /*
 408          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 409          * Graphics voltage island aperture 1
 410          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 411          */
 412
 413         /* sDMA engines */
 414         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 415         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 416         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 417         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 418
 419         /* Interrupt handler */
 420         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 421         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 422         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 423
 424         /* VCN engine use 32 bits doorbell  */
 425         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 426         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 427         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 428         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 429
 430         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 431          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 432          */
 433         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 434         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 435         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 436         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 437
 438         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 439         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 440         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 441         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 442
 443         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 444         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 445 } AMDGPU_DOORBELL64_ASSIGNMENT;
 446
 447 /*
 448  * IRQS.
 449  */
 450
 451 struct amdgpu_flip_work {
 452         struct delayed_work             flip_work;
 453         struct work_struct              unpin_work;
 454         struct amdgpu_device            *adev;
 455         int                             crtc_id;
 456         u32                             target_vblank;
 457         uint64_t                        base;
 458         struct drm_pending_vblank_event *event;
 459         struct amdgpu_bo                *old_abo;
 460         struct dma_fence                *excl;
 461         unsigned                        shared_count;
 462         struct dma_fence                **shared;
 463         struct dma_fence_cb             cb;
 464         bool                            async;
 465 };
 466
 467
 468 /*
 469  * CP & rings.
 470  */
 471
 472 struct amdgpu_ib {
 473         struct amdgpu_sa_bo             *sa_bo;
 474         uint32_t                        length_dw;
 475         uint64_t                        gpu_addr;
 476         uint32_t                        *ptr;
 477         uint32_t                        flags;
 478 };
 479
 480 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 481
 482 /*
 483  * file private structure
 484  */
 485
 486 struct amdgpu_fpriv {
 487         struct amdgpu_vm        vm;
 488         struct amdgpu_bo_va     *prt_va;
 489         struct amdgpu_bo_va     *csa_va;
 490         struct mutex            bo_list_lock;
 491         struct idr              bo_list_handles;
 492         struct amdgpu_ctx_mgr   ctx_mgr;
 493 };
 494
 495 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 496                   unsigned size, struct amdgpu_ib *ib);
 497 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 498                     struct dma_fence *f);
 499 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 500                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 501                        struct dma_fence **f);
 502 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 503 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 504 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 505
 506 /*
 507  * CS.
 508  */
 509 struct amdgpu_cs_chunk {
 510         uint32_t                chunk_id;
 511         uint32_t                length_dw;
 512         void                    *kdata;
 513 };
 514
 515 struct amdgpu_cs_parser {
 516         struct amdgpu_device    *adev;
 517         struct drm_file         *filp;
 518         struct amdgpu_ctx       *ctx;
 519
 520         /* chunks */
 521         unsigned                nchunks;
 522         struct amdgpu_cs_chunk  *chunks;
 523
 524         /* scheduler job object */
 525         struct amdgpu_job       *job;
 526         struct drm_sched_entity *entity;
 527
 528         /* buffer objects */
 529         struct ww_acquire_ctx           ticket;
 530         struct amdgpu_bo_list           *bo_list;
 531         struct amdgpu_mn                *mn;
 532         struct amdgpu_bo_list_entry     vm_pd;
 533         struct list_head                validated;
 534         struct dma_fence                *fence;
 535         uint64_t                        bytes_moved_threshold;
 536         uint64_t                        bytes_moved_vis_threshold;
 537         uint64_t                        bytes_moved;
 538         uint64_t                        bytes_moved_vis;
 539         struct amdgpu_bo_list_entry     *evictable;
 540
 541         /* user fence */
 542         struct amdgpu_bo_list_entry     uf_entry;
 543
 544         unsigned num_post_dep_syncobjs;
 545         struct drm_syncobj **post_dep_syncobjs;
 546 };
 547
 548 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
 549                                       uint32_t ib_idx, int idx)
 550 {
 551         return p->job->ibs[ib_idx].ptr[idx];
 552 }
 553
 554 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
 555                                        uint32_t ib_idx, int idx,
 556                                        uint32_t value)
 557 {
 558         p->job->ibs[ib_idx].ptr[idx] = value;
 559 }
 560
 561 /*
 562  * Writeback
 563  */
 564 #define AMDGPU_MAX_WB 128       /* Reserve at most 128 WB slots for amdgpu-owned rings. */
 565
 566 struct amdgpu_wb {
 567         struct amdgpu_bo        *wb_obj;
 568         volatile uint32_t       *wb;
 569         uint64_t                gpu_addr;
 570         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 571         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 572 };
 573
 574 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 575 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 576
 577 /*
 578  * Benchmarking
 579  */
 580 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 581
 582
 583 /*
 584  * Testing
 585  */
 586 void amdgpu_test_moves(struct amdgpu_device *adev);
 587
 588
 589 /*
 590  * amdgpu smumgr functions
 591  */
 592 struct amdgpu_smumgr_funcs {
 593         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
 594         int (*request_smu_load_fw)(struct amdgpu_device *adev);
 595         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
 596 };
 597
 598 /*
 599  * amdgpu smumgr
 600  */
 601 struct amdgpu_smumgr {
 602         struct amdgpu_bo *toc_buf;
 603         struct amdgpu_bo *smu_buf;
 604         /* asic priv smu data */
 605         void *priv;
 606         spinlock_t smu_lock;
 607         /* smumgr functions */
 608         const struct amdgpu_smumgr_funcs *smumgr_funcs;
 609         /* ucode loading complete flag */
 610         uint32_t fw_flags;
 611 };
 612
 613 /*
 614  * ASIC specific register table accessible by UMD
 615  */
 616 struct amdgpu_allowed_register_entry {
 617         uint32_t reg_offset;
 618         bool grbm_indexed;
 619 };
 620
 621 /*
 622  * ASIC specific functions.
 623  */
 624 struct amdgpu_asic_funcs {
 625         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 626         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 627                                    u8 *bios, u32 length_bytes);
 628         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 629                              u32 sh_num, u32 reg_offset, u32 *value);
 630         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 631         int (*reset)(struct amdgpu_device *adev);
 632         /* get the reference clock */
 633         u32 (*get_xclk)(struct amdgpu_device *adev);
 634         /* MM block clocks */
 635         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 636         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 637         /* static power management */
 638         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 639         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 640         /* get config memsize register */
 641         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 642         /* flush hdp write queue */
 643         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 644         /* invalidate hdp read cache */
 645         void (*invalidate_hdp)(struct amdgpu_device *adev,
 646                                struct amdgpu_ring *ring);
 647         /* check if the asic needs a full reset of if soft reset will work */
 648         bool (*need_full_reset)(struct amdgpu_device *adev);
 649 };
 650
 651 /*
 652  * IOCTL.
 653  */
 654 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 655                                 struct drm_file *filp);
 656
 657 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 658 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 659                                     struct drm_file *filp);
 660 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 661 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 662                                 struct drm_file *filp);
 663
 664 /* VRAM scratch page for HDP bug, default vram page */
 665 struct amdgpu_vram_scratch {
 666         struct amdgpu_bo                *robj;
 667         volatile uint32_t               *ptr;
 668         u64                             gpu_addr;
 669 };
 670
 671 /*
 672  * ACPI
 673  */
 674 struct amdgpu_atcs_functions {
 675         bool get_ext_state;
 676         bool pcie_perf_req;
 677         bool pcie_dev_rdy;
 678         bool pcie_bus_width;
 679 };
 680
 681 struct amdgpu_atcs {
 682         struct amdgpu_atcs_functions functions;
 683 };
 684
 685 /*
 686  * Firmware VRAM reservation
 687  */
 688 struct amdgpu_fw_vram_usage {
 689         u64 start_offset;
 690         u64 size;
 691         struct amdgpu_bo *reserved_bo;
 692         void *va;
 693 };
 694
 695 /*
 696  * CGS
 697  */
 698 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 699 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 700
 701 /*
 702  * Core structure, functions and helpers.
 703  */
 704 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 705 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 706
 707 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 708 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 709
 710
 711 /*
 712  * amdgpu nbio functions
 713  *
 714  */
 715 struct nbio_hdp_flush_reg {
 716         u32 ref_and_mask_cp0;
 717         u32 ref_and_mask_cp1;
 718         u32 ref_and_mask_cp2;
 719         u32 ref_and_mask_cp3;
 720         u32 ref_and_mask_cp4;
 721         u32 ref_and_mask_cp5;
 722         u32 ref_and_mask_cp6;
 723         u32 ref_and_mask_cp7;
 724         u32 ref_and_mask_cp8;
 725         u32 ref_and_mask_cp9;
 726         u32 ref_and_mask_sdma0;
 727         u32 ref_and_mask_sdma1;
 728 };
 729
 730 struct amdgpu_nbio_funcs {
 731         const struct nbio_hdp_flush_reg *hdp_flush_reg;
 732         u32 (*get_hdp_flush_req_offset)(struct amdgpu_device *adev);
 733         u32 (*get_hdp_flush_done_offset)(struct amdgpu_device *adev);
 734         u32 (*get_pcie_index_offset)(struct amdgpu_device *adev);
 735         u32 (*get_pcie_data_offset)(struct amdgpu_device *adev);
 736         u32 (*get_rev_id)(struct amdgpu_device *adev);
 737         void (*mc_access_enable)(struct amdgpu_device *adev, bool enable);
 738         void (*hdp_flush)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 739         u32 (*get_memsize)(struct amdgpu_device *adev);
 740         void (*sdma_doorbell_range)(struct amdgpu_device *adev, int instance,
 741                                     bool use_doorbell, int doorbell_index);
 742         void (*enable_doorbell_aperture)(struct amdgpu_device *adev,
 743                                          bool enable);
 744         void (*enable_doorbell_selfring_aperture)(struct amdgpu_device *adev,
 745                                                   bool enable);
 746         void (*ih_doorbell_range)(struct amdgpu_device *adev,
 747                                   bool use_doorbell, int doorbell_index);
 748         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
 749                                                  bool enable);
 750         void (*update_medium_grain_light_sleep)(struct amdgpu_device *adev,
 751                                                 bool enable);
 752         void (*get_clockgating_state)(struct amdgpu_device *adev,
 753                                       u32 *flags);
 754         void (*ih_control)(struct amdgpu_device *adev);
 755         void (*init_registers)(struct amdgpu_device *adev);
 756         void (*detect_hw_virt)(struct amdgpu_device *adev);
 757 };
 758
 759 struct amdgpu_df_funcs {
 760         void (*init)(struct amdgpu_device *adev);
 761         void (*enable_broadcast_mode)(struct amdgpu_device *adev,
 762                                       bool enable);
 763         u32 (*get_fb_channel_number)(struct amdgpu_device *adev);
 764         u32 (*get_hbm_channel_number)(struct amdgpu_device *adev);
 765         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
 766                                                  bool enable);
 767         void (*get_clockgating_state)(struct amdgpu_device *adev,
 768                                       u32 *flags);
 769         void (*enable_ecc_force_par_wr_rmw)(struct amdgpu_device *adev,
 770                                             bool enable);
 771 };
 772 /* Define the HW IP blocks will be used in driver , add more if necessary */
 773 enum amd_hw_ip_block_type {
 774         GC_HWIP = 1,
 775         HDP_HWIP,
 776         SDMA0_HWIP,
 777         SDMA1_HWIP,
 778         MMHUB_HWIP,
 779         ATHUB_HWIP,
 780         NBIO_HWIP,
 781         MP0_HWIP,
 782         MP1_HWIP,
 783         UVD_HWIP,
 784         VCN_HWIP = UVD_HWIP,
 785         VCE_HWIP,
 786         DF_HWIP,
 787         DCE_HWIP,
 788         OSSSYS_HWIP,
 789         SMUIO_HWIP,
 790         PWR_HWIP,
 791         NBIF_HWIP,
 792         THM_HWIP,
 793         CLK_HWIP,
 794         MAX_HWIP
 795 };
 796
 797 #define HWIP_MAX_INSTANCE       6
 798
 799 struct amd_powerplay {
 800         void *pp_handle;
 801         const struct amd_pm_funcs *pp_funcs;
 802         uint32_t pp_feature;
 803 };
 804
 805 #define AMDGPU_RESET_MAGIC_NUM 64
 806 struct amdgpu_device {
 807         struct device                   *dev;
 808         struct drm_device               *ddev;
 809         struct pci_dev                  *pdev;
 810
 811 #ifdef CONFIG_DRM_AMD_ACP
 812         struct amdgpu_acp               acp;
 813 #endif
 814
 815         /* ASIC */
 816         enum amd_asic_type              asic_type;
 817         uint32_t                        family;
 818         uint32_t                        rev_id;
 819         uint32_t                        external_rev_id;
 820         unsigned long                   flags;
 821         int                             usec_timeout;
 822         const struct amdgpu_asic_funcs  *asic_funcs;
 823         bool                            shutdown;
 824         bool                            need_dma32;
 825         bool                            need_swiotlb;
 826         bool                            accel_working;
 827         struct work_struct              reset_work;
 828         struct notifier_block           acpi_nb;
 829         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 830         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 831         unsigned                        debugfs_count;
 832 #if defined(CONFIG_DEBUG_FS)
 833         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 834 #endif
 835         struct amdgpu_atif              *atif;
 836         struct amdgpu_atcs              atcs;
 837         struct mutex                    srbm_mutex;
 838         /* GRBM index mutex. Protects concurrent access to GRBM index */
 839         struct mutex                    grbm_idx_mutex;
 840         struct dev_pm_domain            vga_pm_domain;
 841         bool                            have_disp_power_ref;
 842
 843         /* BIOS */
 844         bool                            is_atom_fw;
 845         uint8_t                         *bios;
 846         uint32_t                        bios_size;
 847         struct amdgpu_bo                *stolen_vga_memory;
 848         uint32_t                        bios_scratch_reg_offset;
 849         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 850
 851         /* Register/doorbell mmio */
 852         resource_size_t                 rmmio_base;
 853         resource_size_t                 rmmio_size;
 854         void __iomem                    *rmmio;
 855         /* protects concurrent MM_INDEX/DATA based register access */
 856         spinlock_t mmio_idx_lock;
 857         /* protects concurrent SMC based register access */
 858         spinlock_t smc_idx_lock;
 859         amdgpu_rreg_t                   smc_rreg;
 860         amdgpu_wreg_t                   smc_wreg;
 861         /* protects concurrent PCIE register access */
 862         spinlock_t pcie_idx_lock;
 863         amdgpu_rreg_t                   pcie_rreg;
 864         amdgpu_wreg_t                   pcie_wreg;
 865         amdgpu_rreg_t                   pciep_rreg;
 866         amdgpu_wreg_t                   pciep_wreg;
 867         /* protects concurrent UVD register access */
 868         spinlock_t uvd_ctx_idx_lock;
 869         amdgpu_rreg_t                   uvd_ctx_rreg;
 870         amdgpu_wreg_t                   uvd_ctx_wreg;
 871         /* protects concurrent DIDT register access */
 872         spinlock_t didt_idx_lock;
 873         amdgpu_rreg_t                   didt_rreg;
 874         amdgpu_wreg_t                   didt_wreg;
 875         /* protects concurrent gc_cac register access */
 876         spinlock_t gc_cac_idx_lock;
 877         amdgpu_rreg_t                   gc_cac_rreg;
 878         amdgpu_wreg_t                   gc_cac_wreg;
 879         /* protects concurrent se_cac register access */
 880         spinlock_t se_cac_idx_lock;
 881         amdgpu_rreg_t                   se_cac_rreg;
 882         amdgpu_wreg_t                   se_cac_wreg;
 883         /* protects concurrent ENDPOINT (audio) register access */
 884         spinlock_t audio_endpt_idx_lock;
 885         amdgpu_block_rreg_t             audio_endpt_rreg;
 886         amdgpu_block_wreg_t             audio_endpt_wreg;
 887         void __iomem                    *rio_mem;
 888         resource_size_t                 rio_mem_size;
 889         struct amdgpu_doorbell          doorbell;
 890
 891         /* clock/pll info */
 892         struct amdgpu_clock            clock;
 893
 894         /* MC */
 895         struct amdgpu_gmc               gmc;
 896         struct amdgpu_gart              gart;
 897         dma_addr_t                      dummy_page_addr;
 898         struct amdgpu_vm_manager        vm_manager;
 899         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 900
 901         /* memory management */
 902         struct amdgpu_mman              mman;
 903         struct amdgpu_vram_scratch      vram_scratch;
 904         struct amdgpu_wb                wb;
 905         atomic64_t                      num_bytes_moved;
 906         atomic64_t                      num_evictions;
 907         atomic64_t                      num_vram_cpu_page_faults;
 908         atomic_t                        gpu_reset_counter;
 909         atomic_t                        vram_lost_counter;
 910
 911         /* data for buffer migration throttling */
 912         struct {
 913                 spinlock_t              lock;
 914                 s64                     last_update_us;
 915                 s64                     accum_us; /* accumulated microseconds */
 916                 s64                     accum_us_vis; /* for visible VRAM */
 917                 u32                     log2_max_MBps;
 918         } mm_stats;
 919
 920         /* display */
 921         bool                            enable_virtual_display;
 922         struct amdgpu_mode_info         mode_info;
 923         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
 924         struct work_struct              hotplug_work;
 925         struct amdgpu_irq_src           crtc_irq;
 926         struct amdgpu_irq_src           pageflip_irq;
 927         struct amdgpu_irq_src           hpd_irq;
 928
 929         /* rings */
 930         u64                             fence_context;
 931         unsigned                        num_rings;
 932         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
 933         bool                            ib_pool_ready;
 934         struct amdgpu_sa_manager        ring_tmp_bo;
 935
 936         /* interrupts */
 937         struct amdgpu_irq               irq;
 938
 939         /* powerplay */
 940         struct amd_powerplay            powerplay;
 941         bool                            pp_force_state_enabled;
 942
 943         /* dpm */
 944         struct amdgpu_pm                pm;
 945         u32                             cg_flags;
 946         u32                             pg_flags;
 947
 948         /* amdgpu smumgr */
 949         struct amdgpu_smumgr smu;
 950
 951         /* gfx */
 952         struct amdgpu_gfx               gfx;
 953
 954         /* sdma */
 955         struct amdgpu_sdma              sdma;
 956
 957         /* uvd */
 958         struct amdgpu_uvd               uvd;
 959
 960         /* vce */
 961         struct amdgpu_vce               vce;
 962
 963         /* vcn */
 964         struct amdgpu_vcn               vcn;
 965
 966         /* firmwares */
 967         struct amdgpu_firmware          firmware;
 968
 969         /* PSP */
 970         struct psp_context              psp;
 971
 972         /* GDS */
 973         struct amdgpu_gds               gds;
 974
 975         /* display related functionality */
 976         struct amdgpu_display_manager dm;
 977
 978         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
 979         int                             num_ip_blocks;
 980         struct mutex    mn_lock;
 981         DECLARE_HASHTABLE(mn_hash, 7);
 982
 983         /* tracking pinned memory */
 984         atomic64_t vram_pin_size;
 985         atomic64_t visible_pin_size;
 986         atomic64_t gart_pin_size;
 987
 988         /* amdkfd interface */
 989         struct kfd_dev          *kfd;
 990
 991         /* soc15 register offset based on ip, instance and  segment */
 992         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
 993
 994         const struct amdgpu_nbio_funcs  *nbio_funcs;
 995         const struct amdgpu_df_funcs    *df_funcs;
 996
 997         /* delayed work_func for deferring clockgating during resume */
 998         struct delayed_work     late_init_work;
 999
1000         struct amdgpu_virt      virt;
1001         /* firmware VRAM reservation */
1002         struct amdgpu_fw_vram_usage fw_vram_usage;
1003
1004         /* link all shadow bo */
1005         struct list_head                shadow_list;
1006         struct mutex                    shadow_list_lock;
1007         /* keep an lru list of rings by HW IP */
1008         struct list_head                ring_lru_list;
1009         spinlock_t                      ring_lru_list_lock;
1010
1011         /* record hw reset is performed */
1012         bool has_hw_reset;
1013         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1014
1015         /* record last mm index being written through WREG32*/
1016         unsigned long last_mm_index;
1017         bool                            in_gpu_reset;
1018         struct mutex  lock_reset;
1019 };
1020
1021 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1022 {
1023         return container_of(bdev, struct amdgpu_device, mman.bdev);
1024 }
1025
1026 int amdgpu_device_init(struct amdgpu_device *adev,
1027                        struct drm_device *ddev,
1028                        struct pci_dev *pdev,
1029                        uint32_t flags);
1030 void amdgpu_device_fini(struct amdgpu_device *adev);
1031 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1032
1033 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1034                         uint32_t acc_flags);
1035 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1036                     uint32_t acc_flags);
1037 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1038 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1039
1040 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1041 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1042
1043 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1044 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1045 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1046 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1047
1048 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1049 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1050
1051 int emu_soc_asic_init(struct amdgpu_device *adev);
1052
1053 /*
1054  * Registers read & write functions.
1055  */
1056
1057 #define AMDGPU_REGS_IDX       (1<<0)
1058 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1059
1060 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1061 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1062
1063 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1064 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1065
1066 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1067 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1068 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1069 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1070 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1071 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1072 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1073 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1074 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1075 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1076 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1077 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1078 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1079 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1080 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1081 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1082 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1083 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1084 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1085 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1086 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1087 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1088 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1089 #define WREG32_P(reg, val, mask)                                \
1090         do {                                                    \
1091                 uint32_t tmp_ = RREG32(reg);                    \
1092                 tmp_ &= (mask);                                 \
1093                 tmp_ |= ((val) & ~(mask));                      \
1094                 WREG32(reg, tmp_);                              \
1095         } while (0)
1096 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1097 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1098 #define WREG32_PLL_P(reg, val, mask)                            \
1099         do {                                                    \
1100                 uint32_t tmp_ = RREG32_PLL(reg);                \
1101                 tmp_ &= (mask);                                 \
1102                 tmp_ |= ((val) & ~(mask));                      \
1103                 WREG32_PLL(reg, tmp_);                          \
1104         } while (0)
1105 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1106 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1107 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1108
1109 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1110 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1111 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1112 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1113
1114 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1115 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1116
1117 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1118         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1119          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1120
1121 #define REG_GET_FIELD(value, reg, field)                                \
1122         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1123
1124 #define WREG32_FIELD(reg, field, val)   \
1125         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1126
1127 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1128         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1129
1130 /*
1131  * BIOS helpers.
1132  */
1133 #define RBIOS8(i) (adev->bios[i])
1134 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1135 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1136
1137 /*
1138  * ASICs macro.
1139  */
1140 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1141 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1142 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1143 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1144 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1145 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1146 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1147 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1148 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1149 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1150 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1151 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1152 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1153 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1154 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1155
1156 /* Common functions */
1157 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1158                               struct amdgpu_job* job, bool force);
1159 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1160 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1161
1162 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1163                                   u64 num_vis_bytes);
1164 void amdgpu_device_vram_location(struct amdgpu_device *adev,
1165                                  struct amdgpu_gmc *mc, u64 base);
1166 void amdgpu_device_gart_location(struct amdgpu_device *adev,
1167                                  struct amdgpu_gmc *mc);
1168 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1169 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1170                                              const u32 *registers,
1171                                              const u32 array_size);
1172
1173 bool amdgpu_device_is_px(struct drm_device *dev);
1174 /* atpx handler */
1175 #if defined(CONFIG_VGA_SWITCHEROO)
1176 void amdgpu_register_atpx_handler(void);
1177 void amdgpu_unregister_atpx_handler(void);
1178 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1179 bool amdgpu_is_atpx_hybrid(void);
1180 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1181 bool amdgpu_has_atpx(void);
1182 #else
1183 static inline void amdgpu_register_atpx_handler(void) {}
1184 static inline void amdgpu_unregister_atpx_handler(void) {}
1185 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1186 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1187 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1188 static inline bool amdgpu_has_atpx(void) { return false; }
1189 #endif
1190
1191 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1192 void *amdgpu_atpx_get_dhandle(void);
1193 #else
1194 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1195 #endif
1196
1197 /*
1198  * KMS
1199  */
1200 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1201 extern const int amdgpu_max_kms_ioctl;
1202
1203 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1204 void amdgpu_driver_unload_kms(struct drm_device *dev);
1205 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1206 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1207 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1208                                  struct drm_file *file_priv);
1209 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1210 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1211 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1212 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1213 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1214 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1215 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1216                              unsigned long arg);
1217
1218 /*
1219  * functions used by amdgpu_encoder.c
1220  */
1221 struct amdgpu_afmt_acr {
1222         u32 clock;
1223
1224         int n_32khz;
1225         int cts_32khz;
1226
1227         int n_44_1khz;
1228         int cts_44_1khz;
1229
1230         int n_48khz;
1231         int cts_48khz;
1232
1233 };
1234
1235 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1236
1237 /* amdgpu_acpi.c */
1238 #if defined(CONFIG_ACPI)
1239 int amdgpu_acpi_init(struct amdgpu_device *adev);
1240 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1241 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1242 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1243                                                 u8 perf_req, bool advertise);
1244 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1245 #else
1246 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1247 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1248 #endif
1249
1250 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1251                            uint64_t addr, struct amdgpu_bo **bo,
1252                            struct amdgpu_bo_va_mapping **mapping);
1253
1254 #if defined(CONFIG_DRM_AMD_DC)
1255 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1256 #else
1257 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1258 #endif
1259
1260 #include "amdgpu_object.h"
1261 #endif