drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48 #include <drm/gpu_scheduler.h>
  49
  50 #include <kgd_kfd_interface.h>
  51 #include "dm_pp_interface.h"
  52 #include "kgd_pp_interface.h"
  53
  54 #include "amd_shared.h"
  55 #include "amdgpu_mode.h"
  56 #include "amdgpu_ih.h"
  57 #include "amdgpu_irq.h"
  58 #include "amdgpu_ucode.h"
  59 #include "amdgpu_ttm.h"
  60 #include "amdgpu_psp.h"
  61 #include "amdgpu_gds.h"
  62 #include "amdgpu_sync.h"
  63 #include "amdgpu_ring.h"
  64 #include "amdgpu_vm.h"
  65 #include "amdgpu_dpm.h"
  66 #include "amdgpu_acp.h"
  67 #include "amdgpu_uvd.h"
  68 #include "amdgpu_vce.h"
  69 #include "amdgpu_vcn.h"
  70 #include "amdgpu_mn.h"
  71 #include "amdgpu_dm.h"
  72 #include "amdgpu_virt.h"
  73 #include "amdgpu_gart.h"
  74 #include "amdgpu_debugfs.h"
  75
  76 /*
  77  * Modules parameters.
  78  */
  79 extern int amdgpu_modeset;
  80 extern int amdgpu_vram_limit;
  81 extern int amdgpu_vis_vram_limit;
  82 extern int amdgpu_gart_size;
  83 extern int amdgpu_gtt_size;
  84 extern int amdgpu_moverate;
  85 extern int amdgpu_benchmarking;
  86 extern int amdgpu_testing;
  87 extern int amdgpu_audio;
  88 extern int amdgpu_disp_priority;
  89 extern int amdgpu_hw_i2c;
  90 extern int amdgpu_pcie_gen2;
  91 extern int amdgpu_msi;
  92 extern int amdgpu_lockup_timeout;
  93 extern int amdgpu_dpm;
  94 extern int amdgpu_fw_load_type;
  95 extern int amdgpu_aspm;
  96 extern int amdgpu_runtime_pm;
  97 extern uint amdgpu_ip_block_mask;
  98 extern int amdgpu_bapm;
  99 extern int amdgpu_deep_color;
 100 extern int amdgpu_vm_size;
 101 extern int amdgpu_vm_block_size;
 102 extern int amdgpu_vm_fragment_size;
 103 extern int amdgpu_vm_fault_stop;
 104 extern int amdgpu_vm_debug;
 105 extern int amdgpu_vm_update_mode;
 106 extern int amdgpu_dc;
 107 extern int amdgpu_dc_log;
 108 extern int amdgpu_sched_jobs;
 109 extern int amdgpu_sched_hw_submission;
 110 extern int amdgpu_no_evict;
 111 extern int amdgpu_direct_gma_size;
 112 extern uint amdgpu_pcie_gen_cap;
 113 extern uint amdgpu_pcie_lane_cap;
 114 extern uint amdgpu_cg_mask;
 115 extern uint amdgpu_pg_mask;
 116 extern uint amdgpu_sdma_phase_quantum;
 117 extern char *amdgpu_disable_cu;
 118 extern char *amdgpu_virtual_display;
 119 extern uint amdgpu_pp_feature_mask;
 120 extern int amdgpu_vram_page_split;
 121 extern int amdgpu_ngg;
 122 extern int amdgpu_prim_buf_per_se;
 123 extern int amdgpu_pos_buf_per_se;
 124 extern int amdgpu_cntl_sb_buf_per_se;
 125 extern int amdgpu_param_buf_per_se;
 126 extern int amdgpu_job_hang_limit;
 127 extern int amdgpu_lbpw;
 128 extern int amdgpu_compute_multipipe;
 129 extern int amdgpu_gpu_recovery;
 130
 131 #ifdef CONFIG_DRM_AMDGPU_SI
 132 extern int amdgpu_si_support;
 133 #endif
 134 #ifdef CONFIG_DRM_AMDGPU_CIK
 135 extern int amdgpu_cik_support;
 136 #endif
 137
 138 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 139 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 140 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 141 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 142 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 143 #define AMDGPU_IB_POOL_SIZE                     16
 144 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 145 #define AMDGPUFB_CONN_LIMIT                     4
 146 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 147
 148 /* max number of IP instances */
 149 #define AMDGPU_MAX_SDMA_INSTANCES               2
 150
 151 /* hard reset data */
 152 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 153
 154 /* reset flags */
 155 #define AMDGPU_RESET_GFX                        (1 << 0)
 156 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 157 #define AMDGPU_RESET_DMA                        (1 << 2)
 158 #define AMDGPU_RESET_CP                         (1 << 3)
 159 #define AMDGPU_RESET_GRBM                       (1 << 4)
 160 #define AMDGPU_RESET_DMA1                       (1 << 5)
 161 #define AMDGPU_RESET_RLC                        (1 << 6)
 162 #define AMDGPU_RESET_SEM                        (1 << 7)
 163 #define AMDGPU_RESET_IH                         (1 << 8)
 164 #define AMDGPU_RESET_VMC                        (1 << 9)
 165 #define AMDGPU_RESET_MC                         (1 << 10)
 166 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 167 #define AMDGPU_RESET_UVD                        (1 << 12)
 168 #define AMDGPU_RESET_VCE                        (1 << 13)
 169 #define AMDGPU_RESET_VCE1                       (1 << 14)
 170
 171 /* GFX current status */
 172 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 173 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 174 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 175 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 176 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 177
 178 /* max cursor sizes (in pixels) */
 179 #define CIK_CURSOR_WIDTH 128
 180 #define CIK_CURSOR_HEIGHT 128
 181
 182 /* GPU RESET flags */
 183 #define AMDGPU_RESET_INFO_VRAM_LOST  (1 << 0)
 184 #define AMDGPU_RESET_INFO_FULLRESET  (1 << 1)
 185
 186 struct amdgpu_device;
 187 struct amdgpu_ib;
 188 struct amdgpu_cs_parser;
 189 struct amdgpu_job;
 190 struct amdgpu_irq_src;
 191 struct amdgpu_fpriv;
 192 struct amdgpu_bo_va_mapping;
 193
 194 enum amdgpu_cp_irq {
 195         AMDGPU_CP_IRQ_GFX_EOP = 0,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 197         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 198         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 199         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 200         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 201         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 202         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 203         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 204
 205         AMDGPU_CP_IRQ_LAST
 206 };
 207
 208 enum amdgpu_sdma_irq {
 209         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 210         AMDGPU_SDMA_IRQ_TRAP1,
 211
 212         AMDGPU_SDMA_IRQ_LAST
 213 };
 214
 215 enum amdgpu_thermal_irq {
 216         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 217         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 218
 219         AMDGPU_THERMAL_IRQ_LAST
 220 };
 221
 222 enum amdgpu_kiq_irq {
 223         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 224         AMDGPU_CP_KIQ_IRQ_LAST
 225 };
 226
 227 int amdgpu_device_ip_set_clockgating_state(struct amdgpu_device *adev,
 228                                            enum amd_ip_block_type block_type,
 229                                            enum amd_clockgating_state state);
 230 int amdgpu_device_ip_set_powergating_state(struct amdgpu_device *adev,
 231                                            enum amd_ip_block_type block_type,
 232                                            enum amd_powergating_state state);
 233 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 234                                             u32 *flags);
 235 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 236                                    enum amd_ip_block_type block_type);
 237 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 238                               enum amd_ip_block_type block_type);
 239
 240 #define AMDGPU_MAX_IP_NUM 16
 241
 242 struct amdgpu_ip_block_status {
 243         bool valid;
 244         bool sw;
 245         bool hw;
 246         bool late_initialized;
 247         bool hang;
 248 };
 249
 250 struct amdgpu_ip_block_version {
 251         const enum amd_ip_block_type type;
 252         const u32 major;
 253         const u32 minor;
 254         const u32 rev;
 255         const struct amd_ip_funcs *funcs;
 256 };
 257
 258 struct amdgpu_ip_block {
 259         struct amdgpu_ip_block_status status;
 260         const struct amdgpu_ip_block_version *version;
 261 };
 262
 263 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 264                                        enum amd_ip_block_type type,
 265                                        u32 major, u32 minor);
 266
 267 struct amdgpu_ip_block *
 268 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 269                               enum amd_ip_block_type type);
 270
 271 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 272                                const struct amdgpu_ip_block_version *ip_block_version);
 273
 274 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 275 struct amdgpu_buffer_funcs {
 276         /* maximum bytes in a single operation */
 277         uint32_t        copy_max_bytes;
 278
 279         /* number of dw to reserve per operation */
 280         unsigned        copy_num_dw;
 281
 282         /* used for buffer migration */
 283         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 284                                  /* src addr in bytes */
 285                                  uint64_t src_offset,
 286                                  /* dst addr in bytes */
 287                                  uint64_t dst_offset,
 288                                  /* number of byte to transfer */
 289                                  uint32_t byte_count);
 290
 291         /* maximum bytes in a single operation */
 292         uint32_t        fill_max_bytes;
 293
 294         /* number of dw to reserve per operation */
 295         unsigned        fill_num_dw;
 296
 297         /* used for buffer clearing */
 298         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 299                                  /* value to write to memory */
 300                                  uint32_t src_data,
 301                                  /* dst addr in bytes */
 302                                  uint64_t dst_offset,
 303                                  /* number of byte to fill */
 304                                  uint32_t byte_count);
 305 };
 306
 307 /* provided by hw blocks that can write ptes, e.g., sdma */
 308 struct amdgpu_vm_pte_funcs {
 309         /* number of dw to reserve per operation */
 310         unsigned        copy_pte_num_dw;
 311
 312         /* copy pte entries from GART */
 313         void (*copy_pte)(struct amdgpu_ib *ib,
 314                          uint64_t pe, uint64_t src,
 315                          unsigned count);
 316
 317         /* write pte one entry at a time with addr mapping */
 318         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 319                           uint64_t value, unsigned count,
 320                           uint32_t incr);
 321
 322         /* maximum nums of PTEs/PDEs in a single operation */
 323         uint32_t        set_max_nums_pte_pde;
 324
 325         /* number of dw to reserve per operation */
 326         unsigned        set_pte_pde_num_dw;
 327
 328         /* for linear pte/pde updates without addr mapping */
 329         void (*set_pte_pde)(struct amdgpu_ib *ib,
 330                             uint64_t pe,
 331                             uint64_t addr, unsigned count,
 332                             uint32_t incr, uint64_t flags);
 333 };
 334
 335 /* provided by the gmc block */
 336 struct amdgpu_gart_funcs {
 337         /* flush the vm tlb via mmio */
 338         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 339                               uint32_t vmid);
 340         /* write pte/pde updates using the cpu */
 341         int (*set_pte_pde)(struct amdgpu_device *adev,
 342                            void *cpu_pt_addr, /* cpu addr of page table */
 343                            uint32_t gpu_page_idx, /* pte/pde to update */
 344                            uint64_t addr, /* addr to write into pte/pde */
 345                            uint64_t flags); /* access flags */
 346         /* enable/disable PRT support */
 347         void (*set_prt)(struct amdgpu_device *adev, bool enable);
 348         /* set pte flags based per asic */
 349         uint64_t (*get_vm_pte_flags)(struct amdgpu_device *adev,
 350                                      uint32_t flags);
 351         /* get the pde for a given mc addr */
 352         void (*get_vm_pde)(struct amdgpu_device *adev, int level,
 353                            u64 *dst, u64 *flags);
 354         uint32_t (*get_invalidate_req)(unsigned int vmid);
 355 };
 356
 357 /* provided by the ih block */
 358 struct amdgpu_ih_funcs {
 359         /* ring read/write ptr handling, called from interrupt context */
 360         u32 (*get_wptr)(struct amdgpu_device *adev);
 361         bool (*prescreen_iv)(struct amdgpu_device *adev);
 362         void (*decode_iv)(struct amdgpu_device *adev,
 363                           struct amdgpu_iv_entry *entry);
 364         void (*set_rptr)(struct amdgpu_device *adev);
 365 };
 366
 367 /*
 368  * BIOS.
 369  */
 370 bool amdgpu_get_bios(struct amdgpu_device *adev);
 371 bool amdgpu_read_bios(struct amdgpu_device *adev);
 372
 373 /*
 374  * Dummy page
 375  */
 376 struct amdgpu_dummy_page {
 377         struct page     *page;
 378         dma_addr_t      addr;
 379 };
 380
 381 /*
 382  * Clocks
 383  */
 384
 385 #define AMDGPU_MAX_PPLL 3
 386
 387 struct amdgpu_clock {
 388         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 389         struct amdgpu_pll spll;
 390         struct amdgpu_pll mpll;
 391         /* 10 Khz units */
 392         uint32_t default_mclk;
 393         uint32_t default_sclk;
 394         uint32_t default_dispclk;
 395         uint32_t current_dispclk;
 396         uint32_t dp_extclk;
 397         uint32_t max_pixel_clock;
 398 };
 399
 400 /*
 401  * GEM.
 402  */
 403
 404 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 405 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 406
 407 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 408 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 409                                 struct drm_file *file_priv);
 410 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 411                                 struct drm_file *file_priv);
 412 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 413 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 414 struct drm_gem_object *
 415 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 416                                  struct dma_buf_attachment *attach,
 417                                  struct sg_table *sg);
 418 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 419                                         struct drm_gem_object *gobj,
 420                                         int flags);
 421 struct drm_gem_object *amdgpu_gem_prime_import(struct drm_device *dev,
 422                                             struct dma_buf *dma_buf);
 423 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 424 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 425 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 426 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 427 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 428 int amdgpu_gem_prime_mmap(struct drm_gem_object *obj, struct vm_area_struct *vma);
 429
 430 /* sub-allocation manager, it has to be protected by another lock.
 431  * By conception this is an helper for other part of the driver
 432  * like the indirect buffer or semaphore, which both have their
 433  * locking.
 434  *
 435  * Principe is simple, we keep a list of sub allocation in offset
 436  * order (first entry has offset == 0, last entry has the highest
 437  * offset).
 438  *
 439  * When allocating new object we first check if there is room at
 440  * the end total_size - (last_object_offset + last_object_size) >=
 441  * alloc_size. If so we allocate new object there.
 442  *
 443  * When there is not enough room at the end, we start waiting for
 444  * each sub object until we reach object_offset+object_size >=
 445  * alloc_size, this object then become the sub object we return.
 446  *
 447  * Alignment can't be bigger than page size.
 448  *
 449  * Hole are not considered for allocation to keep things simple.
 450  * Assumption is that there won't be hole (all object on same
 451  * alignment).
 452  */
 453
 454 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 455
 456 struct amdgpu_sa_manager {
 457         wait_queue_head_t       wq;
 458         struct amdgpu_bo        *bo;
 459         struct list_head        *hole;
 460         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 461         struct list_head        olist;
 462         unsigned                size;
 463         uint64_t                gpu_addr;
 464         void                    *cpu_ptr;
 465         uint32_t                domain;
 466         uint32_t                align;
 467 };
 468
 469 /* sub-allocation buffer */
 470 struct amdgpu_sa_bo {
 471         struct list_head                olist;
 472         struct list_head                flist;
 473         struct amdgpu_sa_manager        *manager;
 474         unsigned                        soffset;
 475         unsigned                        eoffset;
 476         struct dma_fence                *fence;
 477 };
 478
 479 /*
 480  * GEM objects.
 481  */
 482 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 483 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 484                              int alignment, u32 initial_domain,
 485                              u64 flags, bool kernel,
 486                              struct reservation_object *resv,
 487                              struct drm_gem_object **obj);
 488
 489 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 490                             struct drm_device *dev,
 491                             struct drm_mode_create_dumb *args);
 492 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 493                           struct drm_device *dev,
 494                           uint32_t handle, uint64_t *offset_p);
 495 int amdgpu_fence_slab_init(void);
 496 void amdgpu_fence_slab_fini(void);
 497
 498 /*
 499  * VMHUB structures, functions & helpers
 500  */
 501 struct amdgpu_vmhub {
 502         uint32_t        ctx0_ptb_addr_lo32;
 503         uint32_t        ctx0_ptb_addr_hi32;
 504         uint32_t        vm_inv_eng0_req;
 505         uint32_t        vm_inv_eng0_ack;
 506         uint32_t        vm_context0_cntl;
 507         uint32_t        vm_l2_pro_fault_status;
 508         uint32_t        vm_l2_pro_fault_cntl;
 509 };
 510
 511 /*
 512  * GPU MC structures, functions & helpers
 513  */
 514 struct amdgpu_mc {
 515         resource_size_t         aper_size;
 516         resource_size_t         aper_base;
 517         resource_size_t         agp_base;
 518         /* for some chips with <= 32MB we need to lie
 519          * about vram size near mc fb location */
 520         u64                     mc_vram_size;
 521         u64                     visible_vram_size;
 522         u64                     gart_size;
 523         u64                     gart_start;
 524         u64                     gart_end;
 525         u64                     vram_start;
 526         u64                     vram_end;
 527         unsigned                vram_width;
 528         u64                     real_vram_size;
 529         int                     vram_mtrr;
 530         u64                     mc_mask;
 531         const struct firmware   *fw;    /* MC firmware */
 532         uint32_t                fw_version;
 533         struct amdgpu_irq_src   vm_fault;
 534         uint32_t                vram_type;
 535         uint32_t                srbm_soft_reset;
 536         bool                    prt_warning;
 537         uint64_t                stolen_size;
 538         /* apertures */
 539         u64                                     shared_aperture_start;
 540         u64                                     shared_aperture_end;
 541         u64                                     private_aperture_start;
 542         u64                                     private_aperture_end;
 543         /* protects concurrent invalidation */
 544         spinlock_t              invalidate_lock;
 545         bool                    translate_further;
 546 };
 547
 548 /*
 549  * GPU doorbell structures, functions & helpers
 550  */
 551 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 552 {
 553         AMDGPU_DOORBELL_KIQ                     = 0x000,
 554         AMDGPU_DOORBELL_HIQ                     = 0x001,
 555         AMDGPU_DOORBELL_DIQ                     = 0x002,
 556         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 557         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 558         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 559         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 560         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 561         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 562         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 563         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 564         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 565         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 566         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 567         AMDGPU_DOORBELL_IH                      = 0x1E8,
 568         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 569         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 570 } AMDGPU_DOORBELL_ASSIGNMENT;
 571
 572 struct amdgpu_doorbell {
 573         /* doorbell mmio */
 574         resource_size_t         base;
 575         resource_size_t         size;
 576         u32 __iomem             *ptr;
 577         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 578 };
 579
 580 /*
 581  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 582  */
 583 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 584 {
 585         /*
 586          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 587          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 588          *  Compute related doorbells are allocated from 0x00 to 0x8a
 589          */
 590
 591
 592         /* kernel scheduling */
 593         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 594
 595         /* HSA interface queue and debug queue */
 596         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 597         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 598
 599         /* Compute engines */
 600         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 601         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 602         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 603         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 604         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 605         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 606         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 607         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 608
 609         /* User queue doorbell range (128 doorbells) */
 610         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 611         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 612
 613         /* Graphics engine */
 614         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 615
 616         /*
 617          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 618          * Graphics voltage island aperture 1
 619          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 620          */
 621
 622         /* sDMA engines */
 623         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 624         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 625         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 626         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 627
 628         /* Interrupt handler */
 629         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 630         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 631         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 632
 633         /* VCN engine use 32 bits doorbell  */
 634         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 635         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 636         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 637         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 638
 639         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 640          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 641          */
 642         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 643         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 644         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 645         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 646
 647         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 648         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 649         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 650         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 651
 652         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 653         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 654 } AMDGPU_DOORBELL64_ASSIGNMENT;
 655
 656 /*
 657  * IRQS.
 658  */
 659
 660 struct amdgpu_flip_work {
 661         struct delayed_work             flip_work;
 662         struct work_struct              unpin_work;
 663         struct amdgpu_device            *adev;
 664         int                             crtc_id;
 665         u32                             target_vblank;
 666         uint64_t                        base;
 667         struct drm_pending_vblank_event *event;
 668         struct amdgpu_bo                *old_abo;
 669         struct dma_fence                *excl;
 670         unsigned                        shared_count;
 671         struct dma_fence                **shared;
 672         struct dma_fence_cb             cb;
 673         bool                            async;
 674 };
 675
 676
 677 /*
 678  * CP & rings.
 679  */
 680
 681 struct amdgpu_ib {
 682         struct amdgpu_sa_bo             *sa_bo;
 683         uint32_t                        length_dw;
 684         uint64_t                        gpu_addr;
 685         uint32_t                        *ptr;
 686         uint32_t                        flags;
 687 };
 688
 689 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 690
 691 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 692                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 693 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 694                              struct amdgpu_job **job);
 695
 696 void amdgpu_job_free_resources(struct amdgpu_job *job);
 697 void amdgpu_job_free(struct amdgpu_job *job);
 698 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 699                       struct drm_sched_entity *entity, void *owner,
 700                       struct dma_fence **f);
 701
 702 /*
 703  * Queue manager
 704  */
 705 struct amdgpu_queue_mapper {
 706         int             hw_ip;
 707         struct mutex    lock;
 708         /* protected by lock */
 709         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 710 };
 711
 712 struct amdgpu_queue_mgr {
 713         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 714 };
 715
 716 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 717                           struct amdgpu_queue_mgr *mgr);
 718 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 719                           struct amdgpu_queue_mgr *mgr);
 720 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 721                          struct amdgpu_queue_mgr *mgr,
 722                          u32 hw_ip, u32 instance, u32 ring,
 723                          struct amdgpu_ring **out_ring);
 724
 725 /*
 726  * context related structures
 727  */
 728
 729 struct amdgpu_ctx_ring {
 730         uint64_t                sequence;
 731         struct dma_fence        **fences;
 732         struct drm_sched_entity entity;
 733 };
 734
 735 struct amdgpu_ctx {
 736         struct kref             refcount;
 737         struct amdgpu_device    *adev;
 738         struct amdgpu_queue_mgr queue_mgr;
 739         unsigned                reset_counter;
 740         unsigned        reset_counter_query;
 741         uint32_t                vram_lost_counter;
 742         spinlock_t              ring_lock;
 743         struct dma_fence        **fences;
 744         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 745         bool                    preamble_presented;
 746         enum drm_sched_priority init_priority;
 747         enum drm_sched_priority override_priority;
 748         struct mutex            lock;
 749         atomic_t        guilty;
 750 };
 751
 752 struct amdgpu_ctx_mgr {
 753         struct amdgpu_device    *adev;
 754         struct mutex            lock;
 755         /* protected by lock */
 756         struct idr              ctx_handles;
 757 };
 758
 759 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 760 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 761
 762 int amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 763                               struct dma_fence *fence, uint64_t *seq);
 764 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 765                                    struct amdgpu_ring *ring, uint64_t seq);
 766 void amdgpu_ctx_priority_override(struct amdgpu_ctx *ctx,
 767                                   enum drm_sched_priority priority);
 768
 769 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 770                      struct drm_file *filp);
 771
 772 int amdgpu_ctx_wait_prev_fence(struct amdgpu_ctx *ctx, unsigned ring_id);
 773
 774 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 775 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 776
 777
 778 /*
 779  * file private structure
 780  */
 781
 782 struct amdgpu_fpriv {
 783         struct amdgpu_vm        vm;
 784         struct amdgpu_bo_va     *prt_va;
 785         struct amdgpu_bo_va     *csa_va;
 786         struct mutex            bo_list_lock;
 787         struct idr              bo_list_handles;
 788         struct amdgpu_ctx_mgr   ctx_mgr;
 789 };
 790
 791 /*
 792  * residency list
 793  */
 794 struct amdgpu_bo_list_entry {
 795         struct amdgpu_bo                *robj;
 796         struct ttm_validate_buffer      tv;
 797         struct amdgpu_bo_va             *bo_va;
 798         uint32_t                        priority;
 799         struct page                     **user_pages;
 800         int                             user_invalidated;
 801 };
 802
 803 struct amdgpu_bo_list {
 804         struct mutex lock;
 805         struct rcu_head rhead;
 806         struct kref refcount;
 807         struct amdgpu_bo *gds_obj;
 808         struct amdgpu_bo *gws_obj;
 809         struct amdgpu_bo *oa_obj;
 810         unsigned first_userptr;
 811         unsigned num_entries;
 812         struct amdgpu_bo_list_entry *array;
 813 };
 814
 815 struct amdgpu_bo_list *
 816 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 817 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 818                              struct list_head *validated);
 819 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 820 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 821
 822 /*
 823  * GFX stuff
 824  */
 825 #include "clearstate_defs.h"
 826
 827 struct amdgpu_rlc_funcs {
 828         void (*enter_safe_mode)(struct amdgpu_device *adev);
 829         void (*exit_safe_mode)(struct amdgpu_device *adev);
 830 };
 831
 832 struct amdgpu_rlc {
 833         /* for power gating */
 834         struct amdgpu_bo        *save_restore_obj;
 835         uint64_t                save_restore_gpu_addr;
 836         volatile uint32_t       *sr_ptr;
 837         const u32               *reg_list;
 838         u32                     reg_list_size;
 839         /* for clear state */
 840         struct amdgpu_bo        *clear_state_obj;
 841         uint64_t                clear_state_gpu_addr;
 842         volatile uint32_t       *cs_ptr;
 843         const struct cs_section_def   *cs_data;
 844         u32                     clear_state_size;
 845         /* for cp tables */
 846         struct amdgpu_bo        *cp_table_obj;
 847         uint64_t                cp_table_gpu_addr;
 848         volatile uint32_t       *cp_table_ptr;
 849         u32                     cp_table_size;
 850
 851         /* safe mode for updating CG/PG state */
 852         bool in_safe_mode;
 853         const struct amdgpu_rlc_funcs *funcs;
 854
 855         /* for firmware data */
 856         u32 save_and_restore_offset;
 857         u32 clear_state_descriptor_offset;
 858         u32 avail_scratch_ram_locations;
 859         u32 reg_restore_list_size;
 860         u32 reg_list_format_start;
 861         u32 reg_list_format_separate_start;
 862         u32 starting_offsets_start;
 863         u32 reg_list_format_size_bytes;
 864         u32 reg_list_size_bytes;
 865
 866         u32 *register_list_format;
 867         u32 *register_restore;
 868 };
 869
 870 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
 871
 872 struct amdgpu_mec {
 873         struct amdgpu_bo        *hpd_eop_obj;
 874         u64                     hpd_eop_gpu_addr;
 875         struct amdgpu_bo        *mec_fw_obj;
 876         u64                     mec_fw_gpu_addr;
 877         u32 num_mec;
 878         u32 num_pipe_per_mec;
 879         u32 num_queue_per_pipe;
 880         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 881
 882         /* These are the resources for which amdgpu takes ownership */
 883         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 884 };
 885
 886 struct amdgpu_kiq {
 887         u64                     eop_gpu_addr;
 888         struct amdgpu_bo        *eop_obj;
 889         spinlock_t              ring_lock;
 890         struct amdgpu_ring      ring;
 891         struct amdgpu_irq_src   irq;
 892 };
 893
 894 /*
 895  * GPU scratch registers structures, functions & helpers
 896  */
 897 struct amdgpu_scratch {
 898         unsigned                num_reg;
 899         uint32_t                reg_base;
 900         uint32_t                free_mask;
 901 };
 902
 903 /*
 904  * GFX configurations
 905  */
 906 #define AMDGPU_GFX_MAX_SE 4
 907 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 908
 909 struct amdgpu_rb_config {
 910         uint32_t rb_backend_disable;
 911         uint32_t user_rb_backend_disable;
 912         uint32_t raster_config;
 913         uint32_t raster_config_1;
 914 };
 915
 916 struct gb_addr_config {
 917         uint16_t pipe_interleave_size;
 918         uint8_t num_pipes;
 919         uint8_t max_compress_frags;
 920         uint8_t num_banks;
 921         uint8_t num_se;
 922         uint8_t num_rb_per_se;
 923 };
 924
 925 struct amdgpu_gfx_config {
 926         unsigned max_shader_engines;
 927         unsigned max_tile_pipes;
 928         unsigned max_cu_per_sh;
 929         unsigned max_sh_per_se;
 930         unsigned max_backends_per_se;
 931         unsigned max_texture_channel_caches;
 932         unsigned max_gprs;
 933         unsigned max_gs_threads;
 934         unsigned max_hw_contexts;
 935         unsigned sc_prim_fifo_size_frontend;
 936         unsigned sc_prim_fifo_size_backend;
 937         unsigned sc_hiz_tile_fifo_size;
 938         unsigned sc_earlyz_tile_fifo_size;
 939
 940         unsigned num_tile_pipes;
 941         unsigned backend_enable_mask;
 942         unsigned mem_max_burst_length_bytes;
 943         unsigned mem_row_size_in_kb;
 944         unsigned shader_engine_tile_size;
 945         unsigned num_gpus;
 946         unsigned multi_gpu_tile_size;
 947         unsigned mc_arb_ramcfg;
 948         unsigned gb_addr_config;
 949         unsigned num_rbs;
 950         unsigned gs_vgt_table_depth;
 951         unsigned gs_prim_buffer_depth;
 952
 953         uint32_t tile_mode_array[32];
 954         uint32_t macrotile_mode_array[16];
 955
 956         struct gb_addr_config gb_addr_config_fields;
 957         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 958
 959         /* gfx configure feature */
 960         uint32_t double_offchip_lds_buf;
 961 };
 962
 963 struct amdgpu_cu_info {
 964         uint32_t simd_per_cu;
 965         uint32_t max_waves_per_simd;
 966         uint32_t wave_front_size;
 967         uint32_t max_scratch_slots_per_cu;
 968         uint32_t lds_size;
 969
 970         /* total active CU number */
 971         uint32_t number;
 972         uint32_t ao_cu_mask;
 973         uint32_t ao_cu_bitmap[4][4];
 974         uint32_t bitmap[4][4];
 975 };
 976
 977 struct amdgpu_gfx_funcs {
 978         /* get the gpu clock counter */
 979         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
 980         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
 981         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
 982         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
 983         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
 984 };
 985
 986 struct amdgpu_ngg_buf {
 987         struct amdgpu_bo        *bo;
 988         uint64_t                gpu_addr;
 989         uint32_t                size;
 990         uint32_t                bo_size;
 991 };
 992
 993 enum {
 994         NGG_PRIM = 0,
 995         NGG_POS,
 996         NGG_CNTL,
 997         NGG_PARAM,
 998         NGG_BUF_MAX
 999 };
1000
1001 struct amdgpu_ngg {
1002         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
1003         uint32_t                gds_reserve_addr;
1004         uint32_t                gds_reserve_size;
1005         bool                    init;
1006 };
1007
1008 struct amdgpu_gfx {
1009         struct mutex                    gpu_clock_mutex;
1010         struct amdgpu_gfx_config        config;
1011         struct amdgpu_rlc               rlc;
1012         struct amdgpu_mec               mec;
1013         struct amdgpu_kiq               kiq;
1014         struct amdgpu_scratch           scratch;
1015         const struct firmware           *me_fw; /* ME firmware */
1016         uint32_t                        me_fw_version;
1017         const struct firmware           *pfp_fw; /* PFP firmware */
1018         uint32_t                        pfp_fw_version;
1019         const struct firmware           *ce_fw; /* CE firmware */
1020         uint32_t                        ce_fw_version;
1021         const struct firmware           *rlc_fw; /* RLC firmware */
1022         uint32_t                        rlc_fw_version;
1023         const struct firmware           *mec_fw; /* MEC firmware */
1024         uint32_t                        mec_fw_version;
1025         const struct firmware           *mec2_fw; /* MEC2 firmware */
1026         uint32_t                        mec2_fw_version;
1027         uint32_t                        me_feature_version;
1028         uint32_t                        ce_feature_version;
1029         uint32_t                        pfp_feature_version;
1030         uint32_t                        rlc_feature_version;
1031         uint32_t                        mec_feature_version;
1032         uint32_t                        mec2_feature_version;
1033         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1034         unsigned                        num_gfx_rings;
1035         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1036         unsigned                        num_compute_rings;
1037         struct amdgpu_irq_src           eop_irq;
1038         struct amdgpu_irq_src           priv_reg_irq;
1039         struct amdgpu_irq_src           priv_inst_irq;
1040         /* gfx status */
1041         uint32_t                        gfx_current_status;
1042         /* ce ram size*/
1043         unsigned                        ce_ram_size;
1044         struct amdgpu_cu_info           cu_info;
1045         const struct amdgpu_gfx_funcs   *funcs;
1046
1047         /* reset mask */
1048         uint32_t                        grbm_soft_reset;
1049         uint32_t                        srbm_soft_reset;
1050         /* s3/s4 mask */
1051         bool                            in_suspend;
1052         /* NGG */
1053         struct amdgpu_ngg               ngg;
1054
1055         /* pipe reservation */
1056         struct mutex                    pipe_reserve_mutex;
1057         DECLARE_BITMAP                  (pipe_reserve_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
1058 };
1059
1060 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1061                   unsigned size, struct amdgpu_ib *ib);
1062 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1063                     struct dma_fence *f);
1064 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1065                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
1066                        struct dma_fence **f);
1067 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1068 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1069 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1070
1071 /*
1072  * CS.
1073  */
1074 struct amdgpu_cs_chunk {
1075         uint32_t                chunk_id;
1076         uint32_t                length_dw;
1077         void                    *kdata;
1078 };
1079
1080 struct amdgpu_cs_parser {
1081         struct amdgpu_device    *adev;
1082         struct drm_file         *filp;
1083         struct amdgpu_ctx       *ctx;
1084
1085         /* chunks */
1086         unsigned                nchunks;
1087         struct amdgpu_cs_chunk  *chunks;
1088
1089         /* scheduler job object */
1090         struct amdgpu_job       *job;
1091
1092         /* buffer objects */
1093         struct ww_acquire_ctx           ticket;
1094         struct amdgpu_bo_list           *bo_list;
1095         struct amdgpu_mn                *mn;
1096         struct amdgpu_bo_list_entry     vm_pd;
1097         struct list_head                validated;
1098         struct dma_fence                *fence;
1099         uint64_t                        bytes_moved_threshold;
1100         uint64_t                        bytes_moved_vis_threshold;
1101         uint64_t                        bytes_moved;
1102         uint64_t                        bytes_moved_vis;
1103         struct amdgpu_bo_list_entry     *evictable;
1104
1105         /* user fence */
1106         struct amdgpu_bo_list_entry     uf_entry;
1107
1108         unsigned num_post_dep_syncobjs;
1109         struct drm_syncobj **post_dep_syncobjs;
1110 };
1111
1112 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1113 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1114 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1115
1116 struct amdgpu_job {
1117         struct drm_sched_job    base;
1118         struct amdgpu_device    *adev;
1119         struct amdgpu_vm        *vm;
1120         struct amdgpu_ring      *ring;
1121         struct amdgpu_sync      sync;
1122         struct amdgpu_sync      sched_sync;
1123         struct amdgpu_ib        *ibs;
1124         struct dma_fence        *fence; /* the hw fence */
1125         uint32_t                preamble_status;
1126         uint32_t                num_ibs;
1127         void                    *owner;
1128         uint64_t                fence_ctx; /* the fence_context this job uses */
1129         bool                    vm_needs_flush;
1130         unsigned                vmid;
1131         uint64_t                vm_pd_addr;
1132         uint32_t                gds_base, gds_size;
1133         uint32_t                gws_base, gws_size;
1134         uint32_t                oa_base, oa_size;
1135         uint32_t                vram_lost_counter;
1136
1137         /* user fence handling */
1138         uint64_t                uf_addr;
1139         uint64_t                uf_sequence;
1140
1141 };
1142 #define to_amdgpu_job(sched_job)                \
1143                 container_of((sched_job), struct amdgpu_job, base)
1144
1145 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1146                                       uint32_t ib_idx, int idx)
1147 {
1148         return p->job->ibs[ib_idx].ptr[idx];
1149 }
1150
1151 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1152                                        uint32_t ib_idx, int idx,
1153                                        uint32_t value)
1154 {
1155         p->job->ibs[ib_idx].ptr[idx] = value;
1156 }
1157
1158 /*
1159  * Writeback
1160  */
1161 #define AMDGPU_MAX_WB 512       /* Reserve at most 512 WB slots for amdgpu-owned rings. */
1162
1163 struct amdgpu_wb {
1164         struct amdgpu_bo        *wb_obj;
1165         volatile uint32_t       *wb;
1166         uint64_t                gpu_addr;
1167         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1168         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1169 };
1170
1171 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
1172 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
1173
1174 void amdgpu_device_get_pcie_info(struct amdgpu_device *adev);
1175
1176 /*
1177  * SDMA
1178  */
1179 struct amdgpu_sdma_instance {
1180         /* SDMA firmware */
1181         const struct firmware   *fw;
1182         uint32_t                fw_version;
1183         uint32_t                feature_version;
1184
1185         struct amdgpu_ring      ring;
1186         bool                    burst_nop;
1187 };
1188
1189 struct amdgpu_sdma {
1190         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1191 #ifdef CONFIG_DRM_AMDGPU_SI
1192         //SI DMA has a difference trap irq number for the second engine
1193         struct amdgpu_irq_src   trap_irq_1;
1194 #endif
1195         struct amdgpu_irq_src   trap_irq;
1196         struct amdgpu_irq_src   illegal_inst_irq;
1197         int                     num_instances;
1198         uint32_t                    srbm_soft_reset;
1199 };
1200
1201 /*
1202  * Firmware
1203  */
1204 enum amdgpu_firmware_load_type {
1205         AMDGPU_FW_LOAD_DIRECT = 0,
1206         AMDGPU_FW_LOAD_SMU,
1207         AMDGPU_FW_LOAD_PSP,
1208 };
1209
1210 struct amdgpu_firmware {
1211         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1212         enum amdgpu_firmware_load_type load_type;
1213         struct amdgpu_bo *fw_buf;
1214         unsigned int fw_size;
1215         unsigned int max_ucodes;
1216         /* firmwares are loaded by psp instead of smu from vega10 */
1217         const struct amdgpu_psp_funcs *funcs;
1218         struct amdgpu_bo *rbuf;
1219         struct mutex mutex;
1220
1221         /* gpu info firmware data pointer */
1222         const struct firmware *gpu_info_fw;
1223
1224         void *fw_buf_ptr;
1225         uint64_t fw_buf_mc;
1226 };
1227
1228 /*
1229  * Benchmarking
1230  */
1231 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1232
1233
1234 /*
1235  * Testing
1236  */
1237 void amdgpu_test_moves(struct amdgpu_device *adev);
1238
1239
1240 /*
1241  * amdgpu smumgr functions
1242  */
1243 struct amdgpu_smumgr_funcs {
1244         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1245         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1246         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1247 };
1248
1249 /*
1250  * amdgpu smumgr
1251  */
1252 struct amdgpu_smumgr {
1253         struct amdgpu_bo *toc_buf;
1254         struct amdgpu_bo *smu_buf;
1255         /* asic priv smu data */
1256         void *priv;
1257         spinlock_t smu_lock;
1258         /* smumgr functions */
1259         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1260         /* ucode loading complete flag */
1261         uint32_t fw_flags;
1262 };
1263
1264 /*
1265  * ASIC specific register table accessible by UMD
1266  */
1267 struct amdgpu_allowed_register_entry {
1268         uint32_t reg_offset;
1269         bool grbm_indexed;
1270 };
1271
1272 /*
1273  * ASIC specific functions.
1274  */
1275 struct amdgpu_asic_funcs {
1276         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1277         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1278                                    u8 *bios, u32 length_bytes);
1279         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1280                              u32 sh_num, u32 reg_offset, u32 *value);
1281         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1282         int (*reset)(struct amdgpu_device *adev);
1283         /* get the reference clock */
1284         u32 (*get_xclk)(struct amdgpu_device *adev);
1285         /* MM block clocks */
1286         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1287         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1288         /* static power management */
1289         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1290         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1291         /* get config memsize register */
1292         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1293         /* flush hdp write queue */
1294         void (*flush_hdp)(struct amdgpu_device *adev);
1295         /* invalidate hdp read cache */
1296         void (*invalidate_hdp)(struct amdgpu_device *adev);
1297 };
1298
1299 /*
1300  * IOCTL.
1301  */
1302 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1303                             struct drm_file *filp);
1304 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1305                                 struct drm_file *filp);
1306
1307 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1308                           struct drm_file *filp);
1309 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1310                         struct drm_file *filp);
1311 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1312                           struct drm_file *filp);
1313 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1314                               struct drm_file *filp);
1315 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1316                           struct drm_file *filp);
1317 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1318                         struct drm_file *filp);
1319 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1320 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
1321                                     struct drm_file *filp);
1322 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1323 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1324                                 struct drm_file *filp);
1325
1326 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1327                                 struct drm_file *filp);
1328
1329 /* VRAM scratch page for HDP bug, default vram page */
1330 struct amdgpu_vram_scratch {
1331         struct amdgpu_bo                *robj;
1332         volatile uint32_t               *ptr;
1333         u64                             gpu_addr;
1334 };
1335
1336 /*
1337  * ACPI
1338  */
1339 struct amdgpu_atif_notification_cfg {
1340         bool enabled;
1341         int command_code;
1342 };
1343
1344 struct amdgpu_atif_notifications {
1345         bool display_switch;
1346         bool expansion_mode_change;
1347         bool thermal_state;
1348         bool forced_power_state;
1349         bool system_power_state;
1350         bool display_conf_change;
1351         bool px_gfx_switch;
1352         bool brightness_change;
1353         bool dgpu_display_event;
1354 };
1355
1356 struct amdgpu_atif_functions {
1357         bool system_params;
1358         bool sbios_requests;
1359         bool select_active_disp;
1360         bool lid_state;
1361         bool get_tv_standard;
1362         bool set_tv_standard;
1363         bool get_panel_expansion_mode;
1364         bool set_panel_expansion_mode;
1365         bool temperature_change;
1366         bool graphics_device_types;
1367 };
1368
1369 struct amdgpu_atif {
1370         struct amdgpu_atif_notifications notifications;
1371         struct amdgpu_atif_functions functions;
1372         struct amdgpu_atif_notification_cfg notification_cfg;
1373         struct amdgpu_encoder *encoder_for_bl;
1374 };
1375
1376 struct amdgpu_atcs_functions {
1377         bool get_ext_state;
1378         bool pcie_perf_req;
1379         bool pcie_dev_rdy;
1380         bool pcie_bus_width;
1381 };
1382
1383 struct amdgpu_atcs {
1384         struct amdgpu_atcs_functions functions;
1385 };
1386
1387 /*
1388  * Firmware VRAM reservation
1389  */
1390 struct amdgpu_fw_vram_usage {
1391         u64 start_offset;
1392         u64 size;
1393         struct amdgpu_bo *reserved_bo;
1394         void *va;
1395 };
1396
1397 /*
1398  * CGS
1399  */
1400 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1401 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1402
1403 /*
1404  * Core structure, functions and helpers.
1405  */
1406 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1407 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1408
1409 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1410 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1411
1412
1413 /*
1414  * amdgpu nbio functions
1415  *
1416  */
1417 struct nbio_hdp_flush_reg {
1418         u32 ref_and_mask_cp0;
1419         u32 ref_and_mask_cp1;
1420         u32 ref_and_mask_cp2;
1421         u32 ref_and_mask_cp3;
1422         u32 ref_and_mask_cp4;
1423         u32 ref_and_mask_cp5;
1424         u32 ref_and_mask_cp6;
1425         u32 ref_and_mask_cp7;
1426         u32 ref_and_mask_cp8;
1427         u32 ref_and_mask_cp9;
1428         u32 ref_and_mask_sdma0;
1429         u32 ref_and_mask_sdma1;
1430 };
1431
1432 struct amdgpu_nbio_funcs {
1433         const struct nbio_hdp_flush_reg *hdp_flush_reg;
1434         u32 (*get_hdp_flush_req_offset)(struct amdgpu_device *adev);
1435         u32 (*get_hdp_flush_done_offset)(struct amdgpu_device *adev);
1436         u32 (*get_pcie_index_offset)(struct amdgpu_device *adev);
1437         u32 (*get_pcie_data_offset)(struct amdgpu_device *adev);
1438         u32 (*get_rev_id)(struct amdgpu_device *adev);
1439         void (*mc_access_enable)(struct amdgpu_device *adev, bool enable);
1440         void (*hdp_flush)(struct amdgpu_device *adev);
1441         u32 (*get_memsize)(struct amdgpu_device *adev);
1442         void (*sdma_doorbell_range)(struct amdgpu_device *adev, int instance,
1443                                     bool use_doorbell, int doorbell_index);
1444         void (*enable_doorbell_aperture)(struct amdgpu_device *adev,
1445                                          bool enable);
1446         void (*enable_doorbell_selfring_aperture)(struct amdgpu_device *adev,
1447                                                   bool enable);
1448         void (*ih_doorbell_range)(struct amdgpu_device *adev,
1449                                   bool use_doorbell, int doorbell_index);
1450         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
1451                                                  bool enable);
1452         void (*update_medium_grain_light_sleep)(struct amdgpu_device *adev,
1453                                                 bool enable);
1454         void (*get_clockgating_state)(struct amdgpu_device *adev,
1455                                       u32 *flags);
1456         void (*ih_control)(struct amdgpu_device *adev);
1457         void (*init_registers)(struct amdgpu_device *adev);
1458         void (*detect_hw_virt)(struct amdgpu_device *adev);
1459 };
1460
1461
1462 /* Define the HW IP blocks will be used in driver , add more if necessary */
1463 enum amd_hw_ip_block_type {
1464         GC_HWIP = 1,
1465         HDP_HWIP,
1466         SDMA0_HWIP,
1467         SDMA1_HWIP,
1468         MMHUB_HWIP,
1469         ATHUB_HWIP,
1470         NBIO_HWIP,
1471         MP0_HWIP,
1472         UVD_HWIP,
1473         VCN_HWIP = UVD_HWIP,
1474         VCE_HWIP,
1475         DF_HWIP,
1476         DCE_HWIP,
1477         OSSSYS_HWIP,
1478         SMUIO_HWIP,
1479         PWR_HWIP,
1480         NBIF_HWIP,
1481         MAX_HWIP
1482 };
1483
1484 #define HWIP_MAX_INSTANCE       6
1485
1486 struct amd_powerplay {
1487         struct cgs_device *cgs_device;
1488         void *pp_handle;
1489         const struct amd_ip_funcs *ip_funcs;
1490         const struct amd_pm_funcs *pp_funcs;
1491 };
1492
1493 #define AMDGPU_RESET_MAGIC_NUM 64
1494 struct amdgpu_device {
1495         struct device                   *dev;
1496         struct drm_device               *ddev;
1497         struct pci_dev                  *pdev;
1498
1499 #ifdef CONFIG_DRM_AMD_ACP
1500         struct amdgpu_acp               acp;
1501 #endif
1502
1503         /* ASIC */
1504         enum amd_asic_type              asic_type;
1505         uint32_t                        family;
1506         uint32_t                        rev_id;
1507         uint32_t                        external_rev_id;
1508         unsigned long                   flags;
1509         int                             usec_timeout;
1510         const struct amdgpu_asic_funcs  *asic_funcs;
1511         bool                            shutdown;
1512         bool                            need_dma32;
1513         bool                            need_swiotlb;
1514         bool                            accel_working;
1515         struct work_struct              reset_work;
1516         struct notifier_block           acpi_nb;
1517         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1518         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1519         unsigned                        debugfs_count;
1520 #if defined(CONFIG_DEBUG_FS)
1521         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1522 #endif
1523         struct amdgpu_atif              atif;
1524         struct amdgpu_atcs              atcs;
1525         struct mutex                    srbm_mutex;
1526         /* GRBM index mutex. Protects concurrent access to GRBM index */
1527         struct mutex                    grbm_idx_mutex;
1528         struct dev_pm_domain            vga_pm_domain;
1529         bool                            have_disp_power_ref;
1530
1531         /* BIOS */
1532         bool                            is_atom_fw;
1533         uint8_t                         *bios;
1534         uint32_t                        bios_size;
1535         struct amdgpu_bo                *stolen_vga_memory;
1536         uint32_t                        bios_scratch_reg_offset;
1537         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1538
1539         /* Register/doorbell mmio */
1540         resource_size_t                 rmmio_base;
1541         resource_size_t                 rmmio_size;
1542         void __iomem                    *rmmio;
1543         /* protects concurrent MM_INDEX/DATA based register access */
1544         spinlock_t mmio_idx_lock;
1545         /* protects concurrent SMC based register access */
1546         spinlock_t smc_idx_lock;
1547         amdgpu_rreg_t                   smc_rreg;
1548         amdgpu_wreg_t                   smc_wreg;
1549         /* protects concurrent PCIE register access */
1550         spinlock_t pcie_idx_lock;
1551         amdgpu_rreg_t                   pcie_rreg;
1552         amdgpu_wreg_t                   pcie_wreg;
1553         amdgpu_rreg_t                   pciep_rreg;
1554         amdgpu_wreg_t                   pciep_wreg;
1555         /* protects concurrent UVD register access */
1556         spinlock_t uvd_ctx_idx_lock;
1557         amdgpu_rreg_t                   uvd_ctx_rreg;
1558         amdgpu_wreg_t                   uvd_ctx_wreg;
1559         /* protects concurrent DIDT register access */
1560         spinlock_t didt_idx_lock;
1561         amdgpu_rreg_t                   didt_rreg;
1562         amdgpu_wreg_t                   didt_wreg;
1563         /* protects concurrent gc_cac register access */
1564         spinlock_t gc_cac_idx_lock;
1565         amdgpu_rreg_t                   gc_cac_rreg;
1566         amdgpu_wreg_t                   gc_cac_wreg;
1567         /* protects concurrent se_cac register access */
1568         spinlock_t se_cac_idx_lock;
1569         amdgpu_rreg_t                   se_cac_rreg;
1570         amdgpu_wreg_t                   se_cac_wreg;
1571         /* protects concurrent ENDPOINT (audio) register access */
1572         spinlock_t audio_endpt_idx_lock;
1573         amdgpu_block_rreg_t             audio_endpt_rreg;
1574         amdgpu_block_wreg_t             audio_endpt_wreg;
1575         void __iomem                    *rio_mem;
1576         resource_size_t                 rio_mem_size;
1577         struct amdgpu_doorbell          doorbell;
1578
1579         /* clock/pll info */
1580         struct amdgpu_clock            clock;
1581
1582         /* MC */
1583         struct amdgpu_mc                mc;
1584         struct amdgpu_gart              gart;
1585         struct amdgpu_dummy_page        dummy_page;
1586         struct amdgpu_vm_manager        vm_manager;
1587         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1588
1589         /* memory management */
1590         struct amdgpu_mman              mman;
1591         struct amdgpu_vram_scratch      vram_scratch;
1592         struct amdgpu_wb                wb;
1593         atomic64_t                      num_bytes_moved;
1594         atomic64_t                      num_evictions;
1595         atomic64_t                      num_vram_cpu_page_faults;
1596         atomic_t                        gpu_reset_counter;
1597         atomic_t                        vram_lost_counter;
1598
1599         /* data for buffer migration throttling */
1600         struct {
1601                 spinlock_t              lock;
1602                 s64                     last_update_us;
1603                 s64                     accum_us; /* accumulated microseconds */
1604                 s64                     accum_us_vis; /* for visible VRAM */
1605                 u32                     log2_max_MBps;
1606         } mm_stats;
1607
1608         /* display */
1609         bool                            enable_virtual_display;
1610         struct amdgpu_mode_info         mode_info;
1611         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
1612         struct work_struct              hotplug_work;
1613         struct amdgpu_irq_src           crtc_irq;
1614         struct amdgpu_irq_src           pageflip_irq;
1615         struct amdgpu_irq_src           hpd_irq;
1616
1617         /* rings */
1618         u64                             fence_context;
1619         unsigned                        num_rings;
1620         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1621         bool                            ib_pool_ready;
1622         struct amdgpu_sa_manager        ring_tmp_bo;
1623
1624         /* interrupts */
1625         struct amdgpu_irq               irq;
1626
1627         /* powerplay */
1628         struct amd_powerplay            powerplay;
1629         bool                            pp_force_state_enabled;
1630
1631         /* dpm */
1632         struct amdgpu_pm                pm;
1633         u32                             cg_flags;
1634         u32                             pg_flags;
1635
1636         /* amdgpu smumgr */
1637         struct amdgpu_smumgr smu;
1638
1639         /* gfx */
1640         struct amdgpu_gfx               gfx;
1641
1642         /* sdma */
1643         struct amdgpu_sdma              sdma;
1644
1645         /* uvd */
1646         struct amdgpu_uvd               uvd;
1647
1648         /* vce */
1649         struct amdgpu_vce               vce;
1650
1651         /* vcn */
1652         struct amdgpu_vcn               vcn;
1653
1654         /* firmwares */
1655         struct amdgpu_firmware          firmware;
1656
1657         /* PSP */
1658         struct psp_context              psp;
1659
1660         /* GDS */
1661         struct amdgpu_gds               gds;
1662
1663         /* display related functionality */
1664         struct amdgpu_display_manager dm;
1665
1666         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1667         int                             num_ip_blocks;
1668         struct mutex    mn_lock;
1669         DECLARE_HASHTABLE(mn_hash, 7);
1670
1671         /* tracking pinned memory */
1672         u64 vram_pin_size;
1673         u64 invisible_pin_size;
1674         u64 gart_pin_size;
1675
1676         /* amdkfd interface */
1677         struct kfd_dev          *kfd;
1678
1679         /* soc15 register offset based on ip, instance and  segment */
1680         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1681
1682         const struct amdgpu_nbio_funcs  *nbio_funcs;
1683
1684         /* delayed work_func for deferring clockgating during resume */
1685         struct delayed_work     late_init_work;
1686
1687         struct amdgpu_virt      virt;
1688         /* firmware VRAM reservation */
1689         struct amdgpu_fw_vram_usage fw_vram_usage;
1690
1691         /* link all shadow bo */
1692         struct list_head                shadow_list;
1693         struct mutex                    shadow_list_lock;
1694         /* keep an lru list of rings by HW IP */
1695         struct list_head                ring_lru_list;
1696         spinlock_t                      ring_lru_list_lock;
1697
1698         /* record hw reset is performed */
1699         bool has_hw_reset;
1700         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1701
1702         /* record last mm index being written through WREG32*/
1703         unsigned long last_mm_index;
1704         bool                            in_gpu_reset;
1705         struct mutex  lock_reset;
1706 };
1707
1708 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1709 {
1710         return container_of(bdev, struct amdgpu_device, mman.bdev);
1711 }
1712
1713 int amdgpu_device_init(struct amdgpu_device *adev,
1714                        struct drm_device *ddev,
1715                        struct pci_dev *pdev,
1716                        uint32_t flags);
1717 void amdgpu_device_fini(struct amdgpu_device *adev);
1718 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1719
1720 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1721                         uint32_t acc_flags);
1722 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1723                     uint32_t acc_flags);
1724 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1725 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1726
1727 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1728 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1729 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1730 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1731
1732 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1733 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1734
1735 /*
1736  * Registers read & write functions.
1737  */
1738
1739 #define AMDGPU_REGS_IDX       (1<<0)
1740 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1741
1742 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1743 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1744
1745 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1746 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1747 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1748 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1749 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1750 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1751 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1752 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1753 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1754 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1755 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1756 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1757 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1758 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1759 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1760 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1761 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1762 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1763 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1764 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1765 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1766 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1767 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1768 #define WREG32_P(reg, val, mask)                                \
1769         do {                                                    \
1770                 uint32_t tmp_ = RREG32(reg);                    \
1771                 tmp_ &= (mask);                                 \
1772                 tmp_ |= ((val) & ~(mask));                      \
1773                 WREG32(reg, tmp_);                              \
1774         } while (0)
1775 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1776 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1777 #define WREG32_PLL_P(reg, val, mask)                            \
1778         do {                                                    \
1779                 uint32_t tmp_ = RREG32_PLL(reg);                \
1780                 tmp_ &= (mask);                                 \
1781                 tmp_ |= ((val) & ~(mask));                      \
1782                 WREG32_PLL(reg, tmp_);                          \
1783         } while (0)
1784 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1785 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1786 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1787
1788 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1789 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1790 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1791 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1792
1793 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1794 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1795
1796 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1797         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1798          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1799
1800 #define REG_GET_FIELD(value, reg, field)                                \
1801         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1802
1803 #define WREG32_FIELD(reg, field, val)   \
1804         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1805
1806 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1807         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1808
1809 /*
1810  * BIOS helpers.
1811  */
1812 #define RBIOS8(i) (adev->bios[i])
1813 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1814 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1815
1816 static inline struct amdgpu_sdma_instance *
1817 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1818 {
1819         struct amdgpu_device *adev = ring->adev;
1820         int i;
1821
1822         for (i = 0; i < adev->sdma.num_instances; i++)
1823                 if (&adev->sdma.instance[i].ring == ring)
1824                         break;
1825
1826         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1827                 return &adev->sdma.instance[i];
1828         else
1829                 return NULL;
1830 }
1831
1832 /*
1833  * ASICs macro.
1834  */
1835 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1836 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1837 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1838 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1839 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1840 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1841 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1842 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1843 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1844 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1845 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1846 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1847 #define amdgpu_asic_flush_hdp(adev) (adev)->asic_funcs->flush_hdp((adev))
1848 #define amdgpu_asic_invalidate_hdp(adev) (adev)->asic_funcs->invalidate_hdp((adev))
1849 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
1850 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1851 #define amdgpu_gart_get_vm_pde(adev, level, dst, flags) (adev)->gart.gart_funcs->get_vm_pde((adev), (level), (dst), (flags))
1852 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1853 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1854 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1855 #define amdgpu_vm_get_pte_flags(adev, flags) (adev)->gart.gart_funcs->get_vm_pte_flags((adev),(flags))
1856 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1857 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1858 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1859 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1860 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1861 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1862 #define amdgpu_ring_emit_ib(r, ib, vmid, c) (r)->funcs->emit_ib((r), (ib), (vmid), (c))
1863 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1864 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1865 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1866 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1867 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1868 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
1869 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1870 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1871 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1872 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1873 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1874 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1875 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1876 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1877 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1878 #define amdgpu_ih_prescreen_iv(adev) (adev)->irq.ih_funcs->prescreen_iv((adev))
1879 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1880 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1881 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1882 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
1883 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1884 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1885 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1886 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1887 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1888 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1889 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1890 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1891 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1892 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1893 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1894 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1895 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1896 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1897 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1898 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1899
1900 /* Common functions */
1901 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1902                               struct amdgpu_job* job, bool force);
1903 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1904 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1905 void amdgpu_update_display_priority(struct amdgpu_device *adev);
1906
1907 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1908                                   u64 num_vis_bytes);
1909 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1910 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1911 void amdgpu_device_vram_location(struct amdgpu_device *adev,
1912                                  struct amdgpu_mc *mc, u64 base);
1913 void amdgpu_device_gart_location(struct amdgpu_device *adev,
1914                                  struct amdgpu_mc *mc);
1915 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1916 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
1917 int amdgpu_ttm_init(struct amdgpu_device *adev);
1918 void amdgpu_ttm_fini(struct amdgpu_device *adev);
1919 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1920                                              const u32 *registers,
1921                                              const u32 array_size);
1922
1923 bool amdgpu_device_is_px(struct drm_device *dev);
1924 /* atpx handler */
1925 #if defined(CONFIG_VGA_SWITCHEROO)
1926 void amdgpu_register_atpx_handler(void);
1927 void amdgpu_unregister_atpx_handler(void);
1928 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1929 bool amdgpu_is_atpx_hybrid(void);
1930 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1931 bool amdgpu_has_atpx(void);
1932 #else
1933 static inline void amdgpu_register_atpx_handler(void) {}
1934 static inline void amdgpu_unregister_atpx_handler(void) {}
1935 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1936 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1937 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1938 static inline bool amdgpu_has_atpx(void) { return false; }
1939 #endif
1940
1941 /*
1942  * KMS
1943  */
1944 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1945 extern const int amdgpu_max_kms_ioctl;
1946
1947 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1948 void amdgpu_driver_unload_kms(struct drm_device *dev);
1949 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1950 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1951 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1952                                  struct drm_file *file_priv);
1953 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1954 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1955 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1956 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1957 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1958 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1959 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1960                              unsigned long arg);
1961
1962 /*
1963  * functions used by amdgpu_encoder.c
1964  */
1965 struct amdgpu_afmt_acr {
1966         u32 clock;
1967
1968         int n_32khz;
1969         int cts_32khz;
1970
1971         int n_44_1khz;
1972         int cts_44_1khz;
1973
1974         int n_48khz;
1975         int cts_48khz;
1976
1977 };
1978
1979 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1980
1981 /* amdgpu_acpi.c */
1982 #if defined(CONFIG_ACPI)
1983 int amdgpu_acpi_init(struct amdgpu_device *adev);
1984 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1985 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1986 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1987                                                 u8 perf_req, bool advertise);
1988 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1989 #else
1990 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1991 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1992 #endif
1993
1994 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1995                            uint64_t addr, struct amdgpu_bo **bo,
1996                            struct amdgpu_bo_va_mapping **mapping);
1997
1998 #if defined(CONFIG_DRM_AMD_DC)
1999 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
2000 #else
2001 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
2002 #endif
2003
2004 #include "amdgpu_object.h"
2005 #endif