drivers/gpu/drm/amd/amdgpu/amdgpu_vm.c

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #include <drm/drmP.h>
  29 #include <drm/amdgpu_drm.h>
  30 #include "amdgpu.h"
  31 #include "amdgpu_trace.h"
  32
  33 /*
  34  * GPUVM
  35  * GPUVM is similar to the legacy gart on older asics, however
  36  * rather than there being a single global gart table
  37  * for the entire GPU, there are multiple VM page tables active
  38  * at any given time.  The VM page tables can contain a mix
  39  * vram pages and system memory pages and system memory pages
  40  * can be mapped as snooped (cached system pages) or unsnooped
  41  * (uncached system pages).
  42  * Each VM has an ID associated with it and there is a page table
  43  * associated with each VMID.  When execting a command buffer,
  44  * the kernel tells the the ring what VMID to use for that command
  45  * buffer.  VMIDs are allocated dynamically as commands are submitted.
  46  * The userspace drivers maintain their own address space and the kernel
  47  * sets up their pages tables accordingly when they submit their
  48  * command buffers and a VMID is assigned.
  49  * Cayman/Trinity support up to 8 active VMs at any given time;
  50  * SI supports 16.
  51  */
  52
  53 /**
  54  * amdgpu_vm_num_pde - return the number of page directory entries
  55  *
  56  * @adev: amdgpu_device pointer
  57  *
  58  * Calculate the number of page directory entries (cayman+).
  59  */
  60 static unsigned amdgpu_vm_num_pdes(struct amdgpu_device *adev)
  61 {
  62         return adev->vm_manager.max_pfn >> amdgpu_vm_block_size;
  63 }
  64
  65 /**
  66  * amdgpu_vm_directory_size - returns the size of the page directory in bytes
  67  *
  68  * @adev: amdgpu_device pointer
  69  *
  70  * Calculate the size of the page directory in bytes (cayman+).
  71  */
  72 static unsigned amdgpu_vm_directory_size(struct amdgpu_device *adev)
  73 {
  74         return AMDGPU_GPU_PAGE_ALIGN(amdgpu_vm_num_pdes(adev) * 8);
  75 }
  76
  77 /**
  78  * amdgpu_vm_get_bos - add the vm BOs to a validation list
  79  *
  80  * @vm: vm providing the BOs
  81  * @head: head of validation list
  82  *
  83  * Add the page directory to the list of BOs to
  84  * validate for command submission (cayman+).
  85  */
  86 struct amdgpu_bo_list_entry *amdgpu_vm_get_bos(struct amdgpu_device *adev,
  87                                           struct amdgpu_vm *vm,
  88                                           struct list_head *head)
  89 {
  90         struct amdgpu_bo_list_entry *list;
  91         unsigned i, idx;
  92
  93         mutex_lock(&vm->mutex);
  94         list = drm_malloc_ab(vm->max_pde_used + 2,
  95                              sizeof(struct amdgpu_bo_list_entry));
  96         if (!list) {
  97                 mutex_unlock(&vm->mutex);
  98                 return NULL;
  99         }
 100
 101         /* add the vm page table to the list */
 102         list[0].robj = vm->page_directory;
 103         list[0].prefered_domains = AMDGPU_GEM_DOMAIN_VRAM;
 104         list[0].allowed_domains = AMDGPU_GEM_DOMAIN_VRAM;
 105         list[0].priority = 0;
 106         list[0].tv.bo = &vm->page_directory->tbo;
 107         list[0].tv.shared = true;
 108         list_add(&list[0].tv.head, head);
 109
 110         for (i = 0, idx = 1; i <= vm->max_pde_used; i++) {
 111                 if (!vm->page_tables[i].bo)
 112                         continue;
 113
 114                 list[idx].robj = vm->page_tables[i].bo;
 115                 list[idx].prefered_domains = AMDGPU_GEM_DOMAIN_VRAM;
 116                 list[idx].allowed_domains = AMDGPU_GEM_DOMAIN_VRAM;
 117                 list[idx].priority = 0;
 118                 list[idx].tv.bo = &list[idx].robj->tbo;
 119                 list[idx].tv.shared = true;
 120                 list_add(&list[idx++].tv.head, head);
 121         }
 122         mutex_unlock(&vm->mutex);
 123
 124         return list;
 125 }
 126
 127 /**
 128  * amdgpu_vm_grab_id - allocate the next free VMID
 129  *
 130  * @vm: vm to allocate id for
 131  * @ring: ring we want to submit job to
 132  * @sync: sync object where we add dependencies
 133  *
 134  * Allocate an id for the vm, adding fences to the sync obj as necessary.
 135  *
 136  * Global mutex must be locked!
 137  */
 138 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
 139                       struct amdgpu_sync *sync)
 140 {
 141         struct amdgpu_fence *best[AMDGPU_MAX_RINGS] = {};
 142         struct amdgpu_vm_id *vm_id = &vm->ids[ring->idx];
 143         struct amdgpu_device *adev = ring->adev;
 144
 145         unsigned choices[2] = {};
 146         unsigned i;
 147
 148         /* check if the id is still valid */
 149         if (vm_id->id && vm_id->last_id_use &&
 150             vm_id->last_id_use == adev->vm_manager.active[vm_id->id])
 151                 return 0;
 152
 153         /* we definately need to flush */
 154         vm_id->pd_gpu_addr = ~0ll;
 155
 156         /* skip over VMID 0, since it is the system VM */
 157         for (i = 1; i < adev->vm_manager.nvm; ++i) {
 158                 struct amdgpu_fence *fence = adev->vm_manager.active[i];
 159
 160                 if (fence == NULL) {
 161                         /* found a free one */
 162                         vm_id->id = i;
 163                         trace_amdgpu_vm_grab_id(i, ring->idx);
 164                         return 0;
 165                 }
 166
 167                 if (amdgpu_fence_is_earlier(fence, best[fence->ring->idx])) {
 168                         best[fence->ring->idx] = fence;
 169                         choices[fence->ring == ring ? 0 : 1] = i;
 170                 }
 171         }
 172
 173         for (i = 0; i < 2; ++i) {
 174                 if (choices[i]) {
 175                         struct amdgpu_fence *fence;
 176
 177                         fence  = adev->vm_manager.active[choices[i]];
 178                         vm_id->id = choices[i];
 179
 180                         trace_amdgpu_vm_grab_id(choices[i], ring->idx);
 181                         return amdgpu_sync_fence(ring->adev, sync, &fence->base);
 182                 }
 183         }
 184
 185         /* should never happen */
 186         BUG();
 187         return -EINVAL;
 188 }
 189
 190 /**
 191  * amdgpu_vm_flush - hardware flush the vm
 192  *
 193  * @ring: ring to use for flush
 194  * @vm: vm we want to flush
 195  * @updates: last vm update that we waited for
 196  *
 197  * Flush the vm (cayman+).
 198  *
 199  * Global and local mutex must be locked!
 200  */
 201 void amdgpu_vm_flush(struct amdgpu_ring *ring,
 202                      struct amdgpu_vm *vm,
 203                      struct amdgpu_fence *updates)
 204 {
 205         uint64_t pd_addr = amdgpu_bo_gpu_offset(vm->page_directory);
 206         struct amdgpu_vm_id *vm_id = &vm->ids[ring->idx];
 207         struct amdgpu_fence *flushed_updates = vm_id->flushed_updates;
 208
 209         if (pd_addr != vm_id->pd_gpu_addr || !flushed_updates ||
 210             (updates && amdgpu_fence_is_earlier(flushed_updates, updates))) {
 211
 212                 trace_amdgpu_vm_flush(pd_addr, ring->idx, vm_id->id);
 213                 vm_id->flushed_updates = amdgpu_fence_ref(
 214                         amdgpu_fence_later(flushed_updates, updates));
 215                 amdgpu_fence_unref(&flushed_updates);
 216                 vm_id->pd_gpu_addr = pd_addr;
 217                 amdgpu_ring_emit_vm_flush(ring, vm_id->id, vm_id->pd_gpu_addr);
 218         }
 219 }
 220
 221 /**
 222  * amdgpu_vm_fence - remember fence for vm
 223  *
 224  * @adev: amdgpu_device pointer
 225  * @vm: vm we want to fence
 226  * @fence: fence to remember
 227  *
 228  * Fence the vm (cayman+).
 229  * Set the fence used to protect page table and id.
 230  *
 231  * Global and local mutex must be locked!
 232  */
 233 void amdgpu_vm_fence(struct amdgpu_device *adev,
 234                      struct amdgpu_vm *vm,
 235                      struct amdgpu_fence *fence)
 236 {
 237         unsigned ridx = fence->ring->idx;
 238         unsigned vm_id = vm->ids[ridx].id;
 239
 240         amdgpu_fence_unref(&adev->vm_manager.active[vm_id]);
 241         adev->vm_manager.active[vm_id] = amdgpu_fence_ref(fence);
 242
 243         amdgpu_fence_unref(&vm->ids[ridx].last_id_use);
 244         vm->ids[ridx].last_id_use = amdgpu_fence_ref(fence);
 245 }
 246
 247 /**
 248  * amdgpu_vm_bo_find - find the bo_va for a specific vm & bo
 249  *
 250  * @vm: requested vm
 251  * @bo: requested buffer object
 252  *
 253  * Find @bo inside the requested vm (cayman+).
 254  * Search inside the @bos vm list for the requested vm
 255  * Returns the found bo_va or NULL if none is found
 256  *
 257  * Object has to be reserved!
 258  */
 259 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 260                                        struct amdgpu_bo *bo)
 261 {
 262         struct amdgpu_bo_va *bo_va;
 263
 264         list_for_each_entry(bo_va, &bo->va, bo_list) {
 265                 if (bo_va->vm == vm) {
 266                         return bo_va;
 267                 }
 268         }
 269         return NULL;
 270 }
 271
 272 /**
 273  * amdgpu_vm_update_pages - helper to call the right asic function
 274  *
 275  * @adev: amdgpu_device pointer
 276  * @ib: indirect buffer to fill with commands
 277  * @pe: addr of the page entry
 278  * @addr: dst addr to write into pe
 279  * @count: number of page entries to update
 280  * @incr: increase next addr by incr bytes
 281  * @flags: hw access flags
 282  * @gtt_flags: GTT hw access flags
 283  *
 284  * Traces the parameters and calls the right asic functions
 285  * to setup the page table using the DMA.
 286  */
 287 static void amdgpu_vm_update_pages(struct amdgpu_device *adev,
 288                                    struct amdgpu_ib *ib,
 289                                    uint64_t pe, uint64_t addr,
 290                                    unsigned count, uint32_t incr,
 291                                    uint32_t flags, uint32_t gtt_flags)
 292 {
 293         trace_amdgpu_vm_set_page(pe, addr, count, incr, flags);
 294
 295         if ((flags & AMDGPU_PTE_SYSTEM) && (flags == gtt_flags)) {
 296                 uint64_t src = adev->gart.table_addr + (addr >> 12) * 8;
 297                 amdgpu_vm_copy_pte(adev, ib, pe, src, count);
 298
 299         } else if ((flags & AMDGPU_PTE_SYSTEM) || (count < 3)) {
 300                 amdgpu_vm_write_pte(adev, ib, pe, addr,
 301                                       count, incr, flags);
 302
 303         } else {
 304                 amdgpu_vm_set_pte_pde(adev, ib, pe, addr,
 305                                       count, incr, flags);
 306         }
 307 }
 308
 309 static int amdgpu_vm_free_job(
 310         struct amdgpu_cs_parser *sched_job)
 311 {
 312         int i;
 313         for (i = 0; i < sched_job->num_ibs; i++)
 314                 amdgpu_ib_free(sched_job->adev, &sched_job->ibs[i]);
 315         kfree(sched_job->ibs);
 316         return 0;
 317 }
 318
 319 /**
 320  * amdgpu_vm_clear_bo - initially clear the page dir/table
 321  *
 322  * @adev: amdgpu_device pointer
 323  * @bo: bo to clear
 324  */
 325 static int amdgpu_vm_clear_bo(struct amdgpu_device *adev,
 326                               struct amdgpu_bo *bo)
 327 {
 328         struct amdgpu_ring *ring = adev->vm_manager.vm_pte_funcs_ring;
 329         struct fence *fence = NULL;
 330         struct amdgpu_ib *ib;
 331         unsigned entries;
 332         uint64_t addr;
 333         int r;
 334
 335         r = amdgpu_bo_reserve(bo, false);
 336         if (r)
 337                 return r;
 338
 339         r = reservation_object_reserve_shared(bo->tbo.resv);
 340         if (r)
 341                 return r;
 342
 343         r = ttm_bo_validate(&bo->tbo, &bo->placement, true, false);
 344         if (r)
 345                 goto error_unreserve;
 346
 347         addr = amdgpu_bo_gpu_offset(bo);
 348         entries = amdgpu_bo_size(bo) / 8;
 349
 350         ib = kzalloc(sizeof(struct amdgpu_ib), GFP_KERNEL);
 351         if (!ib)
 352                 goto error_unreserve;
 353
 354         r = amdgpu_ib_get(ring, NULL, entries * 2 + 64, ib);
 355         if (r)
 356                 goto error_free;
 357
 358         ib->length_dw = 0;
 359
 360         amdgpu_vm_update_pages(adev, ib, addr, 0, entries, 0, 0, 0);
 361         amdgpu_vm_pad_ib(adev, ib);
 362         WARN_ON(ib->length_dw > 64);
 363         r = amdgpu_sched_ib_submit_kernel_helper(adev, ring, ib, 1,
 364                                                  &amdgpu_vm_free_job,
 365                                                  AMDGPU_FENCE_OWNER_VM,
 366                                                  &fence);
 367         if (!r)
 368                 amdgpu_bo_fence(bo, fence, true);
 369         fence_put(fence);
 370         if (amdgpu_enable_scheduler) {
 371                 amdgpu_bo_unreserve(bo);
 372                 return 0;
 373         }
 374 error_free:
 375         amdgpu_ib_free(adev, ib);
 376         kfree(ib);
 377
 378 error_unreserve:
 379         amdgpu_bo_unreserve(bo);
 380         return r;
 381 }
 382
 383 /**
 384  * amdgpu_vm_map_gart - get the physical address of a gart page
 385  *
 386  * @adev: amdgpu_device pointer
 387  * @addr: the unmapped addr
 388  *
 389  * Look up the physical address of the page that the pte resolves
 390  * to (cayman+).
 391  * Returns the physical address of the page.
 392  */
 393 uint64_t amdgpu_vm_map_gart(struct amdgpu_device *adev, uint64_t addr)
 394 {
 395         uint64_t result;
 396
 397         /* page table offset */
 398         result = adev->gart.pages_addr[addr >> PAGE_SHIFT];
 399
 400         /* in case cpu page size != gpu page size*/
 401         result |= addr & (~PAGE_MASK);
 402
 403         return result;
 404 }
 405
 406 /**
 407  * amdgpu_vm_update_pdes - make sure that page directory is valid
 408  *
 409  * @adev: amdgpu_device pointer
 410  * @vm: requested vm
 411  * @start: start of GPU address range
 412  * @end: end of GPU address range
 413  *
 414  * Allocates new page tables if necessary
 415  * and updates the page directory (cayman+).
 416  * Returns 0 for success, error for failure.
 417  *
 418  * Global and local mutex must be locked!
 419  */
 420 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
 421                                     struct amdgpu_vm *vm)
 422 {
 423         struct amdgpu_ring *ring = adev->vm_manager.vm_pte_funcs_ring;
 424         struct amdgpu_bo *pd = vm->page_directory;
 425         uint64_t pd_addr = amdgpu_bo_gpu_offset(pd);
 426         uint32_t incr = AMDGPU_VM_PTE_COUNT * 8;
 427         uint64_t last_pde = ~0, last_pt = ~0;
 428         unsigned count = 0, pt_idx, ndw;
 429         struct amdgpu_ib *ib;
 430         struct fence *fence = NULL;
 431
 432         int r;
 433
 434         /* padding, etc. */
 435         ndw = 64;
 436
 437         /* assume the worst case */
 438         ndw += vm->max_pde_used * 6;
 439
 440         /* update too big for an IB */
 441         if (ndw > 0xfffff)
 442                 return -ENOMEM;
 443
 444         ib = kzalloc(sizeof(struct amdgpu_ib), GFP_KERNEL);
 445         if (!ib)
 446                 return -ENOMEM;
 447
 448         r = amdgpu_ib_get(ring, NULL, ndw * 4, ib);
 449         if (r)
 450                 return r;
 451         ib->length_dw = 0;
 452
 453         /* walk over the address space and update the page directory */
 454         for (pt_idx = 0; pt_idx <= vm->max_pde_used; ++pt_idx) {
 455                 struct amdgpu_bo *bo = vm->page_tables[pt_idx].bo;
 456                 uint64_t pde, pt;
 457
 458                 if (bo == NULL)
 459                         continue;
 460
 461                 pt = amdgpu_bo_gpu_offset(bo);
 462                 if (vm->page_tables[pt_idx].addr == pt)
 463                         continue;
 464                 vm->page_tables[pt_idx].addr = pt;
 465
 466                 pde = pd_addr + pt_idx * 8;
 467                 if (((last_pde + 8 * count) != pde) ||
 468                     ((last_pt + incr * count) != pt)) {
 469
 470                         if (count) {
 471                                 amdgpu_vm_update_pages(adev, ib, last_pde,
 472                                                        last_pt, count, incr,
 473                                                        AMDGPU_PTE_VALID, 0);
 474                         }
 475
 476                         count = 1;
 477                         last_pde = pde;
 478                         last_pt = pt;
 479                 } else {
 480                         ++count;
 481                 }
 482         }
 483
 484         if (count)
 485                 amdgpu_vm_update_pages(adev, ib, last_pde, last_pt, count,
 486                                        incr, AMDGPU_PTE_VALID, 0);
 487
 488         if (ib->length_dw != 0) {
 489                 amdgpu_vm_pad_ib(adev, ib);
 490                 amdgpu_sync_resv(adev, &ib->sync, pd->tbo.resv, AMDGPU_FENCE_OWNER_VM);
 491                 WARN_ON(ib->length_dw > ndw);
 492                 r = amdgpu_sched_ib_submit_kernel_helper(adev, ring, ib, 1,
 493                                                          &amdgpu_vm_free_job,
 494                                                          AMDGPU_FENCE_OWNER_VM,
 495                                                          &fence);
 496                 if (r)
 497                         goto error_free;
 498
 499                 amdgpu_bo_fence(pd, fence, true);
 500                 fence_put(vm->page_directory_fence);
 501                 vm->page_directory_fence = fence_get(fence);
 502                 fence_put(fence);
 503         }
 504
 505         if (!amdgpu_enable_scheduler || ib->length_dw == 0) {
 506                 amdgpu_ib_free(adev, ib);
 507                 kfree(ib);
 508         }
 509
 510         return 0;
 511
 512 error_free:
 513         amdgpu_ib_free(adev, ib);
 514         kfree(ib);
 515         return r;
 516 }
 517
 518 /**
 519  * amdgpu_vm_frag_ptes - add fragment information to PTEs
 520  *
 521  * @adev: amdgpu_device pointer
 522  * @ib: IB for the update
 523  * @pe_start: first PTE to handle
 524  * @pe_end: last PTE to handle
 525  * @addr: addr those PTEs should point to
 526  * @flags: hw mapping flags
 527  * @gtt_flags: GTT hw mapping flags
 528  *
 529  * Global and local mutex must be locked!
 530  */
 531 static void amdgpu_vm_frag_ptes(struct amdgpu_device *adev,
 532                                 struct amdgpu_ib *ib,
 533                                 uint64_t pe_start, uint64_t pe_end,
 534                                 uint64_t addr, uint32_t flags,
 535                                 uint32_t gtt_flags)
 536 {
 537         /**
 538          * The MC L1 TLB supports variable sized pages, based on a fragment
 539          * field in the PTE. When this field is set to a non-zero value, page
 540          * granularity is increased from 4KB to (1 << (12 + frag)). The PTE
 541          * flags are considered valid for all PTEs within the fragment range
 542          * and corresponding mappings are assumed to be physically contiguous.
 543          *
 544          * The L1 TLB can store a single PTE for the whole fragment,
 545          * significantly increasing the space available for translation
 546          * caching. This leads to large improvements in throughput when the
 547          * TLB is under pressure.
 548          *
 549          * The L2 TLB distributes small and large fragments into two
 550          * asymmetric partitions. The large fragment cache is significantly
 551          * larger. Thus, we try to use large fragments wherever possible.
 552          * Userspace can support this by aligning virtual base address and
 553          * allocation size to the fragment size.
 554          */
 555
 556         /* SI and newer are optimized for 64KB */
 557         uint64_t frag_flags = AMDGPU_PTE_FRAG_64KB;
 558         uint64_t frag_align = 0x80;
 559
 560         uint64_t frag_start = ALIGN(pe_start, frag_align);
 561         uint64_t frag_end = pe_end & ~(frag_align - 1);
 562
 563         unsigned count;
 564
 565         /* system pages are non continuously */
 566         if ((flags & AMDGPU_PTE_SYSTEM) || !(flags & AMDGPU_PTE_VALID) ||
 567             (frag_start >= frag_end)) {
 568
 569                 count = (pe_end - pe_start) / 8;
 570                 amdgpu_vm_update_pages(adev, ib, pe_start, addr, count,
 571                                        AMDGPU_GPU_PAGE_SIZE, flags, gtt_flags);
 572                 return;
 573         }
 574
 575         /* handle the 4K area at the beginning */
 576         if (pe_start != frag_start) {
 577                 count = (frag_start - pe_start) / 8;
 578                 amdgpu_vm_update_pages(adev, ib, pe_start, addr, count,
 579                                        AMDGPU_GPU_PAGE_SIZE, flags, gtt_flags);
 580                 addr += AMDGPU_GPU_PAGE_SIZE * count;
 581         }
 582
 583         /* handle the area in the middle */
 584         count = (frag_end - frag_start) / 8;
 585         amdgpu_vm_update_pages(adev, ib, frag_start, addr, count,
 586                                AMDGPU_GPU_PAGE_SIZE, flags | frag_flags,
 587                                gtt_flags);
 588
 589         /* handle the 4K area at the end */
 590         if (frag_end != pe_end) {
 591                 addr += AMDGPU_GPU_PAGE_SIZE * count;
 592                 count = (pe_end - frag_end) / 8;
 593                 amdgpu_vm_update_pages(adev, ib, frag_end, addr, count,
 594                                        AMDGPU_GPU_PAGE_SIZE, flags, gtt_flags);
 595         }
 596 }
 597
 598 /**
 599  * amdgpu_vm_update_ptes - make sure that page tables are valid
 600  *
 601  * @adev: amdgpu_device pointer
 602  * @vm: requested vm
 603  * @start: start of GPU address range
 604  * @end: end of GPU address range
 605  * @dst: destination address to map to
 606  * @flags: mapping flags
 607  *
 608  * Update the page tables in the range @start - @end (cayman+).
 609  *
 610  * Global and local mutex must be locked!
 611  */
 612 static int amdgpu_vm_update_ptes(struct amdgpu_device *adev,
 613                                  struct amdgpu_vm *vm,
 614                                  struct amdgpu_ib *ib,
 615                                  uint64_t start, uint64_t end,
 616                                  uint64_t dst, uint32_t flags,
 617                                  uint32_t gtt_flags)
 618 {
 619         uint64_t mask = AMDGPU_VM_PTE_COUNT - 1;
 620         uint64_t last_pte = ~0, last_dst = ~0;
 621         unsigned count = 0;
 622         uint64_t addr;
 623
 624         /* walk over the address space and update the page tables */
 625         for (addr = start; addr < end; ) {
 626                 uint64_t pt_idx = addr >> amdgpu_vm_block_size;
 627                 struct amdgpu_bo *pt = vm->page_tables[pt_idx].bo;
 628                 unsigned nptes;
 629                 uint64_t pte;
 630                 int r;
 631
 632                 amdgpu_sync_resv(adev, &ib->sync, pt->tbo.resv,
 633                                  AMDGPU_FENCE_OWNER_VM);
 634                 r = reservation_object_reserve_shared(pt->tbo.resv);
 635                 if (r)
 636                         return r;
 637
 638                 if ((addr & ~mask) == (end & ~mask))
 639                         nptes = end - addr;
 640                 else
 641                         nptes = AMDGPU_VM_PTE_COUNT - (addr & mask);
 642
 643                 pte = amdgpu_bo_gpu_offset(pt);
 644                 pte += (addr & mask) * 8;
 645
 646                 if ((last_pte + 8 * count) != pte) {
 647
 648                         if (count) {
 649                                 amdgpu_vm_frag_ptes(adev, ib, last_pte,
 650                                                     last_pte + 8 * count,
 651                                                     last_dst, flags,
 652                                                     gtt_flags);
 653                         }
 654
 655                         count = nptes;
 656                         last_pte = pte;
 657                         last_dst = dst;
 658                 } else {
 659                         count += nptes;
 660                 }
 661
 662                 addr += nptes;
 663                 dst += nptes * AMDGPU_GPU_PAGE_SIZE;
 664         }
 665
 666         if (count) {
 667                 amdgpu_vm_frag_ptes(adev, ib, last_pte,
 668                                     last_pte + 8 * count,
 669                                     last_dst, flags, gtt_flags);
 670         }
 671
 672         return 0;
 673 }
 674
 675 /**
 676  * amdgpu_vm_fence_pts - fence page tables after an update
 677  *
 678  * @vm: requested vm
 679  * @start: start of GPU address range
 680  * @end: end of GPU address range
 681  * @fence: fence to use
 682  *
 683  * Fence the page tables in the range @start - @end (cayman+).
 684  *
 685  * Global and local mutex must be locked!
 686  */
 687 static void amdgpu_vm_fence_pts(struct amdgpu_vm *vm,
 688                                 uint64_t start, uint64_t end,
 689                                 struct fence *fence)
 690 {
 691         unsigned i;
 692
 693         start >>= amdgpu_vm_block_size;
 694         end >>= amdgpu_vm_block_size;
 695
 696         for (i = start; i <= end; ++i)
 697                 amdgpu_bo_fence(vm->page_tables[i].bo, fence, true);
 698 }
 699
 700 /**
 701  * amdgpu_vm_bo_update_mapping - update a mapping in the vm page table
 702  *
 703  * @adev: amdgpu_device pointer
 704  * @vm: requested vm
 705  * @mapping: mapped range and flags to use for the update
 706  * @addr: addr to set the area to
 707  * @gtt_flags: flags as they are used for GTT
 708  * @fence: optional resulting fence
 709  *
 710  * Fill in the page table entries for @mapping.
 711  * Returns 0 for success, -EINVAL for failure.
 712  *
 713  * Object have to be reserved and mutex must be locked!
 714  */
 715 static int amdgpu_vm_bo_update_mapping(struct amdgpu_device *adev,
 716                                        struct amdgpu_vm *vm,
 717                                        struct amdgpu_bo_va_mapping *mapping,
 718                                        uint64_t addr, uint32_t gtt_flags,
 719                                        struct fence **fence)
 720 {
 721         struct amdgpu_ring *ring = adev->vm_manager.vm_pte_funcs_ring;
 722         unsigned nptes, ncmds, ndw;
 723         uint32_t flags = gtt_flags;
 724         struct amdgpu_ib *ib;
 725         struct fence *f = NULL;
 726         int r;
 727
 728         /* normally,bo_va->flags only contians READABLE and WIRTEABLE bit go here
 729          * but in case of something, we filter the flags in first place
 730          */
 731         if (!(mapping->flags & AMDGPU_PTE_READABLE))
 732                 flags &= ~AMDGPU_PTE_READABLE;
 733         if (!(mapping->flags & AMDGPU_PTE_WRITEABLE))
 734                 flags &= ~AMDGPU_PTE_WRITEABLE;
 735
 736         trace_amdgpu_vm_bo_update(mapping);
 737
 738         nptes = mapping->it.last - mapping->it.start + 1;
 739
 740         /*
 741          * reserve space for one command every (1 << BLOCK_SIZE)
 742          *  entries or 2k dwords (whatever is smaller)
 743          */
 744         ncmds = (nptes >> min(amdgpu_vm_block_size, 11)) + 1;
 745
 746         /* padding, etc. */
 747         ndw = 64;
 748
 749         if ((flags & AMDGPU_PTE_SYSTEM) && (flags == gtt_flags)) {
 750                 /* only copy commands needed */
 751                 ndw += ncmds * 7;
 752
 753         } else if (flags & AMDGPU_PTE_SYSTEM) {
 754                 /* header for write data commands */
 755                 ndw += ncmds * 4;
 756
 757                 /* body of write data command */
 758                 ndw += nptes * 2;
 759
 760         } else {
 761                 /* set page commands needed */
 762                 ndw += ncmds * 10;
 763
 764                 /* two extra commands for begin/end of fragment */
 765                 ndw += 2 * 10;
 766         }
 767
 768         /* update too big for an IB */
 769         if (ndw > 0xfffff)
 770                 return -ENOMEM;
 771
 772         ib = kzalloc(sizeof(struct amdgpu_ib), GFP_KERNEL);
 773         if (!ib)
 774                 return -ENOMEM;
 775
 776         r = amdgpu_ib_get(ring, NULL, ndw * 4, ib);
 777         if (r) {
 778                 kfree(ib);
 779                 return r;
 780         }
 781
 782         ib->length_dw = 0;
 783
 784         if (!(flags & AMDGPU_PTE_VALID)) {
 785                 unsigned i;
 786
 787                 for (i = 0; i < AMDGPU_MAX_RINGS; ++i) {
 788                         struct amdgpu_fence *f = vm->ids[i].last_id_use;
 789                         r = amdgpu_sync_fence(adev, &ib->sync, &f->base);
 790                         if (r)
 791                                 return r;
 792                 }
 793         }
 794
 795         r = amdgpu_vm_update_ptes(adev, vm, ib, mapping->it.start,
 796                                   mapping->it.last + 1, addr + mapping->offset,
 797                                   flags, gtt_flags);
 798
 799         if (r) {
 800                 amdgpu_ib_free(adev, ib);
 801                 kfree(ib);
 802                 return r;
 803         }
 804
 805         amdgpu_vm_pad_ib(adev, ib);
 806         WARN_ON(ib->length_dw > ndw);
 807         r = amdgpu_sched_ib_submit_kernel_helper(adev, ring, ib, 1,
 808                                                  &amdgpu_vm_free_job,
 809                                                  AMDGPU_FENCE_OWNER_VM,
 810                                                  &f);
 811         if (r)
 812                 goto error_free;
 813
 814         amdgpu_vm_fence_pts(vm, mapping->it.start,
 815                             mapping->it.last + 1, f);
 816         if (fence) {
 817                 fence_put(*fence);
 818                 *fence = fence_get(f);
 819         }
 820         fence_put(f);
 821         if (!amdgpu_enable_scheduler) {
 822                 amdgpu_ib_free(adev, ib);
 823                 kfree(ib);
 824         }
 825         return 0;
 826
 827 error_free:
 828         amdgpu_ib_free(adev, ib);
 829         kfree(ib);
 830         return r;
 831 }
 832
 833 /**
 834  * amdgpu_vm_bo_update - update all BO mappings in the vm page table
 835  *
 836  * @adev: amdgpu_device pointer
 837  * @bo_va: requested BO and VM object
 838  * @mem: ttm mem
 839  *
 840  * Fill in the page table entries for @bo_va.
 841  * Returns 0 for success, -EINVAL for failure.
 842  *
 843  * Object have to be reserved and mutex must be locked!
 844  */
 845 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 846                         struct amdgpu_bo_va *bo_va,
 847                         struct ttm_mem_reg *mem)
 848 {
 849         struct amdgpu_vm *vm = bo_va->vm;
 850         struct amdgpu_bo_va_mapping *mapping;
 851         uint32_t flags;
 852         uint64_t addr;
 853         int r;
 854
 855         if (mem) {
 856                 addr = mem->start << PAGE_SHIFT;
 857                 if (mem->mem_type != TTM_PL_TT)
 858                         addr += adev->vm_manager.vram_base_offset;
 859         } else {
 860                 addr = 0;
 861         }
 862
 863         flags = amdgpu_ttm_tt_pte_flags(adev, bo_va->bo->tbo.ttm, mem);
 864
 865         spin_lock(&vm->status_lock);
 866         if (!list_empty(&bo_va->vm_status))
 867                 list_splice_init(&bo_va->valids, &bo_va->invalids);
 868         spin_unlock(&vm->status_lock);
 869
 870         list_for_each_entry(mapping, &bo_va->invalids, list) {
 871                 r = amdgpu_vm_bo_update_mapping(adev, vm, mapping, addr,
 872                                                 flags, &bo_va->last_pt_update);
 873                 if (r)
 874                         return r;
 875         }
 876
 877         spin_lock(&vm->status_lock);
 878         list_splice_init(&bo_va->invalids, &bo_va->valids);
 879         list_del_init(&bo_va->vm_status);
 880         if (!mem)
 881                 list_add(&bo_va->vm_status, &vm->cleared);
 882         spin_unlock(&vm->status_lock);
 883
 884         return 0;
 885 }
 886
 887 /**
 888  * amdgpu_vm_clear_freed - clear freed BOs in the PT
 889  *
 890  * @adev: amdgpu_device pointer
 891  * @vm: requested vm
 892  *
 893  * Make sure all freed BOs are cleared in the PT.
 894  * Returns 0 for success.
 895  *
 896  * PTs have to be reserved and mutex must be locked!
 897  */
 898 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 899                           struct amdgpu_vm *vm)
 900 {
 901         struct amdgpu_bo_va_mapping *mapping;
 902         int r;
 903
 904         while (!list_empty(&vm->freed)) {
 905                 mapping = list_first_entry(&vm->freed,
 906                         struct amdgpu_bo_va_mapping, list);
 907                 list_del(&mapping->list);
 908
 909                 r = amdgpu_vm_bo_update_mapping(adev, vm, mapping, 0, 0, NULL);
 910                 kfree(mapping);
 911                 if (r)
 912                         return r;
 913
 914         }
 915         return 0;
 916
 917 }
 918
 919 /**
 920  * amdgpu_vm_clear_invalids - clear invalidated BOs in the PT
 921  *
 922  * @adev: amdgpu_device pointer
 923  * @vm: requested vm
 924  *
 925  * Make sure all invalidated BOs are cleared in the PT.
 926  * Returns 0 for success.
 927  *
 928  * PTs have to be reserved and mutex must be locked!
 929  */
 930 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev,
 931                              struct amdgpu_vm *vm, struct amdgpu_sync *sync)
 932 {
 933         struct amdgpu_bo_va *bo_va = NULL;
 934         int r = 0;
 935
 936         spin_lock(&vm->status_lock);
 937         while (!list_empty(&vm->invalidated)) {
 938                 bo_va = list_first_entry(&vm->invalidated,
 939                         struct amdgpu_bo_va, vm_status);
 940                 spin_unlock(&vm->status_lock);
 941
 942                 r = amdgpu_vm_bo_update(adev, bo_va, NULL);
 943                 if (r)
 944                         return r;
 945
 946                 spin_lock(&vm->status_lock);
 947         }
 948         spin_unlock(&vm->status_lock);
 949
 950         if (bo_va)
 951                 r = amdgpu_sync_fence(adev, sync, bo_va->last_pt_update);
 952
 953         return r;
 954 }
 955
 956 /**
 957  * amdgpu_vm_bo_add - add a bo to a specific vm
 958  *
 959  * @adev: amdgpu_device pointer
 960  * @vm: requested vm
 961  * @bo: amdgpu buffer object
 962  *
 963  * Add @bo into the requested vm (cayman+).
 964  * Add @bo to the list of bos associated with the vm
 965  * Returns newly added bo_va or NULL for failure
 966  *
 967  * Object has to be reserved!
 968  */
 969 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 970                                       struct amdgpu_vm *vm,
 971                                       struct amdgpu_bo *bo)
 972 {
 973         struct amdgpu_bo_va *bo_va;
 974
 975         bo_va = kzalloc(sizeof(struct amdgpu_bo_va), GFP_KERNEL);
 976         if (bo_va == NULL) {
 977                 return NULL;
 978         }
 979         bo_va->vm = vm;
 980         bo_va->bo = bo;
 981         bo_va->ref_count = 1;
 982         INIT_LIST_HEAD(&bo_va->bo_list);
 983         INIT_LIST_HEAD(&bo_va->valids);
 984         INIT_LIST_HEAD(&bo_va->invalids);
 985         INIT_LIST_HEAD(&bo_va->vm_status);
 986
 987         mutex_lock(&vm->mutex);
 988         list_add_tail(&bo_va->bo_list, &bo->va);
 989         mutex_unlock(&vm->mutex);
 990
 991         return bo_va;
 992 }
 993
 994 /**
 995  * amdgpu_vm_bo_map - map bo inside a vm
 996  *
 997  * @adev: amdgpu_device pointer
 998  * @bo_va: bo_va to store the address
 999  * @saddr: where to map the BO
1000  * @offset: requested offset in the BO
1001  * @flags: attributes of pages (read/write/valid/etc.)
1002  *
1003  * Add a mapping of the BO at the specefied addr into the VM.
1004  * Returns 0 for success, error for failure.
1005  *
1006  * Object has to be reserved and gets unreserved by this function!
1007  */
1008 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
1009                      struct amdgpu_bo_va *bo_va,
1010                      uint64_t saddr, uint64_t offset,
1011                      uint64_t size, uint32_t flags)
1012 {
1013         struct amdgpu_bo_va_mapping *mapping;
1014         struct amdgpu_vm *vm = bo_va->vm;
1015         struct interval_tree_node *it;
1016         unsigned last_pfn, pt_idx;
1017         uint64_t eaddr;
1018         int r;
1019
1020         /* validate the parameters */
1021         if (saddr & AMDGPU_GPU_PAGE_MASK || offset & AMDGPU_GPU_PAGE_MASK ||
1022             size == 0 || size & AMDGPU_GPU_PAGE_MASK) {
1023                 amdgpu_bo_unreserve(bo_va->bo);
1024                 return -EINVAL;
1025         }
1026
1027         /* make sure object fit at this offset */
1028         eaddr = saddr + size;
1029         if ((saddr >= eaddr) || (offset + size > amdgpu_bo_size(bo_va->bo))) {
1030                 amdgpu_bo_unreserve(bo_va->bo);
1031                 return -EINVAL;
1032         }
1033
1034         last_pfn = eaddr / AMDGPU_GPU_PAGE_SIZE;
1035         if (last_pfn > adev->vm_manager.max_pfn) {
1036                 dev_err(adev->dev, "va above limit (0x%08X > 0x%08X)\n",
1037                         last_pfn, adev->vm_manager.max_pfn);
1038                 amdgpu_bo_unreserve(bo_va->bo);
1039                 return -EINVAL;
1040         }
1041
1042         mutex_lock(&vm->mutex);
1043
1044         saddr /= AMDGPU_GPU_PAGE_SIZE;
1045         eaddr /= AMDGPU_GPU_PAGE_SIZE;
1046
1047         it = interval_tree_iter_first(&vm->va, saddr, eaddr - 1);
1048         if (it) {
1049                 struct amdgpu_bo_va_mapping *tmp;
1050                 tmp = container_of(it, struct amdgpu_bo_va_mapping, it);
1051                 /* bo and tmp overlap, invalid addr */
1052                 dev_err(adev->dev, "bo %p va 0x%010Lx-0x%010Lx conflict with "
1053                         "0x%010lx-0x%010lx\n", bo_va->bo, saddr, eaddr,
1054                         tmp->it.start, tmp->it.last + 1);
1055                 amdgpu_bo_unreserve(bo_va->bo);
1056                 r = -EINVAL;
1057                 goto error_unlock;
1058         }
1059
1060         mapping = kmalloc(sizeof(*mapping), GFP_KERNEL);
1061         if (!mapping) {
1062                 amdgpu_bo_unreserve(bo_va->bo);
1063                 r = -ENOMEM;
1064                 goto error_unlock;
1065         }
1066
1067         INIT_LIST_HEAD(&mapping->list);
1068         mapping->it.start = saddr;
1069         mapping->it.last = eaddr - 1;
1070         mapping->offset = offset;
1071         mapping->flags = flags;
1072
1073         list_add(&mapping->list, &bo_va->invalids);
1074         interval_tree_insert(&mapping->it, &vm->va);
1075         trace_amdgpu_vm_bo_map(bo_va, mapping);
1076
1077         /* Make sure the page tables are allocated */
1078         saddr >>= amdgpu_vm_block_size;
1079         eaddr >>= amdgpu_vm_block_size;
1080
1081         BUG_ON(eaddr >= amdgpu_vm_num_pdes(adev));
1082
1083         if (eaddr > vm->max_pde_used)
1084                 vm->max_pde_used = eaddr;
1085
1086         amdgpu_bo_unreserve(bo_va->bo);
1087
1088         /* walk over the address space and allocate the page tables */
1089         for (pt_idx = saddr; pt_idx <= eaddr; ++pt_idx) {
1090                 struct amdgpu_bo *pt;
1091
1092                 if (vm->page_tables[pt_idx].bo)
1093                         continue;
1094
1095                 /* drop mutex to allocate and clear page table */
1096                 mutex_unlock(&vm->mutex);
1097
1098                 r = amdgpu_bo_create(adev, AMDGPU_VM_PTE_COUNT * 8,
1099                                      AMDGPU_GPU_PAGE_SIZE, true,
1100                                      AMDGPU_GEM_DOMAIN_VRAM, 0, NULL, &pt);
1101                 if (r)
1102                         goto error_free;
1103
1104                 r = amdgpu_vm_clear_bo(adev, pt);
1105                 if (r) {
1106                         amdgpu_bo_unref(&pt);
1107                         goto error_free;
1108                 }
1109
1110                 /* aquire mutex again */
1111                 mutex_lock(&vm->mutex);
1112                 if (vm->page_tables[pt_idx].bo) {
1113                         /* someone else allocated the pt in the meantime */
1114                         mutex_unlock(&vm->mutex);
1115                         amdgpu_bo_unref(&pt);
1116                         mutex_lock(&vm->mutex);
1117                         continue;
1118                 }
1119
1120                 vm->page_tables[pt_idx].addr = 0;
1121                 vm->page_tables[pt_idx].bo = pt;
1122         }
1123
1124         mutex_unlock(&vm->mutex);
1125         return 0;
1126
1127 error_free:
1128         mutex_lock(&vm->mutex);
1129         list_del(&mapping->list);
1130         interval_tree_remove(&mapping->it, &vm->va);
1131         trace_amdgpu_vm_bo_unmap(bo_va, mapping);
1132         kfree(mapping);
1133
1134 error_unlock:
1135         mutex_unlock(&vm->mutex);
1136         return r;
1137 }
1138
1139 /**
1140  * amdgpu_vm_bo_unmap - remove bo mapping from vm
1141  *
1142  * @adev: amdgpu_device pointer
1143  * @bo_va: bo_va to remove the address from
1144  * @saddr: where to the BO is mapped
1145  *
1146  * Remove a mapping of the BO at the specefied addr from the VM.
1147  * Returns 0 for success, error for failure.
1148  *
1149  * Object has to be reserved and gets unreserved by this function!
1150  */
1151 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
1152                        struct amdgpu_bo_va *bo_va,
1153                        uint64_t saddr)
1154 {
1155         struct amdgpu_bo_va_mapping *mapping;
1156         struct amdgpu_vm *vm = bo_va->vm;
1157         bool valid = true;
1158
1159         saddr /= AMDGPU_GPU_PAGE_SIZE;
1160
1161         list_for_each_entry(mapping, &bo_va->valids, list) {
1162                 if (mapping->it.start == saddr)
1163                         break;
1164         }
1165
1166         if (&mapping->list == &bo_va->valids) {
1167                 valid = false;
1168
1169                 list_for_each_entry(mapping, &bo_va->invalids, list) {
1170                         if (mapping->it.start == saddr)
1171                                 break;
1172                 }
1173
1174                 if (&mapping->list == &bo_va->invalids) {
1175                         amdgpu_bo_unreserve(bo_va->bo);
1176                         return -ENOENT;
1177                 }
1178         }
1179
1180         mutex_lock(&vm->mutex);
1181         list_del(&mapping->list);
1182         interval_tree_remove(&mapping->it, &vm->va);
1183         trace_amdgpu_vm_bo_unmap(bo_va, mapping);
1184
1185         if (valid)
1186                 list_add(&mapping->list, &vm->freed);
1187         else
1188                 kfree(mapping);
1189         mutex_unlock(&vm->mutex);
1190         amdgpu_bo_unreserve(bo_va->bo);
1191
1192         return 0;
1193 }
1194
1195 /**
1196  * amdgpu_vm_bo_rmv - remove a bo to a specific vm
1197  *
1198  * @adev: amdgpu_device pointer
1199  * @bo_va: requested bo_va
1200  *
1201  * Remove @bo_va->bo from the requested vm (cayman+).
1202  *
1203  * Object have to be reserved!
1204  */
1205 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
1206                       struct amdgpu_bo_va *bo_va)
1207 {
1208         struct amdgpu_bo_va_mapping *mapping, *next;
1209         struct amdgpu_vm *vm = bo_va->vm;
1210
1211         list_del(&bo_va->bo_list);
1212
1213         mutex_lock(&vm->mutex);
1214
1215         spin_lock(&vm->status_lock);
1216         list_del(&bo_va->vm_status);
1217         spin_unlock(&vm->status_lock);
1218
1219         list_for_each_entry_safe(mapping, next, &bo_va->valids, list) {
1220                 list_del(&mapping->list);
1221                 interval_tree_remove(&mapping->it, &vm->va);
1222                 trace_amdgpu_vm_bo_unmap(bo_va, mapping);
1223                 list_add(&mapping->list, &vm->freed);
1224         }
1225         list_for_each_entry_safe(mapping, next, &bo_va->invalids, list) {
1226                 list_del(&mapping->list);
1227                 interval_tree_remove(&mapping->it, &vm->va);
1228                 kfree(mapping);
1229         }
1230
1231         fence_put(bo_va->last_pt_update);
1232         kfree(bo_va);
1233
1234         mutex_unlock(&vm->mutex);
1235 }
1236
1237 /**
1238  * amdgpu_vm_bo_invalidate - mark the bo as invalid
1239  *
1240  * @adev: amdgpu_device pointer
1241  * @vm: requested vm
1242  * @bo: amdgpu buffer object
1243  *
1244  * Mark @bo as invalid (cayman+).
1245  */
1246 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
1247                              struct amdgpu_bo *bo)
1248 {
1249         struct amdgpu_bo_va *bo_va;
1250
1251         list_for_each_entry(bo_va, &bo->va, bo_list) {
1252                 spin_lock(&bo_va->vm->status_lock);
1253                 if (list_empty(&bo_va->vm_status))
1254                         list_add(&bo_va->vm_status, &bo_va->vm->invalidated);
1255                 spin_unlock(&bo_va->vm->status_lock);
1256         }
1257 }
1258
1259 /**
1260  * amdgpu_vm_init - initialize a vm instance
1261  *
1262  * @adev: amdgpu_device pointer
1263  * @vm: requested vm
1264  *
1265  * Init @vm fields (cayman+).
1266  */
1267 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm)
1268 {
1269         const unsigned align = min(AMDGPU_VM_PTB_ALIGN_SIZE,
1270                 AMDGPU_VM_PTE_COUNT * 8);
1271         unsigned pd_size, pd_entries, pts_size;
1272         int i, r;
1273
1274         for (i = 0; i < AMDGPU_MAX_RINGS; ++i) {
1275                 vm->ids[i].id = 0;
1276                 vm->ids[i].flushed_updates = NULL;
1277                 vm->ids[i].last_id_use = NULL;
1278         }
1279         mutex_init(&vm->mutex);
1280         vm->va = RB_ROOT;
1281         spin_lock_init(&vm->status_lock);
1282         INIT_LIST_HEAD(&vm->invalidated);
1283         INIT_LIST_HEAD(&vm->cleared);
1284         INIT_LIST_HEAD(&vm->freed);
1285
1286         pd_size = amdgpu_vm_directory_size(adev);
1287         pd_entries = amdgpu_vm_num_pdes(adev);
1288
1289         /* allocate page table array */
1290         pts_size = pd_entries * sizeof(struct amdgpu_vm_pt);
1291         vm->page_tables = kzalloc(pts_size, GFP_KERNEL);
1292         if (vm->page_tables == NULL) {
1293                 DRM_ERROR("Cannot allocate memory for page table array\n");
1294                 return -ENOMEM;
1295         }
1296
1297         vm->page_directory_fence = NULL;
1298
1299         r = amdgpu_bo_create(adev, pd_size, align, true,
1300                              AMDGPU_GEM_DOMAIN_VRAM, 0,
1301                              NULL, &vm->page_directory);
1302         if (r)
1303                 return r;
1304
1305         r = amdgpu_vm_clear_bo(adev, vm->page_directory);
1306         if (r) {
1307                 amdgpu_bo_unref(&vm->page_directory);
1308                 vm->page_directory = NULL;
1309                 return r;
1310         }
1311
1312         return 0;
1313 }
1314
1315 /**
1316  * amdgpu_vm_fini - tear down a vm instance
1317  *
1318  * @adev: amdgpu_device pointer
1319  * @vm: requested vm
1320  *
1321  * Tear down @vm (cayman+).
1322  * Unbind the VM and remove all bos from the vm bo list
1323  */
1324 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm)
1325 {
1326         struct amdgpu_bo_va_mapping *mapping, *tmp;
1327         int i;
1328
1329         if (!RB_EMPTY_ROOT(&vm->va)) {
1330                 dev_err(adev->dev, "still active bo inside vm\n");
1331         }
1332         rbtree_postorder_for_each_entry_safe(mapping, tmp, &vm->va, it.rb) {
1333                 list_del(&mapping->list);
1334                 interval_tree_remove(&mapping->it, &vm->va);
1335                 kfree(mapping);
1336         }
1337         list_for_each_entry_safe(mapping, tmp, &vm->freed, list) {
1338                 list_del(&mapping->list);
1339                 kfree(mapping);
1340         }
1341
1342         for (i = 0; i < amdgpu_vm_num_pdes(adev); i++)
1343                 amdgpu_bo_unref(&vm->page_tables[i].bo);
1344         kfree(vm->page_tables);
1345
1346         amdgpu_bo_unref(&vm->page_directory);
1347         fence_put(vm->page_directory_fence);
1348
1349         for (i = 0; i < AMDGPU_MAX_RINGS; ++i) {
1350                 amdgpu_fence_unref(&vm->ids[i].flushed_updates);
1351                 amdgpu_fence_unref(&vm->ids[i].last_id_use);
1352         }
1353
1354         mutex_destroy(&vm->mutex);
1355 }