drivers/gpu/drm/amd/amdgpu/amdgpu_ctx.c

   1 /*
   2  * Copyright 2015 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: monk liu <[email protected]>
  23  */
  24
  25 #include <drm/drmP.h>
  26 #include "amdgpu.h"
  27
  28 static void amdgpu_ctx_do_release(struct kref *ref)
  29 {
  30         struct amdgpu_ctx *ctx;
  31         struct amdgpu_device *adev;
  32         unsigned i, j;
  33
  34         ctx = container_of(ref, struct amdgpu_ctx, refcount);
  35         adev = ctx->adev;
  36
  37
  38         for (i = 0; i < AMDGPU_MAX_RINGS; ++i)
  39                 for (j = 0; j < AMDGPU_CTX_MAX_CS_PENDING; ++j)
  40                         fence_put(ctx->rings[i].fences[j]);
  41
  42         if (amdgpu_enable_scheduler) {
  43                 for (i = 0; i < adev->num_rings; i++)
  44                         amd_context_entity_fini(adev->rings[i]->scheduler,
  45                                                 &ctx->rings[i].c_entity);
  46         }
  47
  48         kfree(ctx);
  49 }
  50
  51 static void amdgpu_ctx_init(struct amdgpu_device *adev,
  52                             struct amdgpu_fpriv *fpriv,
  53                             struct amdgpu_ctx *ctx,
  54                             uint32_t id)
  55 {
  56         int i;
  57         memset(ctx, 0, sizeof(*ctx));
  58         ctx->adev = adev;
  59         kref_init(&ctx->refcount);
  60         spin_lock_init(&ctx->ring_lock);
  61         for (i = 0; i < AMDGPU_MAX_RINGS; ++i)
  62                 ctx->rings[i].sequence = 1;
  63 }
  64
  65 int amdgpu_ctx_alloc(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv,
  66                      uint32_t *id)
  67 {
  68         struct amdgpu_ctx *ctx;
  69         int i, j, r;
  70
  71         ctx = kmalloc(sizeof(*ctx), GFP_KERNEL);
  72         if (!ctx)
  73                 return -ENOMEM;
  74         if (fpriv) {
  75                 struct amdgpu_ctx_mgr *mgr = &fpriv->ctx_mgr;
  76                 mutex_lock(&mgr->lock);
  77                 r = idr_alloc(&mgr->ctx_handles, ctx, 1, 0, GFP_KERNEL);
  78                 if (r < 0) {
  79                         mutex_unlock(&mgr->lock);
  80                         kfree(ctx);
  81                         return r;
  82                 }
  83                 *id = (uint32_t)r;
  84                 amdgpu_ctx_init(adev, fpriv, ctx, *id);
  85                 mutex_unlock(&mgr->lock);
  86         } else {
  87                 if (adev->kernel_ctx) {
  88                         DRM_ERROR("kernel cnotext has been created.\n");
  89                         kfree(ctx);
  90                         return 0;
  91                 }
  92                 *id = AMD_KERNEL_CONTEXT_ID;
  93                 amdgpu_ctx_init(adev, fpriv, ctx, *id);
  94
  95                 adev->kernel_ctx = ctx;
  96         }
  97
  98         if (amdgpu_enable_scheduler) {
  99                 /* create context entity for each ring */
 100                 for (i = 0; i < adev->num_rings; i++) {
 101                         struct amd_run_queue *rq;
 102                         if (fpriv)
 103                                 rq = &adev->rings[i]->scheduler->sched_rq;
 104                         else
 105                                 rq = &adev->rings[i]->scheduler->kernel_rq;
 106                         r = amd_context_entity_init(adev->rings[i]->scheduler,
 107                                                     &ctx->rings[i].c_entity,
 108                                                     NULL, rq, *id);
 109                         if (r)
 110                                 break;
 111                 }
 112
 113                 if (i < adev->num_rings) {
 114                         for (j = 0; j < i; j++)
 115                                 amd_context_entity_fini(adev->rings[j]->scheduler,
 116                                                         &ctx->rings[j].c_entity);
 117                         kfree(ctx);
 118                         return -EINVAL;
 119                 }
 120         }
 121
 122         return 0;
 123 }
 124
 125 int amdgpu_ctx_free(struct amdgpu_device *adev, struct amdgpu_fpriv *fpriv, uint32_t id)
 126 {
 127         struct amdgpu_ctx *ctx;
 128
 129         if (fpriv) {
 130                 struct amdgpu_ctx_mgr *mgr = &fpriv->ctx_mgr;
 131                 mutex_lock(&mgr->lock);
 132                 ctx = idr_find(&mgr->ctx_handles, id);
 133                 if (ctx) {
 134                         idr_remove(&mgr->ctx_handles, id);
 135                         kref_put(&ctx->refcount, amdgpu_ctx_do_release);
 136                         mutex_unlock(&mgr->lock);
 137                         return 0;
 138                 }
 139                 mutex_unlock(&mgr->lock);
 140         } else {
 141                 ctx = adev->kernel_ctx;
 142                 kref_put(&ctx->refcount, amdgpu_ctx_do_release);
 143                 return 0;
 144         }
 145         return -EINVAL;
 146 }
 147
 148 static int amdgpu_ctx_query(struct amdgpu_device *adev,
 149                             struct amdgpu_fpriv *fpriv, uint32_t id,
 150                             union drm_amdgpu_ctx_out *out)
 151 {
 152         struct amdgpu_ctx *ctx;
 153         struct amdgpu_ctx_mgr *mgr;
 154         unsigned reset_counter;
 155
 156         if (!fpriv)
 157                 return -EINVAL;
 158
 159         mgr = &fpriv->ctx_mgr;
 160         mutex_lock(&mgr->lock);
 161         ctx = idr_find(&mgr->ctx_handles, id);
 162         if (!ctx) {
 163                 mutex_unlock(&mgr->lock);
 164                 return -EINVAL;
 165         }
 166
 167         /* TODO: these two are always zero */
 168         out->state.flags = 0x0;
 169         out->state.hangs = 0x0;
 170
 171         /* determine if a GPU reset has occured since the last call */
 172         reset_counter = atomic_read(&adev->gpu_reset_counter);
 173         /* TODO: this should ideally return NO, GUILTY, or INNOCENT. */
 174         if (ctx->reset_counter == reset_counter)
 175                 out->state.reset_status = AMDGPU_CTX_NO_RESET;
 176         else
 177                 out->state.reset_status = AMDGPU_CTX_UNKNOWN_RESET;
 178         ctx->reset_counter = reset_counter;
 179
 180         mutex_unlock(&mgr->lock);
 181         return 0;
 182 }
 183
 184 void amdgpu_ctx_fini(struct amdgpu_fpriv *fpriv)
 185 {
 186         struct idr *idp;
 187         struct amdgpu_ctx *ctx;
 188         uint32_t id;
 189         struct amdgpu_ctx_mgr *mgr = &fpriv->ctx_mgr;
 190         idp = &mgr->ctx_handles;
 191
 192         idr_for_each_entry(idp,ctx,id) {
 193                 if (kref_put(&ctx->refcount, amdgpu_ctx_do_release) != 1)
 194                         DRM_ERROR("ctx %p is still alive\n", ctx);
 195         }
 196
 197         idr_destroy(&mgr->ctx_handles);
 198         mutex_destroy(&mgr->lock);
 199 }
 200
 201 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 202                      struct drm_file *filp)
 203 {
 204         int r;
 205         uint32_t id;
 206
 207         union drm_amdgpu_ctx *args = data;
 208         struct amdgpu_device *adev = dev->dev_private;
 209         struct amdgpu_fpriv *fpriv = filp->driver_priv;
 210
 211         r = 0;
 212         id = args->in.ctx_id;
 213
 214         switch (args->in.op) {
 215                 case AMDGPU_CTX_OP_ALLOC_CTX:
 216                         r = amdgpu_ctx_alloc(adev, fpriv, &id);
 217                         args->out.alloc.ctx_id = id;
 218                         break;
 219                 case AMDGPU_CTX_OP_FREE_CTX:
 220                         r = amdgpu_ctx_free(adev, fpriv, id);
 221                         break;
 222                 case AMDGPU_CTX_OP_QUERY_STATE:
 223                         r = amdgpu_ctx_query(adev, fpriv, id, &args->out);
 224                         break;
 225                 default:
 226                         return -EINVAL;
 227         }
 228
 229         return r;
 230 }
 231
 232 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id)
 233 {
 234         struct amdgpu_ctx *ctx;
 235         struct amdgpu_ctx_mgr *mgr;
 236
 237         if (!fpriv)
 238                 return NULL;
 239
 240         mgr = &fpriv->ctx_mgr;
 241
 242         mutex_lock(&mgr->lock);
 243         ctx = idr_find(&mgr->ctx_handles, id);
 244         if (ctx)
 245                 kref_get(&ctx->refcount);
 246         mutex_unlock(&mgr->lock);
 247         return ctx;
 248 }
 249
 250 int amdgpu_ctx_put(struct amdgpu_ctx *ctx)
 251 {
 252         if (ctx == NULL)
 253                 return -EINVAL;
 254
 255         kref_put(&ctx->refcount, amdgpu_ctx_do_release);
 256         return 0;
 257 }
 258
 259 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 260                               struct fence *fence)
 261 {
 262         struct amdgpu_ctx_ring *cring = & ctx->rings[ring->idx];
 263         uint64_t seq = 0;
 264         unsigned idx = 0;
 265         struct fence *other = NULL;
 266
 267         if (amdgpu_enable_scheduler)
 268                 seq = atomic64_read(&cring->c_entity.last_queued_v_seq);
 269         else
 270                 seq = cring->sequence;
 271         idx = seq % AMDGPU_CTX_MAX_CS_PENDING;
 272         other = cring->fences[idx];
 273         if (other) {
 274                 signed long r;
 275                 r = fence_wait_timeout(other, false, MAX_SCHEDULE_TIMEOUT);
 276                 if (r < 0)
 277                         DRM_ERROR("Error (%ld) waiting for fence!\n", r);
 278         }
 279
 280         fence_get(fence);
 281
 282         spin_lock(&ctx->ring_lock);
 283         cring->fences[idx] = fence;
 284         if (!amdgpu_enable_scheduler)
 285                 cring->sequence++;
 286         spin_unlock(&ctx->ring_lock);
 287
 288         fence_put(other);
 289
 290         return seq;
 291 }
 292
 293 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 294                                    struct amdgpu_ring *ring, uint64_t seq)
 295 {
 296         struct amdgpu_ctx_ring *cring = & ctx->rings[ring->idx];
 297         struct fence *fence;
 298         uint64_t queued_seq;
 299         int r;
 300
 301         if (amdgpu_enable_scheduler) {
 302                 r = amd_sched_wait_emit(&cring->c_entity,
 303                                         seq,
 304                                         true,
 305                                         AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS);
 306                 if (r)
 307                         return NULL;
 308         }
 309
 310         spin_lock(&ctx->ring_lock);
 311         if (amdgpu_enable_scheduler)
 312                 queued_seq = atomic64_read(&cring->c_entity.last_queued_v_seq) + 1;
 313         else
 314                 queued_seq = cring->sequence;
 315
 316         if (seq >= queued_seq) {
 317                 spin_unlock(&ctx->ring_lock);
 318                 return ERR_PTR(-EINVAL);
 319         }
 320
 321
 322         if (seq + AMDGPU_CTX_MAX_CS_PENDING < queued_seq) {
 323                 spin_unlock(&ctx->ring_lock);
 324                 return NULL;
 325         }
 326
 327         fence = fence_get(cring->fences[seq % AMDGPU_CTX_MAX_CS_PENDING]);
 328         spin_unlock(&ctx->ring_lock);
 329
 330         return fence;
 331 }