drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-2023 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "dc_state.h"
  31 #include "dc_plane.h"
  32 #include "grph_object_defs.h"
  33 #include "logger_types.h"
  34 #include "hdcp_msg_types.h"
  35 #include "gpio_types.h"
  36 #include "link_service_types.h"
  37 #include "grph_object_ctrl_defs.h"
  38 #include <inc/hw/opp.h>
  39
  40 #include "hwss/hw_sequencer.h"
  41 #include "inc/compressor.h"
  42 #include "inc/hw/dmcu.h"
  43 #include "dml/display_mode_lib.h"
  44
  45 #include "dml2/dml2_wrapper.h"
  46
  47 #include "dmub/inc/dmub_cmd.h"
  48
  49 #include "spl/dc_spl_types.h"
  50
  51 struct abm_save_restore;
  52
  53 /* forward declaration */
  54 struct aux_payload;
  55 struct set_config_cmd_payload;
  56 struct dmub_notification;
  57
  58 #define DC_VER "3.2.307"
  59
  60 #define MAX_SURFACES 3
  61 #define MAX_PLANES 6
  62 #define MAX_STREAMS 6
  63 #define MIN_VIEWPORT_SIZE 12
  64 #define MAX_NUM_EDP 2
  65 #define MAX_HOST_ROUTERS_NUM 2
  66
  67 /* Display Core Interfaces */
  68 struct dc_versions {
  69         const char *dc_ver;
  70         struct dmcu_version dmcu_version;
  71 };
  72
  73 enum dp_protocol_version {
  74         DP_VERSION_1_4 = 0,
  75         DP_VERSION_2_1,
  76         DP_VERSION_UNKNOWN,
  77 };
  78
  79 enum dc_plane_type {
  80         DC_PLANE_TYPE_INVALID,
  81         DC_PLANE_TYPE_DCE_RGB,
  82         DC_PLANE_TYPE_DCE_UNDERLAY,
  83         DC_PLANE_TYPE_DCN_UNIVERSAL,
  84 };
  85
  86 // Sizes defined as multiples of 64KB
  87 enum det_size {
  88         DET_SIZE_DEFAULT = 0,
  89         DET_SIZE_192KB = 3,
  90         DET_SIZE_256KB = 4,
  91         DET_SIZE_320KB = 5,
  92         DET_SIZE_384KB = 6
  93 };
  94
  95
  96 struct dc_plane_cap {
  97         enum dc_plane_type type;
  98         uint32_t per_pixel_alpha : 1;
  99         struct {
 100                 uint32_t argb8888 : 1;
 101                 uint32_t nv12 : 1;
 102                 uint32_t fp16 : 1;
 103                 uint32_t p010 : 1;
 104                 uint32_t ayuv : 1;
 105         } pixel_format_support;
 106         // max upscaling factor x1000
 107         // upscaling factors are always >= 1
 108         // for example, 1080p -> 8K is 4.0, or 4000 raw value
 109         struct {
 110                 uint32_t argb8888;
 111                 uint32_t nv12;
 112                 uint32_t fp16;
 113         } max_upscale_factor;
 114         // max downscale factor x1000
 115         // downscale factors are always <= 1
 116         // for example, 8K -> 1080p is 0.25, or 250 raw value
 117         struct {
 118                 uint32_t argb8888;
 119                 uint32_t nv12;
 120                 uint32_t fp16;
 121         } max_downscale_factor;
 122         // minimal width/height
 123         uint32_t min_width;
 124         uint32_t min_height;
 125 };
 126
 127 /**
 128  * DOC: color-management-caps
 129  *
 130  * **Color management caps (DPP and MPC)**
 131  *
 132  * Modules/color calculates various color operations which are translated to
 133  * abstracted HW. DCE 5-12 had almost no important changes, but starting with
 134  * DCN1, every new generation comes with fairly major differences in color
 135  * pipeline. Therefore, we abstract color pipe capabilities so modules/DM can
 136  * decide mapping to HW block based on logical capabilities.
 137  */
 138
 139 /**
 140  * struct rom_curve_caps - predefined transfer function caps for degamma and regamma
 141  * @srgb: RGB color space transfer func
 142  * @bt2020: BT.2020 transfer func
 143  * @gamma2_2: standard gamma
 144  * @pq: perceptual quantizer transfer function
 145  * @hlg: hybrid log–gamma transfer function
 146  */
 147 struct rom_curve_caps {
 148         uint16_t srgb : 1;
 149         uint16_t bt2020 : 1;
 150         uint16_t gamma2_2 : 1;
 151         uint16_t pq : 1;
 152         uint16_t hlg : 1;
 153 };
 154
 155 /**
 156  * struct dpp_color_caps - color pipeline capabilities for display pipe and
 157  * plane blocks
 158  *
 159  * @dcn_arch: all DCE generations treated the same
 160  * @input_lut_shared: shared with DGAM. Input LUT is different than most LUTs,
 161  * just plain 256-entry lookup
 162  * @icsc: input color space conversion
 163  * @dgam_ram: programmable degamma LUT
 164  * @post_csc: post color space conversion, before gamut remap
 165  * @gamma_corr: degamma correction
 166  * @hw_3d_lut: 3D LUT support. It implies a shaper LUT before. It may be shared
 167  * with MPC by setting mpc:shared_3d_lut flag
 168  * @ogam_ram: programmable out/blend gamma LUT
 169  * @ocsc: output color space conversion
 170  * @dgam_rom_for_yuv: pre-defined degamma LUT for YUV planes
 171  * @dgam_rom_caps: pre-definied curve caps for degamma 1D LUT
 172  * @ogam_rom_caps: pre-definied curve caps for regamma 1D LUT
 173  *
 174  * Note: hdr_mult and gamut remap (CTM) are always available in DPP (in that order)
 175  */
 176 struct dpp_color_caps {
 177         uint16_t dcn_arch : 1;
 178         uint16_t input_lut_shared : 1;
 179         uint16_t icsc : 1;
 180         uint16_t dgam_ram : 1;
 181         uint16_t post_csc : 1;
 182         uint16_t gamma_corr : 1;
 183         uint16_t hw_3d_lut : 1;
 184         uint16_t ogam_ram : 1;
 185         uint16_t ocsc : 1;
 186         uint16_t dgam_rom_for_yuv : 1;
 187         struct rom_curve_caps dgam_rom_caps;
 188         struct rom_curve_caps ogam_rom_caps;
 189 };
 190
 191 /**
 192  * struct mpc_color_caps - color pipeline capabilities for multiple pipe and
 193  * plane combined blocks
 194  *
 195  * @gamut_remap: color transformation matrix
 196  * @ogam_ram: programmable out gamma LUT
 197  * @ocsc: output color space conversion matrix
 198  * @num_3dluts: MPC 3D LUT; always assumes a preceding shaper LUT
 199  * @shared_3d_lut: shared 3D LUT flag. Can be either DPP or MPC, but single
 200  * instance
 201  * @ogam_rom_caps: pre-definied curve caps for regamma 1D LUT
 202  */
 203 struct mpc_color_caps {
 204         uint16_t gamut_remap : 1;
 205         uint16_t ogam_ram : 1;
 206         uint16_t ocsc : 1;
 207         uint16_t num_3dluts : 3;
 208         uint16_t shared_3d_lut:1;
 209         struct rom_curve_caps ogam_rom_caps;
 210 };
 211
 212 /**
 213  * struct dc_color_caps - color pipes capabilities for DPP and MPC hw blocks
 214  * @dpp: color pipes caps for DPP
 215  * @mpc: color pipes caps for MPC
 216  */
 217 struct dc_color_caps {
 218         struct dpp_color_caps dpp;
 219         struct mpc_color_caps mpc;
 220 };
 221
 222 struct dc_dmub_caps {
 223         bool psr;
 224         bool mclk_sw;
 225         bool subvp_psr;
 226         bool gecc_enable;
 227         uint8_t fams_ver;
 228 };
 229
 230 struct dc_scl_caps {
 231         bool sharpener_support;
 232 };
 233
 234 struct dc_caps {
 235         uint32_t max_streams;
 236         uint32_t max_links;
 237         uint32_t max_audios;
 238         uint32_t max_slave_planes;
 239         uint32_t max_slave_yuv_planes;
 240         uint32_t max_slave_rgb_planes;
 241         uint32_t max_planes;
 242         uint32_t max_downscale_ratio;
 243         uint32_t i2c_speed_in_khz;
 244         uint32_t i2c_speed_in_khz_hdcp;
 245         uint32_t dmdata_alloc_size;
 246         unsigned int max_cursor_size;
 247         unsigned int max_video_width;
 248         /*
 249          * max video plane width that can be safely assumed to be always
 250          * supported by single DPP pipe.
 251          */
 252         unsigned int max_optimizable_video_width;
 253         unsigned int min_horizontal_blanking_period;
 254         int linear_pitch_alignment;
 255         bool dcc_const_color;
 256         bool dynamic_audio;
 257         bool is_apu;
 258         bool dual_link_dvi;
 259         bool post_blend_color_processing;
 260         bool force_dp_tps4_for_cp2520;
 261         bool disable_dp_clk_share;
 262         bool psp_setup_panel_mode;
 263         bool extended_aux_timeout_support;
 264         bool dmcub_support;
 265         bool zstate_support;
 266         bool ips_support;
 267         uint32_t num_of_internal_disp;
 268         enum dp_protocol_version max_dp_protocol_version;
 269         unsigned int mall_size_per_mem_channel;
 270         unsigned int mall_size_total;
 271         unsigned int cursor_cache_size;
 272         struct dc_plane_cap planes[MAX_PLANES];
 273         struct dc_color_caps color;
 274         struct dc_dmub_caps dmub_caps;
 275         bool dp_hpo;
 276         bool dp_hdmi21_pcon_support;
 277         bool edp_dsc_support;
 278         bool vbios_lttpr_aware;
 279         bool vbios_lttpr_enable;
 280         uint32_t max_otg_num;
 281         uint32_t max_cab_allocation_bytes;
 282         uint32_t cache_line_size;
 283         uint32_t cache_num_ways;
 284         uint16_t subvp_fw_processing_delay_us;
 285         uint8_t subvp_drr_max_vblank_margin_us;
 286         uint16_t subvp_prefetch_end_to_mall_start_us;
 287         uint8_t subvp_swath_height_margin_lines; // subvp start line must be aligned to 2 x swath height
 288         uint16_t subvp_pstate_allow_width_us;
 289         uint16_t subvp_vertical_int_margin_us;
 290         bool seamless_odm;
 291         uint32_t max_v_total;
 292         uint32_t max_disp_clock_khz_at_vmin;
 293         uint8_t subvp_drr_vblank_start_margin_us;
 294         bool cursor_not_scaled;
 295         bool dcmode_power_limits_present;
 296         bool sequential_ono;
 297         /* Conservative limit for DCC cases which require ODM4:1 to support*/
 298         uint32_t dcc_plane_width_limit;
 299         struct dc_scl_caps scl_caps;
 300 };
 301
 302 struct dc_bug_wa {
 303         bool no_connect_phy_config;
 304         bool dedcn20_305_wa;
 305         bool skip_clock_update;
 306         bool lt_early_cr_pattern;
 307         struct {
 308                 uint8_t uclk : 1;
 309                 uint8_t fclk : 1;
 310                 uint8_t dcfclk : 1;
 311                 uint8_t dcfclk_ds: 1;
 312         } clock_update_disable_mask;
 313         bool skip_psr_ips_crtc_disable;
 314 };
 315 struct dc_dcc_surface_param {
 316         struct dc_size surface_size;
 317         enum surface_pixel_format format;
 318         unsigned int plane0_pitch;
 319         struct dc_size plane1_size;
 320         unsigned int plane1_pitch;
 321         union {
 322                 enum swizzle_mode_values swizzle_mode;
 323                 enum swizzle_mode_addr3_values swizzle_mode_addr3;
 324         };
 325         enum dc_scan_direction scan;
 326 };
 327
 328 struct dc_dcc_setting {
 329         unsigned int max_compressed_blk_size;
 330         unsigned int max_uncompressed_blk_size;
 331         bool independent_64b_blks;
 332         //These bitfields to be used starting with DCN 3.0
 333         struct {
 334                 uint32_t dcc_256_64_64 : 1;//available in ASICs before DCN 3.0 (the worst compression case)
 335                 uint32_t dcc_128_128_uncontrained : 1;  //available in ASICs before DCN 3.0
 336                 uint32_t dcc_256_128_128 : 1;           //available starting with DCN 3.0
 337                 uint32_t dcc_256_256_unconstrained : 1;  //available in ASICs before DCN 3.0 (the best compression case)
 338                 uint32_t dcc_256_256 : 1;  //available in ASICs starting with DCN 4.0x (the best compression case)
 339                 uint32_t dcc_256_128 : 1;  //available in ASICs starting with DCN 4.0x
 340                 uint32_t dcc_256_64 : 1;   //available in ASICs starting with DCN 4.0x (the worst compression case)
 341         } dcc_controls;
 342 };
 343
 344 struct dc_surface_dcc_cap {
 345         union {
 346                 struct {
 347                         struct dc_dcc_setting rgb;
 348                 } grph;
 349
 350                 struct {
 351                         struct dc_dcc_setting luma;
 352                         struct dc_dcc_setting chroma;
 353                 } video;
 354         };
 355
 356         bool capable;
 357         bool const_color_support;
 358 };
 359
 360 struct dc_static_screen_params {
 361         struct {
 362                 bool force_trigger;
 363                 bool cursor_update;
 364                 bool surface_update;
 365                 bool overlay_update;
 366         } triggers;
 367         unsigned int num_frames;
 368 };
 369
 370
 371 /* Surface update type is used by dc_update_surfaces_and_stream
 372  * The update type is determined at the very beginning of the function based
 373  * on parameters passed in and decides how much programming (or updating) is
 374  * going to be done during the call.
 375  *
 376  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 377  * logical calculations or hardware register programming. This update MUST be
 378  * ISR safe on windows. Currently fast update will only be used to flip surface
 379  * address.
 380  *
 381  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 382  * re-programming however do not affect bandwidth consumption or clock
 383  * requirements. At present, this is the level at which front end updates
 384  * that do not require us to run bw_calcs happen. These are in/out transfer func
 385  * updates, viewport offset changes, recout size changes and pixel depth changes.
 386  * This update can be done at ISR, but we want to minimize how often this happens.
 387  *
 388  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 389  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 390  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 391  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 392  * a full update. This cannot be done at ISR level and should be a rare event.
 393  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 394  * underscan we don't expect to see this call at all.
 395  */
 396
 397 enum surface_update_type {
 398         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 399         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 400         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 401 };
 402
 403 /* Forward declaration*/
 404 struct dc;
 405 struct dc_plane_state;
 406 struct dc_state;
 407
 408 struct dc_cap_funcs {
 409         bool (*get_dcc_compression_cap)(const struct dc *dc,
 410                         const struct dc_dcc_surface_param *input,
 411                         struct dc_surface_dcc_cap *output);
 412         bool (*get_subvp_en)(struct dc *dc, struct dc_state *context);
 413 };
 414
 415 struct link_training_settings;
 416
 417 union allow_lttpr_non_transparent_mode {
 418         struct {
 419                 bool DP1_4A : 1;
 420                 bool DP2_0 : 1;
 421         } bits;
 422         unsigned char raw;
 423 };
 424
 425 /* Structure to hold configuration flags set by dm at dc creation. */
 426 struct dc_config {
 427         bool gpu_vm_support;
 428         bool disable_disp_pll_sharing;
 429         bool fbc_support;
 430         bool disable_fractional_pwm;
 431         bool allow_seamless_boot_optimization;
 432         bool seamless_boot_edp_requested;
 433         bool edp_not_connected;
 434         bool edp_no_power_sequencing;
 435         bool force_enum_edp;
 436         bool forced_clocks;
 437         union allow_lttpr_non_transparent_mode allow_lttpr_non_transparent_mode;
 438         bool multi_mon_pp_mclk_switch;
 439         bool disable_dmcu;
 440         bool enable_4to1MPC;
 441         bool enable_windowed_mpo_odm;
 442         bool forceHBR2CP2520; // Used for switching between test patterns TPS4 and CP2520
 443         uint32_t allow_edp_hotplug_detection;
 444         bool clamp_min_dcfclk;
 445         uint64_t vblank_alignment_dto_params;
 446         uint8_t  vblank_alignment_max_frame_time_diff;
 447         bool is_asymmetric_memory;
 448         bool is_single_rank_dimm;
 449         bool is_vmin_only_asic;
 450         bool use_spl;
 451         bool prefer_easf;
 452         bool use_pipe_ctx_sync_logic;
 453         bool ignore_dpref_ss;
 454         bool enable_mipi_converter_optimization;
 455         bool use_default_clock_table;
 456         bool force_bios_enable_lttpr;
 457         uint8_t force_bios_fixed_vs;
 458         int sdpif_request_limit_words_per_umc;
 459         bool dc_mode_clk_limit_support;
 460         bool EnableMinDispClkODM;
 461         bool enable_auto_dpm_test_logs;
 462         unsigned int disable_ips;
 463         unsigned int disable_ips_in_vpb;
 464         bool usb4_bw_alloc_support;
 465         bool allow_0_dtb_clk;
 466         bool use_assr_psp_message;
 467         bool support_edp0_on_dp1;
 468         unsigned int enable_fpo_flicker_detection;
 469         bool disable_hbr_audio_dp2;
 470         bool consolidated_dpia_dp_lt;
 471         bool set_pipe_unlock_order;
 472 };
 473
 474 enum visual_confirm {
 475         VISUAL_CONFIRM_DISABLE = 0,
 476         VISUAL_CONFIRM_SURFACE = 1,
 477         VISUAL_CONFIRM_HDR = 2,
 478         VISUAL_CONFIRM_MPCTREE = 4,
 479         VISUAL_CONFIRM_PSR = 5,
 480         VISUAL_CONFIRM_SWAPCHAIN = 6,
 481         VISUAL_CONFIRM_FAMS = 7,
 482         VISUAL_CONFIRM_SWIZZLE = 9,
 483         VISUAL_CONFIRM_REPLAY = 12,
 484         VISUAL_CONFIRM_SUBVP = 14,
 485         VISUAL_CONFIRM_MCLK_SWITCH = 16,
 486         VISUAL_CONFIRM_FAMS2 = 19,
 487         VISUAL_CONFIRM_HW_CURSOR = 20,
 488 };
 489
 490 enum dc_psr_power_opts {
 491         psr_power_opt_invalid = 0x0,
 492         psr_power_opt_smu_opt_static_screen = 0x1,
 493         psr_power_opt_z10_static_screen = 0x10,
 494         psr_power_opt_ds_disable_allow = 0x100,
 495 };
 496
 497 enum dml_hostvm_override_opts {
 498         DML_HOSTVM_NO_OVERRIDE = 0x0,
 499         DML_HOSTVM_OVERRIDE_FALSE = 0x1,
 500         DML_HOSTVM_OVERRIDE_TRUE = 0x2,
 501 };
 502
 503 enum dc_replay_power_opts {
 504         replay_power_opt_invalid                = 0x0,
 505         replay_power_opt_smu_opt_static_screen  = 0x1,
 506         replay_power_opt_z10_static_screen      = 0x10,
 507 };
 508
 509 enum dcc_option {
 510         DCC_ENABLE = 0,
 511         DCC_DISABLE = 1,
 512         DCC_HALF_REQ_DISALBE = 2,
 513 };
 514
 515 enum in_game_fams_config {
 516         INGAME_FAMS_SINGLE_DISP_ENABLE, // enable in-game fams
 517         INGAME_FAMS_DISABLE, // disable in-game fams
 518         INGAME_FAMS_MULTI_DISP_ENABLE, //enable in-game fams for multi-display
 519         INGAME_FAMS_MULTI_DISP_CLAMPED_ONLY, //enable in-game fams for multi-display only for clamped RR strategies
 520 };
 521
 522 /**
 523  * enum pipe_split_policy - Pipe split strategy supported by DCN
 524  *
 525  * This enum is used to define the pipe split policy supported by DCN. By
 526  * default, DC favors MPC_SPLIT_DYNAMIC.
 527  */
 528 enum pipe_split_policy {
 529         /**
 530          * @MPC_SPLIT_DYNAMIC: DC will automatically decide how to split the
 531          * pipe in order to bring the best trade-off between performance and
 532          * power consumption. This is the recommended option.
 533          */
 534         MPC_SPLIT_DYNAMIC = 0,
 535
 536         /**
 537          * @MPC_SPLIT_AVOID: Avoid pipe split, which means that DC will not
 538          * try any sort of split optimization.
 539          */
 540         MPC_SPLIT_AVOID = 1,
 541
 542         /**
 543          * @MPC_SPLIT_AVOID_MULT_DISP: With this option, DC will only try to
 544          * optimize the pipe utilization when using a single display; if the
 545          * user connects to a second display, DC will avoid pipe split.
 546          */
 547         MPC_SPLIT_AVOID_MULT_DISP = 2,
 548 };
 549
 550 enum wm_report_mode {
 551         WM_REPORT_DEFAULT = 0,
 552         WM_REPORT_OVERRIDE = 1,
 553 };
 554 enum dtm_pstate{
 555         dtm_level_p0 = 0,/*highest voltage*/
 556         dtm_level_p1,
 557         dtm_level_p2,
 558         dtm_level_p3,
 559         dtm_level_p4,/*when active_display_count = 0*/
 560 };
 561
 562 enum dcn_pwr_state {
 563         DCN_PWR_STATE_UNKNOWN = -1,
 564         DCN_PWR_STATE_MISSION_MODE = 0,
 565         DCN_PWR_STATE_LOW_POWER = 3,
 566 };
 567
 568 enum dcn_zstate_support_state {
 569         DCN_ZSTATE_SUPPORT_UNKNOWN,
 570         DCN_ZSTATE_SUPPORT_ALLOW,
 571         DCN_ZSTATE_SUPPORT_ALLOW_Z8_ONLY,
 572         DCN_ZSTATE_SUPPORT_ALLOW_Z8_Z10_ONLY,
 573         DCN_ZSTATE_SUPPORT_ALLOW_Z10_ONLY,
 574         DCN_ZSTATE_SUPPORT_DISALLOW,
 575 };
 576
 577 /*
 578  * struct dc_clocks - DC pipe clocks
 579  *
 580  * For any clocks that may differ per pipe only the max is stored in this
 581  * structure
 582  */
 583 struct dc_clocks {
 584         int dispclk_khz;
 585         int actual_dispclk_khz;
 586         int dppclk_khz;
 587         int actual_dppclk_khz;
 588         int disp_dpp_voltage_level_khz;
 589         int dcfclk_khz;
 590         int socclk_khz;
 591         int dcfclk_deep_sleep_khz;
 592         int fclk_khz;
 593         int phyclk_khz;
 594         int dramclk_khz;
 595         bool p_state_change_support;
 596         enum dcn_zstate_support_state zstate_support;
 597         bool dtbclk_en;
 598         int ref_dtbclk_khz;
 599         bool fclk_p_state_change_support;
 600         enum dcn_pwr_state pwr_state;
 601         /*
 602          * Elements below are not compared for the purposes of
 603          * optimization required
 604          */
 605         bool prev_p_state_change_support;
 606         bool fclk_prev_p_state_change_support;
 607         int num_ways;
 608         int host_router_bw_kbps[MAX_HOST_ROUTERS_NUM];
 609
 610         /*
 611          * @fw_based_mclk_switching
 612          *
 613          * DC has a mechanism that leverage the variable refresh rate to switch
 614          * memory clock in cases that we have a large latency to achieve the
 615          * memory clock change and a short vblank window. DC has some
 616          * requirements to enable this feature, and this field describes if the
 617          * system support or not such a feature.
 618          */
 619         bool fw_based_mclk_switching;
 620         bool fw_based_mclk_switching_shut_down;
 621         int prev_num_ways;
 622         enum dtm_pstate dtm_level;
 623         int max_supported_dppclk_khz;
 624         int max_supported_dispclk_khz;
 625         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 626         int bw_dispclk_khz;
 627         int idle_dramclk_khz;
 628         int idle_fclk_khz;
 629 };
 630
 631 struct dc_bw_validation_profile {
 632         bool enable;
 633
 634         unsigned long long total_ticks;
 635         unsigned long long voltage_level_ticks;
 636         unsigned long long watermark_ticks;
 637         unsigned long long rq_dlg_ticks;
 638
 639         unsigned long long total_count;
 640         unsigned long long skip_fast_count;
 641         unsigned long long skip_pass_count;
 642         unsigned long long skip_fail_count;
 643 };
 644
 645 #define BW_VAL_TRACE_SETUP() \
 646                 unsigned long long end_tick = 0; \
 647                 unsigned long long voltage_level_tick = 0; \
 648                 unsigned long long watermark_tick = 0; \
 649                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 650                                 dm_get_timestamp(dc->ctx) : 0
 651
 652 #define BW_VAL_TRACE_COUNT() \
 653                 if (dc->debug.bw_val_profile.enable) \
 654                         dc->debug.bw_val_profile.total_count++
 655
 656 #define BW_VAL_TRACE_SKIP(status) \
 657                 if (dc->debug.bw_val_profile.enable) { \
 658                         if (!voltage_level_tick) \
 659                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 660                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 661                 }
 662
 663 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 664                 if (dc->debug.bw_val_profile.enable) \
 665                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 666
 667 #define BW_VAL_TRACE_END_WATERMARKS() \
 668                 if (dc->debug.bw_val_profile.enable) \
 669                         watermark_tick = dm_get_timestamp(dc->ctx)
 670
 671 #define BW_VAL_TRACE_FINISH() \
 672                 if (dc->debug.bw_val_profile.enable) { \
 673                         end_tick = dm_get_timestamp(dc->ctx); \
 674                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 675                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 676                         if (watermark_tick) { \
 677                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 678                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 679                         } \
 680                 }
 681
 682 union mem_low_power_enable_options {
 683         struct {
 684                 bool vga: 1;
 685                 bool i2c: 1;
 686                 bool dmcu: 1;
 687                 bool dscl: 1;
 688                 bool cm: 1;
 689                 bool mpc: 1;
 690                 bool optc: 1;
 691                 bool vpg: 1;
 692                 bool afmt: 1;
 693         } bits;
 694         uint32_t u32All;
 695 };
 696
 697 union root_clock_optimization_options {
 698         struct {
 699                 bool dpp: 1;
 700                 bool dsc: 1;
 701                 bool hdmistream: 1;
 702                 bool hdmichar: 1;
 703                 bool dpstream: 1;
 704                 bool symclk32_se: 1;
 705                 bool symclk32_le: 1;
 706                 bool symclk_fe: 1;
 707                 bool physymclk: 1;
 708                 bool dpiasymclk: 1;
 709                 uint32_t reserved: 22;
 710         } bits;
 711         uint32_t u32All;
 712 };
 713
 714 union fine_grain_clock_gating_enable_options {
 715         struct {
 716                 bool dccg_global_fgcg_rep : 1; /* Global fine grain clock gating of repeaters */
 717                 bool dchub : 1;    /* Display controller hub */
 718                 bool dchubbub : 1;
 719                 bool dpp : 1;      /* Display pipes and planes */
 720                 bool opp : 1;      /* Output pixel processing */
 721                 bool optc : 1;     /* Output pipe timing combiner */
 722                 bool dio : 1;      /* Display output */
 723                 bool dwb : 1;      /* Display writeback */
 724                 bool mmhubbub : 1; /* Multimedia hub */
 725                 bool dmu : 1;      /* Display core management unit */
 726                 bool az : 1;       /* Azalia */
 727                 bool dchvm : 1;
 728                 bool dsc : 1;      /* Display stream compression */
 729
 730                 uint32_t reserved : 19;
 731         } bits;
 732         uint32_t u32All;
 733 };
 734
 735 enum pg_hw_pipe_resources {
 736         PG_HUBP = 0,
 737         PG_DPP,
 738         PG_DSC,
 739         PG_MPCC,
 740         PG_OPP,
 741         PG_OPTC,
 742         PG_DPSTREAM,
 743         PG_HDMISTREAM,
 744         PG_PHYSYMCLK,
 745         PG_HW_PIPE_RESOURCES_NUM_ELEMENT
 746 };
 747
 748 enum pg_hw_resources {
 749         PG_DCCG = 0,
 750         PG_DCIO,
 751         PG_DIO,
 752         PG_DCHUBBUB,
 753         PG_DCHVM,
 754         PG_DWB,
 755         PG_HPO,
 756         PG_HW_RESOURCES_NUM_ELEMENT
 757 };
 758
 759 struct pg_block_update {
 760         bool pg_pipe_res_update[PG_HW_PIPE_RESOURCES_NUM_ELEMENT][MAX_PIPES];
 761         bool pg_res_update[PG_HW_RESOURCES_NUM_ELEMENT];
 762 };
 763
 764 union dpia_debug_options {
 765         struct {
 766                 uint32_t disable_dpia:1; /* bit 0 */
 767                 uint32_t force_non_lttpr:1; /* bit 1 */
 768                 uint32_t extend_aux_rd_interval:1; /* bit 2 */
 769                 uint32_t disable_mst_dsc_work_around:1; /* bit 3 */
 770                 uint32_t enable_force_tbt3_work_around:1; /* bit 4 */
 771                 uint32_t disable_usb4_pm_support:1; /* bit 5 */
 772                 uint32_t enable_consolidated_dpia_dp_lt:1; /* bit 6 */
 773                 uint32_t reserved:25;
 774         } bits;
 775         uint32_t raw;
 776 };
 777
 778 /* AUX wake work around options
 779  * 0: enable/disable work around
 780  * 1: use default timeout LINK_AUX_WAKE_TIMEOUT_MS
 781  * 15-2: reserved
 782  * 31-16: timeout in ms
 783  */
 784 union aux_wake_wa_options {
 785         struct {
 786                 uint32_t enable_wa : 1;
 787                 uint32_t use_default_timeout : 1;
 788                 uint32_t rsvd: 14;
 789                 uint32_t timeout_ms : 16;
 790         } bits;
 791         uint32_t raw;
 792 };
 793
 794 struct dc_debug_data {
 795         uint32_t ltFailCount;
 796         uint32_t i2cErrorCount;
 797         uint32_t auxErrorCount;
 798 };
 799
 800 struct dc_phy_addr_space_config {
 801         struct {
 802                 uint64_t start_addr;
 803                 uint64_t end_addr;
 804                 uint64_t fb_top;
 805                 uint64_t fb_offset;
 806                 uint64_t fb_base;
 807                 uint64_t agp_top;
 808                 uint64_t agp_bot;
 809                 uint64_t agp_base;
 810         } system_aperture;
 811
 812         struct {
 813                 uint64_t page_table_start_addr;
 814                 uint64_t page_table_end_addr;
 815                 uint64_t page_table_base_addr;
 816                 bool base_addr_is_mc_addr;
 817         } gart_config;
 818
 819         bool valid;
 820         bool is_hvm_enabled;
 821         uint64_t page_table_default_page_addr;
 822 };
 823
 824 struct dc_virtual_addr_space_config {
 825         uint64_t        page_table_base_addr;
 826         uint64_t        page_table_start_addr;
 827         uint64_t        page_table_end_addr;
 828         uint32_t        page_table_block_size_in_bytes;
 829         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 830 };
 831
 832 struct dc_bounding_box_overrides {
 833         int sr_exit_time_ns;
 834         int sr_enter_plus_exit_time_ns;
 835         int sr_exit_z8_time_ns;
 836         int sr_enter_plus_exit_z8_time_ns;
 837         int urgent_latency_ns;
 838         int percent_of_ideal_drambw;
 839         int dram_clock_change_latency_ns;
 840         int dummy_clock_change_latency_ns;
 841         int fclk_clock_change_latency_ns;
 842         /* This forces a hard min on the DCFCLK we use
 843          * for DML.  Unlike the debug option for forcing
 844          * DCFCLK, this override affects watermark calculations
 845          */
 846         int min_dcfclk_mhz;
 847 };
 848
 849 struct dc_state;
 850 struct resource_pool;
 851 struct dce_hwseq;
 852 struct link_service;
 853
 854 /*
 855  * struct dc_debug_options - DC debug struct
 856  *
 857  * This struct provides a simple mechanism for developers to change some
 858  * configurations, enable/disable features, and activate extra debug options.
 859  * This can be very handy to narrow down whether some specific feature is
 860  * causing an issue or not.
 861  */
 862 struct dc_debug_options {
 863         bool native422_support;
 864         bool disable_dsc;
 865         enum visual_confirm visual_confirm;
 866         int visual_confirm_rect_height;
 867
 868         bool sanity_checks;
 869         bool max_disp_clk;
 870         bool surface_trace;
 871         bool clock_trace;
 872         bool validation_trace;
 873         bool bandwidth_calcs_trace;
 874         int max_downscale_src_width;
 875
 876         /* stutter efficiency related */
 877         bool disable_stutter;
 878         bool use_max_lb;
 879         enum dcc_option disable_dcc;
 880
 881         /*
 882          * @pipe_split_policy: Define which pipe split policy is used by the
 883          * display core.
 884          */
 885         enum pipe_split_policy pipe_split_policy;
 886         bool force_single_disp_pipe_split;
 887         bool voltage_align_fclk;
 888         bool disable_min_fclk;
 889
 890         bool disable_dfs_bypass;
 891         bool disable_dpp_power_gate;
 892         bool disable_hubp_power_gate;
 893         bool disable_dsc_power_gate;
 894         bool disable_optc_power_gate;
 895         bool disable_hpo_power_gate;
 896         int dsc_min_slice_height_override;
 897         int dsc_bpp_increment_div;
 898         bool disable_pplib_wm_range;
 899         enum wm_report_mode pplib_wm_report_mode;
 900         unsigned int min_disp_clk_khz;
 901         unsigned int min_dpp_clk_khz;
 902         unsigned int min_dram_clk_khz;
 903         int sr_exit_time_dpm0_ns;
 904         int sr_enter_plus_exit_time_dpm0_ns;
 905         int sr_exit_time_ns;
 906         int sr_enter_plus_exit_time_ns;
 907         int sr_exit_z8_time_ns;
 908         int sr_enter_plus_exit_z8_time_ns;
 909         int urgent_latency_ns;
 910         uint32_t underflow_assert_delay_us;
 911         int percent_of_ideal_drambw;
 912         int dram_clock_change_latency_ns;
 913         bool optimized_watermark;
 914         int always_scale;
 915         bool disable_pplib_clock_request;
 916         bool disable_clock_gate;
 917         bool disable_mem_low_power;
 918         bool pstate_enabled;
 919         bool disable_dmcu;
 920         bool force_abm_enable;
 921         bool disable_stereo_support;
 922         bool vsr_support;
 923         bool performance_trace;
 924         bool az_endpoint_mute_only;
 925         bool always_use_regamma;
 926         bool recovery_enabled;
 927         bool avoid_vbios_exec_table;
 928         bool scl_reset_length10;
 929         bool hdmi20_disable;
 930         bool skip_detection_link_training;
 931         uint32_t edid_read_retry_times;
 932         unsigned int force_odm_combine; //bit vector based on otg inst
 933         unsigned int seamless_boot_odm_combine;
 934         unsigned int force_odm_combine_4to1; //bit vector based on otg inst
 935         int minimum_z8_residency_time;
 936         int minimum_z10_residency_time;
 937         bool disable_z9_mpc;
 938         unsigned int force_fclk_khz;
 939         bool enable_tri_buf;
 940         bool ips_disallow_entry;
 941         bool dmub_offload_enabled;
 942         bool dmcub_emulation;
 943         bool disable_idle_power_optimizations;
 944         unsigned int mall_size_override;
 945         unsigned int mall_additional_timer_percent;
 946         bool mall_error_as_fatal;
 947         bool dmub_command_table; /* for testing only */
 948         struct dc_bw_validation_profile bw_val_profile;
 949         bool disable_fec;
 950         bool disable_48mhz_pwrdwn;
 951         /* This forces a hard min on the DCFCLK requested to SMU/PP
 952          * watermarks are not affected.
 953          */
 954         unsigned int force_min_dcfclk_mhz;
 955         int dwb_fi_phase;
 956         bool disable_timing_sync;
 957         bool cm_in_bypass;
 958         int force_clock_mode;/*every mode change.*/
 959
 960         bool disable_dram_clock_change_vactive_support;
 961         bool validate_dml_output;
 962         bool enable_dmcub_surface_flip;
 963         bool usbc_combo_phy_reset_wa;
 964         bool enable_dram_clock_change_one_display_vactive;
 965         /* TODO - remove once tested */
 966         bool legacy_dp2_lt;
 967         bool set_mst_en_for_sst;
 968         bool disable_uhbr;
 969         bool force_dp2_lt_fallback_method;
 970         bool ignore_cable_id;
 971         union mem_low_power_enable_options enable_mem_low_power;
 972         union root_clock_optimization_options root_clock_optimization;
 973         union fine_grain_clock_gating_enable_options enable_fine_grain_clock_gating;
 974         bool hpo_optimization;
 975         bool force_vblank_alignment;
 976
 977         /* Enable dmub aux for legacy ddc */
 978         bool enable_dmub_aux_for_legacy_ddc;
 979         bool disable_fams;
 980         enum in_game_fams_config disable_fams_gaming;
 981         /* FEC/PSR1 sequence enable delay in 100us */
 982         uint8_t fec_enable_delay_in100us;
 983         bool enable_driver_sequence_debug;
 984         enum det_size crb_alloc_policy;
 985         int crb_alloc_policy_min_disp_count;
 986         bool disable_z10;
 987         bool enable_z9_disable_interface;
 988         bool psr_skip_crtc_disable;
 989         uint32_t ips_skip_crtc_disable_mask;
 990         union dpia_debug_options dpia_debug;
 991         bool disable_fixed_vs_aux_timeout_wa;
 992         uint32_t fixed_vs_aux_delay_config_wa;
 993         bool force_disable_subvp;
 994         bool force_subvp_mclk_switch;
 995         bool allow_sw_cursor_fallback;
 996         unsigned int force_subvp_num_ways;
 997         unsigned int force_mall_ss_num_ways;
 998         bool alloc_extra_way_for_cursor;
 999         uint32_t subvp_extra_lines;
1000         bool force_usr_allow;
1001         /* uses value at boot and disables switch */
1002         bool disable_dtb_ref_clk_switch;
1003         bool extended_blank_optimization;
1004         union aux_wake_wa_options aux_wake_wa;
1005         uint32_t mst_start_top_delay;
1006         uint8_t psr_power_use_phy_fsm;
1007         enum dml_hostvm_override_opts dml_hostvm_override;
1008         bool dml_disallow_alternate_prefetch_modes;
1009         bool use_legacy_soc_bb_mechanism;
1010         bool exit_idle_opt_for_cursor_updates;
1011         bool using_dml2;
1012         bool enable_single_display_2to1_odm_policy;
1013         bool enable_double_buffered_dsc_pg_support;
1014         bool enable_dp_dig_pixel_rate_div_policy;
1015         bool using_dml21;
1016         enum lttpr_mode lttpr_mode_override;
1017         unsigned int dsc_delay_factor_wa_x1000;
1018         unsigned int min_prefetch_in_strobe_ns;
1019         bool disable_unbounded_requesting;
1020         bool dig_fifo_off_in_blank;
1021         bool override_dispclk_programming;
1022         bool otg_crc_db;
1023         bool disallow_dispclk_dppclk_ds;
1024         bool disable_fpo_optimizations;
1025         bool support_eDP1_5;
1026         uint32_t fpo_vactive_margin_us;
1027         bool disable_fpo_vactive;
1028         bool disable_boot_optimizations;
1029         bool override_odm_optimization;
1030         bool minimize_dispclk_using_odm;
1031         bool disable_subvp_high_refresh;
1032         bool disable_dp_plus_plus_wa;
1033         uint32_t fpo_vactive_min_active_margin_us;
1034         uint32_t fpo_vactive_max_blank_us;
1035         bool enable_hpo_pg_support;
1036         bool enable_legacy_fast_update;
1037         bool disable_dc_mode_overwrite;
1038         bool replay_skip_crtc_disabled;
1039         bool ignore_pg;/*do nothing, let pmfw control it*/
1040         bool psp_disabled_wa;
1041         unsigned int ips2_eval_delay_us;
1042         unsigned int ips2_entry_delay_us;
1043         bool optimize_ips_handshake;
1044         bool disable_dmub_reallow_idle;
1045         bool disable_timeout;
1046         bool disable_extblankadj;
1047         bool enable_idle_reg_checks;
1048         unsigned int static_screen_wait_frames;
1049         uint32_t pwm_freq;
1050         bool force_chroma_subsampling_1tap;
1051         unsigned int dcc_meta_propagation_delay_us;
1052         bool disable_422_left_edge_pixel;
1053         bool dml21_force_pstate_method;
1054         uint32_t dml21_force_pstate_method_values[MAX_PIPES];
1055         uint32_t dml21_disable_pstate_method_mask;
1056         union dmub_fams2_global_feature_config fams2_config;
1057         bool enable_legacy_clock_update;
1058         unsigned int force_cositing;
1059         unsigned int disable_spl;
1060         unsigned int force_easf;
1061         unsigned int force_sharpness;
1062         unsigned int force_sharpness_level;
1063         unsigned int force_lls;
1064         bool notify_dpia_hr_bw;
1065         bool enable_ips_visual_confirm;
1066         unsigned int sharpen_policy;
1067         unsigned int scale_to_sharpness_policy;
1068         bool skip_full_updated_if_possible;
1069         unsigned int enable_oled_edp_power_up_opt;
1070 };
1071
1072
1073 /* Generic structure that can be used to query properties of DC. More fields
1074  * can be added as required.
1075  */
1076 struct dc_current_properties {
1077         unsigned int cursor_size_limit;
1078 };
1079
1080 enum frame_buffer_mode {
1081         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
1082         FRAME_BUFFER_MODE_ZFB_ONLY,
1083         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
1084 } ;
1085
1086 struct dchub_init_data {
1087         int64_t zfb_phys_addr_base;
1088         int64_t zfb_mc_base_addr;
1089         uint64_t zfb_size_in_byte;
1090         enum frame_buffer_mode fb_mode;
1091         bool dchub_initialzied;
1092         bool dchub_info_valid;
1093 };
1094
1095 struct dml2_soc_bb;
1096
1097 struct dc_init_data {
1098         struct hw_asic_id asic_id;
1099         void *driver; /* ctx */
1100         struct cgs_device *cgs_device;
1101         struct dc_bounding_box_overrides bb_overrides;
1102
1103         int num_virtual_links;
1104         /*
1105          * If 'vbios_override' not NULL, it will be called instead
1106          * of the real VBIOS. Intended use is Diagnostics on FPGA.
1107          */
1108         struct dc_bios *vbios_override;
1109         enum dce_environment dce_environment;
1110
1111         struct dmub_offload_funcs *dmub_if;
1112         struct dc_reg_helper_state *dmub_offload;
1113
1114         struct dc_config flags;
1115         uint64_t log_mask;
1116
1117         struct dpcd_vendor_signature vendor_signature;
1118         bool force_smu_not_present;
1119         /*
1120          * IP offset for run time initializaion of register addresses
1121          *
1122          * DCN3.5+ will fail dc_create() if these fields are null for them. They are
1123          * applicable starting with DCN32/321 and are not used for ASICs upstreamed
1124          * before them.
1125          */
1126         uint32_t *dcn_reg_offsets;
1127         uint32_t *nbio_reg_offsets;
1128         uint32_t *clk_reg_offsets;
1129         struct dml2_soc_bb *bb_from_dmub;
1130 };
1131
1132 struct dc_callback_init {
1133         struct cp_psp cp_psp;
1134 };
1135
1136 struct dc *dc_create(const struct dc_init_data *init_params);
1137 void dc_hardware_init(struct dc *dc);
1138
1139 int dc_get_vmid_use_vector(struct dc *dc);
1140 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
1141 /* Returns the number of vmids supported */
1142 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
1143 void dc_init_callbacks(struct dc *dc,
1144                 const struct dc_callback_init *init_params);
1145 void dc_deinit_callbacks(struct dc *dc);
1146 void dc_destroy(struct dc **dc);
1147
1148 /* Surface Interfaces */
1149
1150 enum {
1151         TRANSFER_FUNC_POINTS = 1025
1152 };
1153
1154 struct dc_hdr_static_metadata {
1155         /* display chromaticities and white point in units of 0.00001 */
1156         unsigned int chromaticity_green_x;
1157         unsigned int chromaticity_green_y;
1158         unsigned int chromaticity_blue_x;
1159         unsigned int chromaticity_blue_y;
1160         unsigned int chromaticity_red_x;
1161         unsigned int chromaticity_red_y;
1162         unsigned int chromaticity_white_point_x;
1163         unsigned int chromaticity_white_point_y;
1164
1165         uint32_t min_luminance;
1166         uint32_t max_luminance;
1167         uint32_t maximum_content_light_level;
1168         uint32_t maximum_frame_average_light_level;
1169 };
1170
1171 enum dc_transfer_func_type {
1172         TF_TYPE_PREDEFINED,
1173         TF_TYPE_DISTRIBUTED_POINTS,
1174         TF_TYPE_BYPASS,
1175         TF_TYPE_HWPWL
1176 };
1177
1178 struct dc_transfer_func_distributed_points {
1179         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
1180         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
1181         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
1182
1183         uint16_t end_exponent;
1184         uint16_t x_point_at_y1_red;
1185         uint16_t x_point_at_y1_green;
1186         uint16_t x_point_at_y1_blue;
1187 };
1188
1189 enum dc_transfer_func_predefined {
1190         TRANSFER_FUNCTION_SRGB,
1191         TRANSFER_FUNCTION_BT709,
1192         TRANSFER_FUNCTION_PQ,
1193         TRANSFER_FUNCTION_LINEAR,
1194         TRANSFER_FUNCTION_UNITY,
1195         TRANSFER_FUNCTION_HLG,
1196         TRANSFER_FUNCTION_HLG12,
1197         TRANSFER_FUNCTION_GAMMA22,
1198         TRANSFER_FUNCTION_GAMMA24,
1199         TRANSFER_FUNCTION_GAMMA26
1200 };
1201
1202
1203 struct dc_transfer_func {
1204         struct kref refcount;
1205         enum dc_transfer_func_type type;
1206         enum dc_transfer_func_predefined tf;
1207         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
1208         uint32_t sdr_ref_white_level;
1209         union {
1210                 struct pwl_params pwl;
1211                 struct dc_transfer_func_distributed_points tf_pts;
1212         };
1213 };
1214
1215
1216 union dc_3dlut_state {
1217         struct {
1218                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
1219                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
1220                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
1221                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
1222                 uint32_t mpc_rmu1_mux:4;
1223                 uint32_t mpc_rmu2_mux:4;
1224                 uint32_t reserved:15;
1225         } bits;
1226         uint32_t raw;
1227 };
1228
1229
1230 struct dc_3dlut {
1231         struct kref refcount;
1232         struct tetrahedral_params lut_3d;
1233         struct fixed31_32 hdr_multiplier;
1234         union dc_3dlut_state state;
1235 };
1236 /*
1237  * This structure is filled in by dc_surface_get_status and contains
1238  * the last requested address and the currently active address so the called
1239  * can determine if there are any outstanding flips
1240  */
1241 struct dc_plane_status {
1242         struct dc_plane_address requested_address;
1243         struct dc_plane_address current_address;
1244         bool is_flip_pending;
1245         bool is_right_eye;
1246 };
1247
1248 union surface_update_flags {
1249
1250         struct {
1251                 uint32_t addr_update:1;
1252                 /* Medium updates */
1253                 uint32_t dcc_change:1;
1254                 uint32_t color_space_change:1;
1255                 uint32_t horizontal_mirror_change:1;
1256                 uint32_t per_pixel_alpha_change:1;
1257                 uint32_t global_alpha_change:1;
1258                 uint32_t hdr_mult:1;
1259                 uint32_t rotation_change:1;
1260                 uint32_t swizzle_change:1;
1261                 uint32_t scaling_change:1;
1262                 uint32_t position_change:1;
1263                 uint32_t in_transfer_func_change:1;
1264                 uint32_t input_csc_change:1;
1265                 uint32_t coeff_reduction_change:1;
1266                 uint32_t output_tf_change:1;
1267                 uint32_t pixel_format_change:1;
1268                 uint32_t plane_size_change:1;
1269                 uint32_t gamut_remap_change:1;
1270
1271                 /* Full updates */
1272                 uint32_t new_plane:1;
1273                 uint32_t bpp_change:1;
1274                 uint32_t gamma_change:1;
1275                 uint32_t bandwidth_change:1;
1276                 uint32_t clock_change:1;
1277                 uint32_t stereo_format_change:1;
1278                 uint32_t lut_3d:1;
1279                 uint32_t tmz_changed:1;
1280                 uint32_t mcm_transfer_function_enable_change:1; /* disable or enable MCM transfer func */
1281                 uint32_t full_update:1;
1282                 uint32_t sdr_white_level_nits:1;
1283         } bits;
1284
1285         uint32_t raw;
1286 };
1287
1288 #define DC_REMOVE_PLANE_POINTERS 1
1289
1290 struct dc_plane_state {
1291         struct dc_plane_address address;
1292         struct dc_plane_flip_time time;
1293         bool triplebuffer_flips;
1294         struct scaling_taps scaling_quality;
1295         struct rect src_rect;
1296         struct rect dst_rect;
1297         struct rect clip_rect;
1298
1299         struct plane_size plane_size;
1300         union dc_tiling_info tiling_info;
1301
1302         struct dc_plane_dcc_param dcc;
1303
1304         struct dc_gamma gamma_correction;
1305         struct dc_transfer_func in_transfer_func;
1306         struct dc_bias_and_scale bias_and_scale;
1307         struct dc_csc_transform input_csc_color_matrix;
1308         struct fixed31_32 coeff_reduction_factor;
1309         struct fixed31_32 hdr_mult;
1310         struct colorspace_transform gamut_remap_matrix;
1311
1312         // TODO: No longer used, remove
1313         struct dc_hdr_static_metadata hdr_static_ctx;
1314
1315         enum dc_color_space color_space;
1316
1317         struct dc_3dlut lut3d_func;
1318         struct dc_transfer_func in_shaper_func;
1319         struct dc_transfer_func blend_tf;
1320
1321         struct dc_transfer_func *gamcor_tf;
1322         enum surface_pixel_format format;
1323         enum dc_rotation_angle rotation;
1324         enum plane_stereo_format stereo_format;
1325
1326         bool is_tiling_rotated;
1327         bool per_pixel_alpha;
1328         bool pre_multiplied_alpha;
1329         bool global_alpha;
1330         int  global_alpha_value;
1331         bool visible;
1332         bool flip_immediate;
1333         bool horizontal_mirror;
1334         int layer_index;
1335
1336         union surface_update_flags update_flags;
1337         bool flip_int_enabled;
1338         bool skip_manual_trigger;
1339
1340         /* private to DC core */
1341         struct dc_plane_status status;
1342         struct dc_context *ctx;
1343
1344         /* HACK: Workaround for forcing full reprogramming under some conditions */
1345         bool force_full_update;
1346
1347         bool is_phantom; // TODO: Change mall_stream_config into mall_plane_config instead
1348
1349         /* private to dc_surface.c */
1350         enum dc_irq_source irq_source;
1351         struct kref refcount;
1352         struct tg_color visual_confirm_color;
1353
1354         bool is_statically_allocated;
1355         enum chroma_cositing cositing;
1356         enum dc_cm2_shaper_3dlut_setting mcm_shaper_3dlut_setting;
1357         bool mcm_lut1d_enable;
1358         struct dc_cm2_func_luts mcm_luts;
1359         bool lut_bank_a;
1360         enum mpcc_movable_cm_location mcm_location;
1361         struct dc_csc_transform cursor_csc_color_matrix;
1362         bool adaptive_sharpness_en;
1363         int adaptive_sharpness_policy;
1364         int sharpness_level;
1365         enum linear_light_scaling linear_light_scaling;
1366         unsigned int sdr_white_level_nits;
1367 };
1368
1369 struct dc_plane_info {
1370         struct plane_size plane_size;
1371         union dc_tiling_info tiling_info;
1372         struct dc_plane_dcc_param dcc;
1373         enum surface_pixel_format format;
1374         enum dc_rotation_angle rotation;
1375         enum plane_stereo_format stereo_format;
1376         enum dc_color_space color_space;
1377         bool horizontal_mirror;
1378         bool visible;
1379         bool per_pixel_alpha;
1380         bool pre_multiplied_alpha;
1381         bool global_alpha;
1382         int  global_alpha_value;
1383         bool input_csc_enabled;
1384         int layer_index;
1385         enum chroma_cositing cositing;
1386 };
1387
1388 #include "dc_stream.h"
1389
1390 struct dc_scratch_space {
1391         /* used to temporarily backup plane states of a stream during
1392          * dc update. The reason is that plane states are overwritten
1393          * with surface updates in dc update. Once they are overwritten
1394          * current state is no longer valid. We want to temporarily
1395          * store current value in plane states so we can still recover
1396          * a valid current state during dc update.
1397          */
1398         struct dc_plane_state plane_states[MAX_SURFACE_NUM];
1399
1400         struct dc_stream_state stream_state;
1401 };
1402
1403 struct dc {
1404         struct dc_debug_options debug;
1405         struct dc_versions versions;
1406         struct dc_caps caps;
1407         struct dc_cap_funcs cap_funcs;
1408         struct dc_config config;
1409         struct dc_bounding_box_overrides bb_overrides;
1410         struct dc_bug_wa work_arounds;
1411         struct dc_context *ctx;
1412         struct dc_phy_addr_space_config vm_pa_config;
1413
1414         uint8_t link_count;
1415         struct dc_link *links[MAX_LINKS];
1416         struct link_service *link_srv;
1417
1418         struct dc_state *current_state;
1419         struct resource_pool *res_pool;
1420
1421         struct clk_mgr *clk_mgr;
1422
1423         /* Display Engine Clock levels */
1424         struct dm_pp_clock_levels sclk_lvls;
1425
1426         /* Inputs into BW and WM calculations. */
1427         struct bw_calcs_dceip *bw_dceip;
1428         struct bw_calcs_vbios *bw_vbios;
1429         struct dcn_soc_bounding_box *dcn_soc;
1430         struct dcn_ip_params *dcn_ip;
1431         struct display_mode_lib dml;
1432
1433         /* HW functions */
1434         struct hw_sequencer_funcs hwss;
1435         struct dce_hwseq *hwseq;
1436
1437         /* Require to optimize clocks and bandwidth for added/removed planes */
1438         bool optimized_required;
1439         bool wm_optimized_required;
1440         bool idle_optimizations_allowed;
1441         bool enable_c20_dtm_b0;
1442
1443         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
1444
1445         /* FBC compressor */
1446         struct compressor *fbc_compressor;
1447
1448         struct dc_debug_data debug_data;
1449         struct dpcd_vendor_signature vendor_signature;
1450
1451         const char *build_id;
1452         struct vm_helper *vm_helper;
1453
1454         uint32_t *dcn_reg_offsets;
1455         uint32_t *nbio_reg_offsets;
1456         uint32_t *clk_reg_offsets;
1457
1458         /* Scratch memory */
1459         struct {
1460                 struct {
1461                         /*
1462                          * For matching clock_limits table in driver with table
1463                          * from PMFW.
1464                          */
1465                         struct _vcs_dpi_voltage_scaling_st clock_limits[DC__VOLTAGE_STATES];
1466                 } update_bw_bounding_box;
1467                 struct dc_scratch_space current_state;
1468                 struct dc_scratch_space new_state;
1469                 struct dc_stream_state temp_stream; // Used so we don't need to allocate stream on the stack
1470                 bool pipes_to_unlock_first[MAX_PIPES]; /* Any of the pipes indicated here should be unlocked first */
1471         } scratch;
1472
1473         struct dml2_configuration_options dml2_options;
1474         struct dml2_configuration_options dml2_tmp;
1475         enum dc_acpi_cm_power_state power_state;
1476
1477 };
1478
1479 struct dc_scaling_info {
1480         struct rect src_rect;
1481         struct rect dst_rect;
1482         struct rect clip_rect;
1483         struct scaling_taps scaling_quality;
1484 };
1485
1486 struct dc_fast_update {
1487         const struct dc_flip_addrs *flip_addr;
1488         const struct dc_gamma *gamma;
1489         const struct colorspace_transform *gamut_remap_matrix;
1490         const struct dc_csc_transform *input_csc_color_matrix;
1491         const struct fixed31_32 *coeff_reduction_factor;
1492         struct dc_transfer_func *out_transfer_func;
1493         struct dc_csc_transform *output_csc_transform;
1494         const struct dc_csc_transform *cursor_csc_color_matrix;
1495 };
1496
1497 struct dc_surface_update {
1498         struct dc_plane_state *surface;
1499
1500         /* isr safe update parameters.  null means no updates */
1501         const struct dc_flip_addrs *flip_addr;
1502         const struct dc_plane_info *plane_info;
1503         const struct dc_scaling_info *scaling_info;
1504         struct fixed31_32 hdr_mult;
1505         /* following updates require alloc/sleep/spin that is not isr safe,
1506          * null means no updates
1507          */
1508         const struct dc_gamma *gamma;
1509         const struct dc_transfer_func *in_transfer_func;
1510
1511         const struct dc_csc_transform *input_csc_color_matrix;
1512         const struct fixed31_32 *coeff_reduction_factor;
1513         const struct dc_transfer_func *func_shaper;
1514         const struct dc_3dlut *lut3d_func;
1515         const struct dc_transfer_func *blend_tf;
1516         const struct colorspace_transform *gamut_remap_matrix;
1517         /*
1518          * Color Transformations for pre-blend MCM (Shaper, 3DLUT, 1DLUT)
1519          *
1520          * change cm2_params.component_settings: Full update
1521          * change cm2_params.cm2_luts: Fast update
1522          */
1523         const struct dc_cm2_parameters *cm2_params;
1524         const struct dc_csc_transform *cursor_csc_color_matrix;
1525         unsigned int sdr_white_level_nits;
1526 };
1527
1528 /*
1529  * Create a new surface with default parameters;
1530  */
1531 void dc_gamma_retain(struct dc_gamma *dc_gamma);
1532 void dc_gamma_release(struct dc_gamma **dc_gamma);
1533 struct dc_gamma *dc_create_gamma(void);
1534
1535 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
1536 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
1537 struct dc_transfer_func *dc_create_transfer_func(void);
1538
1539 struct dc_3dlut *dc_create_3dlut_func(void);
1540 void dc_3dlut_func_release(struct dc_3dlut *lut);
1541 void dc_3dlut_func_retain(struct dc_3dlut *lut);
1542
1543 void dc_post_update_surfaces_to_stream(
1544                 struct dc *dc);
1545
1546 #include "dc_stream.h"
1547
1548 /**
1549  * struct dc_validation_set - Struct to store surface/stream associations for validation
1550  */
1551 struct dc_validation_set {
1552         /**
1553          * @stream: Stream state properties
1554          */
1555         struct dc_stream_state *stream;
1556
1557         /**
1558          * @plane_states: Surface state
1559          */
1560         struct dc_plane_state *plane_states[MAX_SURFACES];
1561
1562         /**
1563          * @plane_count: Total of active planes
1564          */
1565         uint8_t plane_count;
1566 };
1567
1568 bool dc_validate_boot_timing(const struct dc *dc,
1569                                 const struct dc_sink *sink,
1570                                 struct dc_crtc_timing *crtc_timing);
1571
1572 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
1573
1574 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
1575
1576 enum dc_status dc_validate_with_context(struct dc *dc,
1577                                         const struct dc_validation_set set[],
1578                                         int set_count,
1579                                         struct dc_state *context,
1580                                         bool fast_validate);
1581
1582 bool dc_set_generic_gpio_for_stereo(bool enable,
1583                 struct gpio_service *gpio_service);
1584
1585 /*
1586  * fast_validate: we return after determining if we can support the new state,
1587  * but before we populate the programming info
1588  */
1589 enum dc_status dc_validate_global_state(
1590                 struct dc *dc,
1591                 struct dc_state *new_ctx,
1592                 bool fast_validate);
1593
1594 bool dc_acquire_release_mpc_3dlut(
1595                 struct dc *dc, bool acquire,
1596                 struct dc_stream_state *stream,
1597                 struct dc_3dlut **lut,
1598                 struct dc_transfer_func **shaper);
1599
1600 bool dc_resource_is_dsc_encoding_supported(const struct dc *dc);
1601 void get_audio_check(struct audio_info *aud_modes,
1602         struct audio_check *aud_chk);
1603
1604 bool fast_nonaddr_updates_exist(struct dc_fast_update *fast_update, int surface_count);
1605 void populate_fast_updates(struct dc_fast_update *fast_update,
1606                 struct dc_surface_update *srf_updates,
1607                 int surface_count,
1608                 struct dc_stream_update *stream_update);
1609 /*
1610  * Set up streams and links associated to drive sinks
1611  * The streams parameter is an absolute set of all active streams.
1612  *
1613  * After this call:
1614  *   Phy, Encoder, Timing Generator are programmed and enabled.
1615  *   New streams are enabled with blank stream; no memory read.
1616  */
1617 enum dc_status dc_commit_streams(struct dc *dc, struct dc_commit_streams_params *params);
1618
1619
1620 struct dc_plane_state *dc_get_surface_for_mpcc(struct dc *dc,
1621                 struct dc_stream_state *stream,
1622                 int mpcc_inst);
1623
1624
1625 uint32_t dc_get_opp_for_plane(struct dc *dc, struct dc_plane_state *plane);
1626
1627 void dc_set_disable_128b_132b_stream_overhead(bool disable);
1628
1629 /* The function returns minimum bandwidth required to drive a given timing
1630  * return - minimum required timing bandwidth in kbps.
1631  */
1632 uint32_t dc_bandwidth_in_kbps_from_timing(
1633                 const struct dc_crtc_timing *timing,
1634                 const enum dc_link_encoding_format link_encoding);
1635
1636 /* Link Interfaces */
1637 /*
1638  * A link contains one or more sinks and their connected status.
1639  * The currently active signal type (HDMI, DP-SST, DP-MST) is also reported.
1640  */
1641 struct dc_link {
1642         struct dc_sink *remote_sinks[MAX_SINKS_PER_LINK];
1643         unsigned int sink_count;
1644         struct dc_sink *local_sink;
1645         unsigned int link_index;
1646         enum dc_connection_type type;
1647         enum signal_type connector_signal;
1648         enum dc_irq_source irq_source_hpd;
1649         enum dc_irq_source irq_source_hpd_rx;/* aka DP Short Pulse  */
1650
1651         bool is_hpd_filter_disabled;
1652         bool dp_ss_off;
1653
1654         /**
1655          * @link_state_valid:
1656          *
1657          * If there is no link and local sink, this variable should be set to
1658          * false. Otherwise, it should be set to true; usually, the function
1659          * core_link_enable_stream sets this field to true.
1660          */
1661         bool link_state_valid;
1662         bool aux_access_disabled;
1663         bool sync_lt_in_progress;
1664         bool skip_stream_reenable;
1665         bool is_internal_display;
1666         /** @todo Rename. Flag an endpoint as having a programmable mapping to a DIG encoder. */
1667         bool is_dig_mapping_flexible;
1668         bool hpd_status; /* HPD status of link without physical HPD pin. */
1669         bool is_hpd_pending; /* Indicates a new received hpd */
1670
1671         /* USB4 DPIA links skip verifying link cap, instead performing the fallback method
1672          * for every link training. This is incompatible with DP LL compliance automation,
1673          * which expects the same link settings to be used every retry on a link loss.
1674          * This flag is used to skip the fallback when link loss occurs during automation.
1675          */
1676         bool skip_fallback_on_link_loss;
1677
1678         bool edp_sink_present;
1679
1680         struct dp_trace dp_trace;
1681
1682         /* caps is the same as reported_link_cap. link_traing use
1683          * reported_link_cap. Will clean up.  TODO
1684          */
1685         struct dc_link_settings reported_link_cap;
1686         struct dc_link_settings verified_link_cap;
1687         struct dc_link_settings cur_link_settings;
1688         struct dc_lane_settings cur_lane_setting[LANE_COUNT_DP_MAX];
1689         struct dc_link_settings preferred_link_setting;
1690         /* preferred_training_settings are override values that
1691          * come from DM. DM is responsible for the memory
1692          * management of the override pointers.
1693          */
1694         struct dc_link_training_overrides preferred_training_settings;
1695         struct dp_audio_test_data audio_test_data;
1696
1697         uint8_t ddc_hw_inst;
1698
1699         uint8_t hpd_src;
1700
1701         uint8_t link_enc_hw_inst;
1702         /* DIG link encoder ID. Used as index in link encoder resource pool.
1703          * For links with fixed mapping to DIG, this is not changed after dc_link
1704          * object creation.
1705          */
1706         enum engine_id eng_id;
1707         enum engine_id dpia_preferred_eng_id;
1708
1709         bool test_pattern_enabled;
1710         /* Pending/Current test pattern are only used to perform and track
1711          * FIXED_VS retimer test pattern/lane adjustment override state.
1712          * Pending allows link HWSS to differentiate PHY vs non-PHY pattern,
1713          * to perform specific lane adjust overrides before setting certain
1714          * PHY test patterns. In cases when lane adjust and set test pattern
1715          * calls are not performed atomically (i.e. performing link training),
1716          * pending_test_pattern will be invalid or contain a non-PHY test pattern
1717          * and current_test_pattern will contain required context for any future
1718          * set pattern/set lane adjust to transition between override state(s).
1719          * */
1720         enum dp_test_pattern current_test_pattern;
1721         enum dp_test_pattern pending_test_pattern;
1722
1723         union compliance_test_state compliance_test_state;
1724
1725         void *priv;
1726
1727         struct ddc_service *ddc;
1728
1729         enum dp_panel_mode panel_mode;
1730         bool aux_mode;
1731
1732         /* Private to DC core */
1733
1734         const struct dc *dc;
1735
1736         struct dc_context *ctx;
1737
1738         struct panel_cntl *panel_cntl;
1739         struct link_encoder *link_enc;
1740         struct graphics_object_id link_id;
1741         /* Endpoint type distinguishes display endpoints which do not have entries
1742          * in the BIOS connector table from those that do. Helps when tracking link
1743          * encoder to display endpoint assignments.
1744          */
1745         enum display_endpoint_type ep_type;
1746         union ddi_channel_mapping ddi_channel_mapping;
1747         struct connector_device_tag_info device_tag;
1748         struct dpcd_caps dpcd_caps;
1749         uint32_t dongle_max_pix_clk;
1750         unsigned short chip_caps;
1751         unsigned int dpcd_sink_count;
1752         struct hdcp_caps hdcp_caps;
1753         enum edp_revision edp_revision;
1754         union dpcd_sink_ext_caps dpcd_sink_ext_caps;
1755
1756         struct psr_settings psr_settings;
1757         struct replay_settings replay_settings;
1758
1759         /* Drive settings read from integrated info table */
1760         struct dc_lane_settings bios_forced_drive_settings;
1761
1762         /* Vendor specific LTTPR workaround variables */
1763         uint8_t vendor_specific_lttpr_link_rate_wa;
1764         bool apply_vendor_specific_lttpr_link_rate_wa;
1765
1766         /* MST record stream using this link */
1767         struct link_flags {
1768                 bool dp_keep_receiver_powered;
1769                 bool dp_skip_DID2;
1770                 bool dp_skip_reset_segment;
1771                 bool dp_skip_fs_144hz;
1772                 bool dp_mot_reset_segment;
1773                 /* Some USB4 docks do not handle turning off MST DSC once it has been enabled. */
1774                 bool dpia_mst_dsc_always_on;
1775                 /* Forced DPIA into TBT3 compatibility mode. */
1776                 bool dpia_forced_tbt3_mode;
1777                 bool dongle_mode_timing_override;
1778                 bool blank_stream_on_ocs_change;
1779                 bool read_dpcd204h_on_irq_hpd;
1780         } wa_flags;
1781         struct link_mst_stream_allocation_table mst_stream_alloc_table;
1782
1783         struct dc_link_status link_status;
1784         struct dprx_states dprx_states;
1785
1786         struct gpio *hpd_gpio;
1787         enum dc_link_fec_state fec_state;
1788         bool link_powered_externally;   // Used to bypass hardware sequencing delays when panel is powered down forcibly
1789
1790         struct dc_panel_config panel_config;
1791         struct phy_state phy_state;
1792         // BW ALLOCATON USB4 ONLY
1793         struct dc_dpia_bw_alloc dpia_bw_alloc_config;
1794         bool skip_implict_edp_power_control;
1795         enum backlight_control_type backlight_control_type;
1796 };
1797
1798 /* Return an enumerated dc_link.
1799  * dc_link order is constant and determined at
1800  * boot time.  They cannot be created or destroyed.
1801  * Use dc_get_caps() to get number of links.
1802  */
1803 struct dc_link *dc_get_link_at_index(struct dc *dc, uint32_t link_index);
1804
1805 /* Return instance id of the edp link. Inst 0 is primary edp link. */
1806 bool dc_get_edp_link_panel_inst(const struct dc *dc,
1807                 const struct dc_link *link,
1808                 unsigned int *inst_out);
1809
1810 /* Return an array of link pointers to edp links. */
1811 void dc_get_edp_links(const struct dc *dc,
1812                 struct dc_link **edp_links,
1813                 int *edp_num);
1814
1815 void dc_set_edp_power(const struct dc *dc, struct dc_link *edp_link,
1816                                  bool powerOn);
1817
1818 /* The function initiates detection handshake over the given link. It first
1819  * determines if there are display connections over the link. If so it initiates
1820  * detection protocols supported by the connected receiver device. The function
1821  * contains protocol specific handshake sequences which are sometimes mandatory
1822  * to establish a proper connection between TX and RX. So it is always
1823  * recommended to call this function as the first link operation upon HPD event
1824  * or power up event. Upon completion, the function will update link structure
1825  * in place based on latest RX capabilities. The function may also cause dpms
1826  * to be reset to off for all currently enabled streams to the link. It is DM's
1827  * responsibility to serialize detection and DPMS updates.
1828  *
1829  * @reason - Indicate which event triggers this detection. dc may customize
1830  * detection flow depending on the triggering events.
1831  * return false - if detection is not fully completed. This could happen when
1832  * there is an unrecoverable error during detection or detection is partially
1833  * completed (detection has been delegated to dm mst manager ie.
1834  * link->connection_type == dc_connection_mst_branch when returning false).
1835  * return true - detection is completed, link has been fully updated with latest
1836  * detection result.
1837  */
1838 bool dc_link_detect(struct dc_link *link, enum dc_detect_reason reason);
1839
1840 struct dc_sink_init_data;
1841
1842 /* When link connection type is dc_connection_mst_branch, remote sink can be
1843  * added to the link. The interface creates a remote sink and associates it with
1844  * current link. The sink will be retained by link until remove remote sink is
1845  * called.
1846  *
1847  * @dc_link - link the remote sink will be added to.
1848  * @edid - byte array of EDID raw data.
1849  * @len - size of the edid in byte
1850  * @init_data -
1851  */
1852 struct dc_sink *dc_link_add_remote_sink(
1853                 struct dc_link *dc_link,
1854                 const uint8_t *edid,
1855                 int len,
1856                 struct dc_sink_init_data *init_data);
1857
1858 /* Remove remote sink from a link with dc_connection_mst_branch connection type.
1859  * @link - link the sink should be removed from
1860  * @sink - sink to be removed.
1861  */
1862 void dc_link_remove_remote_sink(
1863         struct dc_link *link,
1864         struct dc_sink *sink);
1865
1866 /* Enable HPD interrupt handler for a given link */
1867 void dc_link_enable_hpd(const struct dc_link *link);
1868
1869 /* Disable HPD interrupt handler for a given link */
1870 void dc_link_disable_hpd(const struct dc_link *link);
1871
1872 /* determine if there is a sink connected to the link
1873  *
1874  * @type - dc_connection_single if connected, dc_connection_none otherwise.
1875  * return - false if an unexpected error occurs, true otherwise.
1876  *
1877  * NOTE: This function doesn't detect downstream sink connections i.e
1878  * dc_connection_mst_branch, dc_connection_sst_branch. In this case, it will
1879  * return dc_connection_single if the branch device is connected despite of
1880  * downstream sink's connection status.
1881  */
1882 bool dc_link_detect_connection_type(struct dc_link *link,
1883                 enum dc_connection_type *type);
1884
1885 /* query current hpd pin value
1886  * return - true HPD is asserted (HPD high), false otherwise (HPD low)
1887  *
1888  */
1889 bool dc_link_get_hpd_state(struct dc_link *link);
1890
1891 /* Getter for cached link status from given link */
1892 const struct dc_link_status *dc_link_get_status(const struct dc_link *link);
1893
1894 /* enable/disable hardware HPD filter.
1895  *
1896  * @link - The link the HPD pin is associated with.
1897  * @enable = true - enable hardware HPD filter. HPD event will only queued to irq
1898  * handler once after no HPD change has been detected within dc default HPD
1899  * filtering interval since last HPD event. i.e if display keeps toggling hpd
1900  * pulses within default HPD interval, no HPD event will be received until HPD
1901  * toggles have stopped. Then HPD event will be queued to irq handler once after
1902  * dc default HPD filtering interval since last HPD event.
1903  *
1904  * @enable = false - disable hardware HPD filter. HPD event will be queued
1905  * immediately to irq handler after no HPD change has been detected within
1906  * IRQ_HPD (aka HPD short pulse) interval (i.e 2ms).
1907  */
1908 void dc_link_enable_hpd_filter(struct dc_link *link, bool enable);
1909
1910 /* submit i2c read/write payloads through ddc channel
1911  * @link_index - index to a link with ddc in i2c mode
1912  * @cmd - i2c command structure
1913  * return - true if success, false otherwise.
1914  */
1915 bool dc_submit_i2c(
1916                 struct dc *dc,
1917                 uint32_t link_index,
1918                 struct i2c_command *cmd);
1919
1920 /* submit i2c read/write payloads through oem channel
1921  * @link_index - index to a link with ddc in i2c mode
1922  * @cmd - i2c command structure
1923  * return - true if success, false otherwise.
1924  */
1925 bool dc_submit_i2c_oem(
1926                 struct dc *dc,
1927                 struct i2c_command *cmd);
1928
1929 enum aux_return_code_type;
1930 /* Attempt to transfer the given aux payload. This function does not perform
1931  * retries or handle error states. The reply is returned in the payload->reply
1932  * and the result through operation_result. Returns the number of bytes
1933  * transferred,or -1 on a failure.
1934  */
1935 int dc_link_aux_transfer_raw(struct ddc_service *ddc,
1936                 struct aux_payload *payload,
1937                 enum aux_return_code_type *operation_result);
1938
1939 bool dc_is_oem_i2c_device_present(
1940         struct dc *dc,
1941         size_t slave_address
1942 );
1943
1944 /* return true if the connected receiver supports the hdcp version */
1945 bool dc_link_is_hdcp14(struct dc_link *link, enum signal_type signal);
1946 bool dc_link_is_hdcp22(struct dc_link *link, enum signal_type signal);
1947
1948 /* Notify DC about DP RX Interrupt (aka DP IRQ_HPD).
1949  *
1950  * TODO - When defer_handling is true the function will have a different purpose.
1951  * It no longer does complete hpd rx irq handling. We should create a separate
1952  * interface specifically for this case.
1953  *
1954  * Return:
1955  * true - Downstream port status changed. DM should call DC to do the
1956  * detection.
1957  * false - no change in Downstream port status. No further action required
1958  * from DM.
1959  */
1960 bool dc_link_handle_hpd_rx_irq(struct dc_link *dc_link,
1961                 union hpd_irq_data *hpd_irq_dpcd_data, bool *out_link_loss,
1962                 bool defer_handling, bool *has_left_work);
1963 /* handle DP specs define test automation sequence*/
1964 void dc_link_dp_handle_automated_test(struct dc_link *link);
1965
1966 /* handle DP Link loss sequence and try to recover RX link loss with best
1967  * effort
1968  */
1969 void dc_link_dp_handle_link_loss(struct dc_link *link);
1970
1971 /* Determine if hpd rx irq should be handled or ignored
1972  * return true - hpd rx irq should be handled.
1973  * return false - it is safe to ignore hpd rx irq event
1974  */
1975 bool dc_link_dp_allow_hpd_rx_irq(const struct dc_link *link);
1976
1977 /* Determine if link loss is indicated with a given hpd_irq_dpcd_data.
1978  * @link - link the hpd irq data associated with
1979  * @hpd_irq_dpcd_data - input hpd irq data
1980  * return - true if hpd irq data indicates a link lost
1981  */
1982 bool dc_link_check_link_loss_status(struct dc_link *link,
1983                 union hpd_irq_data *hpd_irq_dpcd_data);
1984
1985 /* Read hpd rx irq data from a given link
1986  * @link - link where the hpd irq data should be read from
1987  * @irq_data - output hpd irq data
1988  * return - DC_OK if hpd irq data is read successfully, otherwise hpd irq data
1989  * read has failed.
1990  */
1991 enum dc_status dc_link_dp_read_hpd_rx_irq_data(
1992         struct dc_link *link,
1993         union hpd_irq_data *irq_data);
1994
1995 /* The function clears recorded DP RX states in the link. DM should call this
1996  * function when it is resuming from S3 power state to previously connected links.
1997  *
1998  * TODO - in the future we should consider to expand link resume interface to
1999  * support clearing previous rx states. So we don't have to rely on dm to call
2000  * this interface explicitly.
2001  */
2002 void dc_link_clear_dprx_states(struct dc_link *link);
2003
2004 /* Destruct the mst topology of the link and reset the allocated payload table
2005  *
2006  * NOTE: this should only be called if DM chooses not to call dc_link_detect but
2007  * still wants to reset MST topology on an unplug event */
2008 bool dc_link_reset_cur_dp_mst_topology(struct dc_link *link);
2009
2010 /* The function calculates effective DP link bandwidth when a given link is
2011  * using the given link settings.
2012  *
2013  * return - total effective link bandwidth in kbps.
2014  */
2015 uint32_t dc_link_bandwidth_kbps(
2016         const struct dc_link *link,
2017         const struct dc_link_settings *link_setting);
2018
2019 /* The function takes a snapshot of current link resource allocation state
2020  * @dc: pointer to dc of the dm calling this
2021  * @map: a dc link resource snapshot defined internally to dc.
2022  *
2023  * DM needs to capture a snapshot of current link resource allocation mapping
2024  * and store it in its persistent storage.
2025  *
2026  * Some of the link resource is using first come first serve policy.
2027  * The allocation mapping depends on original hotplug order. This information
2028  * is lost after driver is loaded next time. The snapshot is used in order to
2029  * restore link resource to its previous state so user will get consistent
2030  * link capability allocation across reboot.
2031  *
2032  */
2033 void dc_get_cur_link_res_map(const struct dc *dc, uint32_t *map);
2034
2035 /* This function restores link resource allocation state from a snapshot
2036  * @dc: pointer to dc of the dm calling this
2037  * @map: a dc link resource snapshot defined internally to dc.
2038  *
2039  * DM needs to call this function after initial link detection on boot and
2040  * before first commit streams to restore link resource allocation state
2041  * from previous boot session.
2042  *
2043  * Some of the link resource is using first come first serve policy.
2044  * The allocation mapping depends on original hotplug order. This information
2045  * is lost after driver is loaded next time. The snapshot is used in order to
2046  * restore link resource to its previous state so user will get consistent
2047  * link capability allocation across reboot.
2048  *
2049  */
2050 void dc_restore_link_res_map(const struct dc *dc, uint32_t *map);
2051
2052 /* TODO: this is not meant to be exposed to DM. Should switch to stream update
2053  * interface i.e stream_update->dsc_config
2054  */
2055 bool dc_link_update_dsc_config(struct pipe_ctx *pipe_ctx);
2056
2057 /* translate a raw link rate data to bandwidth in kbps */
2058 uint32_t dc_link_bw_kbps_from_raw_frl_link_rate_data(const struct dc *dc, uint8_t bw);
2059
2060 /* determine the optimal bandwidth given link and required bw.
2061  * @link - current detected link
2062  * @req_bw - requested bandwidth in kbps
2063  * @link_settings - returned most optimal link settings that can fit the
2064  * requested bandwidth
2065  * return - false if link can't support requested bandwidth, true if link
2066  * settings is found.
2067  */
2068 bool dc_link_decide_edp_link_settings(struct dc_link *link,
2069                 struct dc_link_settings *link_settings,
2070                 uint32_t req_bw);
2071
2072 /* return the max dp link settings can be driven by the link without considering
2073  * connected RX device and its capability
2074  */
2075 bool dc_link_dp_get_max_link_enc_cap(const struct dc_link *link,
2076                 struct dc_link_settings *max_link_enc_cap);
2077
2078 /* determine when the link is driving MST mode, what DP link channel coding
2079  * format will be used. The decision will remain unchanged until next HPD event.
2080  *
2081  * @link -  a link with DP RX connection
2082  * return - if stream is committed to this link with MST signal type, type of
2083  * channel coding format dc will choose.
2084  */
2085 enum dp_link_encoding dc_link_dp_mst_decide_link_encoding_format(
2086                 const struct dc_link *link);
2087
2088 /* get max dp link settings the link can enable with all things considered. (i.e
2089  * TX/RX/Cable capabilities and dp override policies.
2090  *
2091  * @link - a link with DP RX connection
2092  * return - max dp link settings the link can enable.
2093  *
2094  */
2095 const struct dc_link_settings *dc_link_get_link_cap(const struct dc_link *link);
2096
2097 /* Get the highest encoding format that the link supports; highest meaning the
2098  * encoding format which supports the maximum bandwidth.
2099  *
2100  * @link - a link with DP RX connection
2101  * return - highest encoding format link supports.
2102  */
2103 enum dc_link_encoding_format dc_link_get_highest_encoding_format(const struct dc_link *link);
2104
2105 /* Check if a RX (ex. DP sink, MST hub, passive or active dongle) is connected
2106  * to a link with dp connector signal type.
2107  * @link - a link with dp connector signal type
2108  * return - true if connected, false otherwise
2109  */
2110 bool dc_link_is_dp_sink_present(struct dc_link *link);
2111
2112 /* Force DP lane settings update to main-link video signal and notify the change
2113  * to DP RX via DPCD. This is a debug interface used for video signal integrity
2114  * tuning purpose. The interface assumes link has already been enabled with DP
2115  * signal.
2116  *
2117  * @lt_settings - a container structure with desired hw_lane_settings
2118  */
2119 void dc_link_set_drive_settings(struct dc *dc,
2120                                 struct link_training_settings *lt_settings,
2121                                 struct dc_link *link);
2122
2123 /* Enable a test pattern in Link or PHY layer in an active link for compliance
2124  * test or debugging purpose. The test pattern will remain until next un-plug.
2125  *
2126  * @link - active link with DP signal output enabled.
2127  * @test_pattern - desired test pattern to output.
2128  * NOTE: set to DP_TEST_PATTERN_VIDEO_MODE to disable previous test pattern.
2129  * @test_pattern_color_space - for video test pattern choose a desired color
2130  * space.
2131  * @p_link_settings - For PHY pattern choose a desired link settings
2132  * @p_custom_pattern - some test pattern will require a custom input to
2133  * customize some pattern details. Otherwise keep it to NULL.
2134  * @cust_pattern_size - size of the custom pattern input.
2135  *
2136  */
2137 bool dc_link_dp_set_test_pattern(
2138         struct dc_link *link,
2139         enum dp_test_pattern test_pattern,
2140         enum dp_test_pattern_color_space test_pattern_color_space,
2141         const struct link_training_settings *p_link_settings,
2142         const unsigned char *p_custom_pattern,
2143         unsigned int cust_pattern_size);
2144
2145 /* Force DP link settings to always use a specific value until reboot to a
2146  * specific link. If link has already been enabled, the interface will also
2147  * switch to desired link settings immediately. This is a debug interface to
2148  * generic dp issue trouble shooting.
2149  */
2150 void dc_link_set_preferred_link_settings(struct dc *dc,
2151                 struct dc_link_settings *link_setting,
2152                 struct dc_link *link);
2153
2154 /* Force DP link to customize a specific link training behavior by overriding to
2155  * standard DP specs defined protocol. This is a debug interface to trouble shoot
2156  * display specific link training issues or apply some display specific
2157  * workaround in link training.
2158  *
2159  * @link_settings - if not NULL, force preferred link settings to the link.
2160  * @lt_override - a set of override pointers. If any pointer is none NULL, dc
2161  * will apply this particular override in future link training. If NULL is
2162  * passed in, dc resets previous overrides.
2163  * NOTE: DM must keep the memory from override pointers until DM resets preferred
2164  * training settings.
2165  */
2166 void dc_link_set_preferred_training_settings(struct dc *dc,
2167                 struct dc_link_settings *link_setting,
2168                 struct dc_link_training_overrides *lt_overrides,
2169                 struct dc_link *link,
2170                 bool skip_immediate_retrain);
2171
2172 /* return - true if FEC is supported with connected DP RX, false otherwise */
2173 bool dc_link_is_fec_supported(const struct dc_link *link);
2174
2175 /* query FEC enablement policy to determine if FEC will be enabled by dc during
2176  * link enablement.
2177  * return - true if FEC should be enabled, false otherwise.
2178  */
2179 bool dc_link_should_enable_fec(const struct dc_link *link);
2180
2181 /* determine lttpr mode the current link should be enabled with a specific link
2182  * settings.
2183  */
2184 enum lttpr_mode dc_link_decide_lttpr_mode(struct dc_link *link,
2185                 struct dc_link_settings *link_setting);
2186
2187 /* Force DP RX to update its power state.
2188  * NOTE: this interface doesn't update dp main-link. Calling this function will
2189  * cause DP TX main-link and DP RX power states out of sync. DM has to restore
2190  * RX power state back upon finish DM specific execution requiring DP RX in a
2191  * specific power state.
2192  * @on - true to set DP RX in D0 power state, false to set DP RX in D3 power
2193  * state.
2194  */
2195 void dc_link_dp_receiver_power_ctrl(struct dc_link *link, bool on);
2196
2197 /* Force link to read base dp receiver caps from dpcd 000h - 00Fh and overwrite
2198  * current value read from extended receiver cap from 02200h - 0220Fh.
2199  * Some DP RX has problems of providing accurate DP receiver caps from extended
2200  * field, this interface is a workaround to revert link back to use base caps.
2201  */
2202 void dc_link_overwrite_extended_receiver_cap(
2203                 struct dc_link *link);
2204
2205 void dc_link_edp_panel_backlight_power_on(struct dc_link *link,
2206                 bool wait_for_hpd);
2207
2208 /* Set backlight level of an embedded panel (eDP, LVDS).
2209  * backlight_pwm_u16_16 is unsigned 32 bit with 16 bit integer
2210  * and 16 bit fractional, where 1.0 is max backlight value.
2211  */
2212 bool dc_link_set_backlight_level(const struct dc_link *dc_link,
2213                 uint32_t backlight_pwm_u16_16,
2214                 uint32_t frame_ramp);
2215
2216 /* Set/get nits-based backlight level of an embedded panel (eDP, LVDS). */
2217 bool dc_link_set_backlight_level_nits(struct dc_link *link,
2218                 bool isHDR,
2219                 uint32_t backlight_millinits,
2220                 uint32_t transition_time_in_ms);
2221
2222 bool dc_link_get_backlight_level_nits(struct dc_link *link,
2223                 uint32_t *backlight_millinits,
2224                 uint32_t *backlight_millinits_peak);
2225
2226 int dc_link_get_backlight_level(const struct dc_link *dc_link);
2227
2228 int dc_link_get_target_backlight_pwm(const struct dc_link *link);
2229
2230 bool dc_link_set_psr_allow_active(struct dc_link *dc_link, const bool *enable,
2231                 bool wait, bool force_static, const unsigned int *power_opts);
2232
2233 bool dc_link_get_psr_state(const struct dc_link *dc_link, enum dc_psr_state *state);
2234
2235 bool dc_link_setup_psr(struct dc_link *dc_link,
2236                 const struct dc_stream_state *stream, struct psr_config *psr_config,
2237                 struct psr_context *psr_context);
2238
2239 /*
2240  * Communicate with DMUB to allow or disallow Panel Replay on the specified link:
2241  *
2242  * @link: pointer to the dc_link struct instance
2243  * @enable: enable(active) or disable(inactive) replay
2244  * @wait: state transition need to wait the active set completed.
2245  * @force_static: force disable(inactive) the replay
2246  * @power_opts: set power optimazation parameters to DMUB.
2247  *
2248  * return: allow Replay active will return true, else will return false.
2249  */
2250 bool dc_link_set_replay_allow_active(struct dc_link *dc_link, const bool *enable,
2251                 bool wait, bool force_static, const unsigned int *power_opts);
2252
2253 bool dc_link_get_replay_state(const struct dc_link *dc_link, uint64_t *state);
2254
2255 /* On eDP links this function call will stall until T12 has elapsed.
2256  * If the panel is not in power off state, this function will return
2257  * immediately.
2258  */
2259 bool dc_link_wait_for_t12(struct dc_link *link);
2260
2261 /* Determine if dp trace has been initialized to reflect upto date result *
2262  * return - true if trace is initialized and has valid data. False dp trace
2263  * doesn't have valid result.
2264  */
2265 bool dc_dp_trace_is_initialized(struct dc_link *link);
2266
2267 /* Query a dp trace flag to indicate if the current dp trace data has been
2268  * logged before
2269  */
2270 bool dc_dp_trace_is_logged(struct dc_link *link,
2271                 bool in_detection);
2272
2273 /* Set dp trace flag to indicate whether DM has already logged the current dp
2274  * trace data. DM can set is_logged to true upon logging and check
2275  * dc_dp_trace_is_logged before logging to avoid logging the same result twice.
2276  */
2277 void dc_dp_trace_set_is_logged_flag(struct dc_link *link,
2278                 bool in_detection,
2279                 bool is_logged);
2280
2281 /* Obtain driver time stamp for last dp link training end. The time stamp is
2282  * formatted based on dm_get_timestamp DM function.
2283  * @in_detection - true to get link training end time stamp of last link
2284  * training in detection sequence. false to get link training end time stamp
2285  * of last link training in commit (dpms) sequence
2286  */
2287 unsigned long long dc_dp_trace_get_lt_end_timestamp(struct dc_link *link,
2288                 bool in_detection);
2289
2290 /* Get how many link training attempts dc has done with latest sequence.
2291  * @in_detection - true to get link training count of last link
2292  * training in detection sequence. false to get link training count of last link
2293  * training in commit (dpms) sequence
2294  */
2295 const struct dp_trace_lt_counts *dc_dp_trace_get_lt_counts(struct dc_link *link,
2296                 bool in_detection);
2297
2298 /* Get how many link loss has happened since last link training attempts */
2299 unsigned int dc_dp_trace_get_link_loss_count(struct dc_link *link);
2300
2301 /*
2302  *  USB4 DPIA BW ALLOCATION PUBLIC FUNCTIONS
2303  */
2304 /*
2305  * Send a request from DP-Tx requesting to allocate BW remotely after
2306  * allocating it locally. This will get processed by CM and a CB function
2307  * will be called.
2308  *
2309  * @link: pointer to the dc_link struct instance
2310  * @req_bw: The requested bw in Kbyte to allocated
2311  *
2312  * return: none
2313  */
2314 void dc_link_set_usb4_req_bw_req(struct dc_link *link, int req_bw);
2315
2316 /*
2317  * Handle function for when the status of the Request above is complete.
2318  * We will find out the result of allocating on CM and update structs.
2319  *
2320  * @link: pointer to the dc_link struct instance
2321  * @bw: Allocated or Estimated BW depending on the result
2322  * @result: Response type
2323  *
2324  * return: none
2325  */
2326 void dc_link_handle_usb4_bw_alloc_response(struct dc_link *link,
2327                 uint8_t bw, uint8_t result);
2328
2329 /*
2330  * Handle the USB4 BW Allocation related functionality here:
2331  * Plug => Try to allocate max bw from timing parameters supported by the sink
2332  * Unplug => de-allocate bw
2333  *
2334  * @link: pointer to the dc_link struct instance
2335  * @peak_bw: Peak bw used by the link/sink
2336  *
2337  * return: allocated bw else return 0
2338  */
2339 int dc_link_dp_dpia_handle_usb4_bandwidth_allocation_for_link(
2340                 struct dc_link *link, int peak_bw);
2341
2342 /*
2343  * Validate the BW of all the valid DPIA links to make sure it doesn't exceed
2344  * available BW for each host router
2345  *
2346  * @dc: pointer to dc struct
2347  * @stream: pointer to all possible streams
2348  * @count: number of valid DPIA streams
2349  *
2350  * return: TRUE if bw used by DPIAs doesn't exceed available BW else return FALSE
2351  */
2352 bool dc_link_dp_dpia_validate(struct dc *dc, const struct dc_stream_state *streams,
2353                 const unsigned int count);
2354
2355 /* Sink Interfaces - A sink corresponds to a display output device */
2356
2357 struct dc_container_id {
2358         // 128bit GUID in binary form
2359         unsigned char  guid[16];
2360         // 8 byte port ID -> ELD.PortID
2361         unsigned int   portId[2];
2362         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
2363         unsigned short manufacturerName;
2364         // 2 byte product code -> ELD.ProductCode
2365         unsigned short productCode;
2366 };
2367
2368
2369 struct dc_sink_dsc_caps {
2370         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
2371         // 'false' if they are sink's DSC caps
2372         bool is_virtual_dpcd_dsc;
2373         // 'true' if MST topology supports DSC passthrough for sink
2374         // 'false' if MST topology does not support DSC passthrough
2375         bool is_dsc_passthrough_supported;
2376         struct dsc_dec_dpcd_caps dsc_dec_caps;
2377 };
2378
2379 struct dc_sink_fec_caps {
2380         bool is_rx_fec_supported;
2381         bool is_topology_fec_supported;
2382 };
2383
2384 struct scdc_caps {
2385         union hdmi_scdc_manufacturer_OUI_data manufacturer_OUI;
2386         union hdmi_scdc_device_id_data device_id;
2387 };
2388
2389 /*
2390  * The sink structure contains EDID and other display device properties
2391  */
2392 struct dc_sink {
2393         enum signal_type sink_signal;
2394         struct dc_edid dc_edid; /* raw edid */
2395         struct dc_edid_caps edid_caps; /* parse display caps */
2396         struct dc_container_id *dc_container_id;
2397         uint32_t dongle_max_pix_clk;
2398         void *priv;
2399         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
2400         bool converter_disable_audio;
2401
2402         struct scdc_caps scdc_caps;
2403         struct dc_sink_dsc_caps dsc_caps;
2404         struct dc_sink_fec_caps fec_caps;
2405
2406         bool is_vsc_sdp_colorimetry_supported;
2407
2408         /* private to DC core */
2409         struct dc_link *link;
2410         struct dc_context *ctx;
2411
2412         uint32_t sink_id;
2413
2414         /* private to dc_sink.c */
2415         // refcount must be the last member in dc_sink, since we want the
2416         // sink structure to be logically cloneable up to (but not including)
2417         // refcount
2418         struct kref refcount;
2419 };
2420
2421 void dc_sink_retain(struct dc_sink *sink);
2422 void dc_sink_release(struct dc_sink *sink);
2423
2424 struct dc_sink_init_data {
2425         enum signal_type sink_signal;
2426         struct dc_link *link;
2427         uint32_t dongle_max_pix_clk;
2428         bool converter_disable_audio;
2429 };
2430
2431 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
2432
2433 /* Newer interfaces  */
2434 struct dc_cursor {
2435         struct dc_plane_address address;
2436         struct dc_cursor_attributes attributes;
2437 };
2438
2439
2440 /* Interrupt interfaces */
2441 enum dc_irq_source dc_interrupt_to_irq_source(
2442                 struct dc *dc,
2443                 uint32_t src_id,
2444                 uint32_t ext_id);
2445 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
2446 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
2447 enum dc_irq_source dc_get_hpd_irq_source_at_index(
2448                 struct dc *dc, uint32_t link_index);
2449
2450 void dc_notify_vsync_int_state(struct dc *dc, struct dc_stream_state *stream, bool enable);
2451
2452 /* Power Interfaces */
2453
2454 void dc_set_power_state(
2455                 struct dc *dc,
2456                 enum dc_acpi_cm_power_state power_state);
2457 void dc_resume(struct dc *dc);
2458
2459 void dc_power_down_on_boot(struct dc *dc);
2460
2461 /*
2462  * HDCP Interfaces
2463  */
2464 enum hdcp_message_status dc_process_hdcp_msg(
2465                 enum signal_type signal,
2466                 struct dc_link *link,
2467                 struct hdcp_protection_message *message_info);
2468 bool dc_is_dmcu_initialized(struct dc *dc);
2469
2470 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
2471 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
2472
2473 bool dc_is_plane_eligible_for_idle_optimizations(struct dc *dc,
2474                 unsigned int pitch,
2475                 unsigned int height,
2476                 enum surface_pixel_format format,
2477                 struct dc_cursor_attributes *cursor_attr);
2478
2479 #define dc_allow_idle_optimizations(dc, allow) dc_allow_idle_optimizations_internal(dc, allow, __func__)
2480 #define dc_exit_ips_for_hw_access(dc) dc_exit_ips_for_hw_access_internal(dc, __func__)
2481
2482 void dc_allow_idle_optimizations_internal(struct dc *dc, bool allow, const char *caller_name);
2483 void dc_exit_ips_for_hw_access_internal(struct dc *dc, const char *caller_name);
2484 bool dc_dmub_is_ips_idle_state(struct dc *dc);
2485
2486 /* set min and max memory clock to lowest and highest DPM level, respectively */
2487 void dc_unlock_memory_clock_frequency(struct dc *dc);
2488
2489 /* set min memory clock to the min required for current mode, max to maxDPM */
2490 void dc_lock_memory_clock_frequency(struct dc *dc);
2491
2492 /* set soft max for memclk, to be used for AC/DC switching clock limitations */
2493 void dc_enable_dcmode_clk_limit(struct dc *dc, bool enable);
2494
2495 /* cleanup on driver unload */
2496 void dc_hardware_release(struct dc *dc);
2497
2498 /* disables fw based mclk switch */
2499 void dc_mclk_switch_using_fw_based_vblank_stretch_shut_down(struct dc *dc);
2500
2501 bool dc_set_psr_allow_active(struct dc *dc, bool enable);
2502
2503 bool dc_set_replay_allow_active(struct dc *dc, bool active);
2504
2505 bool dc_set_ips_disable(struct dc *dc, unsigned int disable_ips);
2506
2507 void dc_z10_restore(const struct dc *dc);
2508 void dc_z10_save_init(struct dc *dc);
2509
2510 bool dc_is_dmub_outbox_supported(struct dc *dc);
2511 bool dc_enable_dmub_notifications(struct dc *dc);
2512
2513 bool dc_abm_save_restore(
2514                 struct dc *dc,
2515                 struct dc_stream_state *stream,
2516                 struct abm_save_restore *pData);
2517
2518 void dc_enable_dmub_outbox(struct dc *dc);
2519
2520 bool dc_process_dmub_aux_transfer_async(struct dc *dc,
2521                                 uint32_t link_index,
2522                                 struct aux_payload *payload);
2523
2524 /* Get dc link index from dpia port index */
2525 uint8_t get_link_index_from_dpia_port_index(const struct dc *dc,
2526                                 uint8_t dpia_port_index);
2527
2528 bool dc_process_dmub_set_config_async(struct dc *dc,
2529                                 uint32_t link_index,
2530                                 struct set_config_cmd_payload *payload,
2531                                 struct dmub_notification *notify);
2532
2533 enum dc_status dc_process_dmub_set_mst_slots(const struct dc *dc,
2534                                 uint32_t link_index,
2535                                 uint8_t mst_alloc_slots,
2536                                 uint8_t *mst_slots_in_use);
2537
2538 void dc_process_dmub_dpia_set_tps_notification(const struct dc *dc, uint32_t link_index, uint8_t tps);
2539
2540 void dc_process_dmub_dpia_hpd_int_enable(const struct dc *dc,
2541                                 uint32_t hpd_int_enable);
2542
2543 void dc_print_dmub_diagnostic_data(const struct dc *dc);
2544
2545 void dc_query_current_properties(struct dc *dc, struct dc_current_properties *properties);
2546
2547 struct dc_power_profile {
2548         int power_level; /* Lower is better */
2549 };
2550
2551 struct dc_power_profile dc_get_power_profile_for_dc_state(const struct dc_state *context);
2552
2553 /* DSC Interfaces */
2554 #include "dc_dsc.h"
2555
2556 /* Disable acc mode Interfaces */
2557 void dc_disable_accelerated_mode(struct dc *dc);
2558
2559 bool dc_is_timing_changed(struct dc_stream_state *cur_stream,
2560                        struct dc_stream_state *new_stream);
2561
2562 #endif /* DC_INTERFACE_H_ */