drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c

   1 /*
   2  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the next
  13  * paragraph) shall be included in all copies or substantial portions of the
  14  * Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * VA LINUX SYSTEMS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #include <drm/amdgpu_drm.h>
  26 #include <drm/drm_drv.h>
  27 #include <drm/drm_fbdev_generic.h>
  28 #include <drm/drm_gem.h>
  29 #include <drm/drm_managed.h>
  30 #include <drm/drm_pciids.h>
  31 #include <drm/drm_probe_helper.h>
  32 #include <drm/drm_vblank.h>
  33
  34 #include <linux/cc_platform.h>
  35 #include <linux/dynamic_debug.h>
  36 #include <linux/module.h>
  37 #include <linux/mmu_notifier.h>
  38 #include <linux/pm_runtime.h>
  39 #include <linux/suspend.h>
  40 #include <linux/vga_switcheroo.h>
  41
  42 #include "amdgpu.h"
  43 #include "amdgpu_amdkfd.h"
  44 #include "amdgpu_dma_buf.h"
  45 #include "amdgpu_drv.h"
  46 #include "amdgpu_fdinfo.h"
  47 #include "amdgpu_irq.h"
  48 #include "amdgpu_psp.h"
  49 #include "amdgpu_ras.h"
  50 #include "amdgpu_reset.h"
  51 #include "amdgpu_sched.h"
  52 #include "amdgpu_xgmi.h"
  53 #include "../amdxcp/amdgpu_xcp_drv.h"
  54
  55 /*
  56  * KMS wrapper.
  57  * - 3.0.0 - initial driver
  58  * - 3.1.0 - allow reading more status registers (GRBM, SRBM, SDMA, CP)
  59  * - 3.2.0 - GFX8: Uses EOP_TC_WB_ACTION_EN, so UMDs don't have to do the same
  60  *           at the end of IBs.
  61  * - 3.3.0 - Add VM support for UVD on supported hardware.
  62  * - 3.4.0 - Add AMDGPU_INFO_NUM_EVICTIONS.
  63  * - 3.5.0 - Add support for new UVD_NO_OP register.
  64  * - 3.6.0 - kmd involves use CONTEXT_CONTROL in ring buffer.
  65  * - 3.7.0 - Add support for VCE clock list packet
  66  * - 3.8.0 - Add support raster config init in the kernel
  67  * - 3.9.0 - Add support for memory query info about VRAM and GTT.
  68  * - 3.10.0 - Add support for new fences ioctl, new gem ioctl flags
  69  * - 3.11.0 - Add support for sensor query info (clocks, temp, etc).
  70  * - 3.12.0 - Add query for double offchip LDS buffers
  71  * - 3.13.0 - Add PRT support
  72  * - 3.14.0 - Fix race in amdgpu_ctx_get_fence() and note new functionality
  73  * - 3.15.0 - Export more gpu info for gfx9
  74  * - 3.16.0 - Add reserved vmid support
  75  * - 3.17.0 - Add AMDGPU_NUM_VRAM_CPU_PAGE_FAULTS.
  76  * - 3.18.0 - Export gpu always on cu bitmap
  77  * - 3.19.0 - Add support for UVD MJPEG decode
  78  * - 3.20.0 - Add support for local BOs
  79  * - 3.21.0 - Add DRM_AMDGPU_FENCE_TO_HANDLE ioctl
  80  * - 3.22.0 - Add DRM_AMDGPU_SCHED ioctl
  81  * - 3.23.0 - Add query for VRAM lost counter
  82  * - 3.24.0 - Add high priority compute support for gfx9
  83  * - 3.25.0 - Add support for sensor query info (stable pstate sclk/mclk).
  84  * - 3.26.0 - GFX9: Process AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE.
  85  * - 3.27.0 - Add new chunk to AMDGPU_CS to enable BO_LIST creation.
  86  * - 3.28.0 - Add AMDGPU_CHUNK_ID_SCHEDULED_DEPENDENCIES
  87  * - 3.29.0 - Add AMDGPU_IB_FLAG_RESET_GDS_MAX_WAVE_ID
  88  * - 3.30.0 - Add AMDGPU_SCHED_OP_CONTEXT_PRIORITY_OVERRIDE.
  89  * - 3.31.0 - Add support for per-flip tiling attribute changes with DC
  90  * - 3.32.0 - Add syncobj timeline support to AMDGPU_CS.
  91  * - 3.33.0 - Fixes for GDS ENOMEM failures in AMDGPU_CS.
  92  * - 3.34.0 - Non-DC can flip correctly between buffers with different pitches
  93  * - 3.35.0 - Add drm_amdgpu_info_device::tcc_disabled_mask
  94  * - 3.36.0 - Allow reading more status registers on si/cik
  95  * - 3.37.0 - L2 is invalidated before SDMA IBs, needed for correctness
  96  * - 3.38.0 - Add AMDGPU_IB_FLAG_EMIT_MEM_SYNC
  97  * - 3.39.0 - DMABUF implicit sync does a full pipeline sync
  98  * - 3.40.0 - Add AMDGPU_IDS_FLAGS_TMZ
  99  * - 3.41.0 - Add video codec query
 100  * - 3.42.0 - Add 16bpc fixed point display support
 101  * - 3.43.0 - Add device hot plug/unplug support
 102  * - 3.44.0 - DCN3 supports DCC independent block settings: !64B && 128B, 64B && 128B
 103  * - 3.45.0 - Add context ioctl stable pstate interface
 104  * - 3.46.0 - To enable hot plug amdgpu tests in libdrm
 105  * - 3.47.0 - Add AMDGPU_GEM_CREATE_DISCARDABLE and AMDGPU_VM_NOALLOC flags
 106  * - 3.48.0 - Add IP discovery version info to HW INFO
 107  * - 3.49.0 - Add gang submit into CS IOCTL
 108  * - 3.50.0 - Update AMDGPU_INFO_DEV_INFO IOCTL for minimum engine and memory clock
 109  *            Update AMDGPU_INFO_SENSOR IOCTL for PEAK_PSTATE engine and memory clock
 110  *   3.51.0 - Return the PCIe gen and lanes from the INFO ioctl
 111  *   3.52.0 - Add AMDGPU_IDS_FLAGS_CONFORMANT_TRUNC_COORD, add device_info fields:
 112  *            tcp_cache_size, num_sqc_per_wgp, sqc_data_cache_size, sqc_inst_cache_size,
 113  *            gl1c_cache_size, gl2c_cache_size, mall_size, enabled_rb_pipes_mask_hi
 114  *   3.53.0 - Support for GFX11 CP GFX shadowing
 115  *   3.54.0 - Add AMDGPU_CTX_QUERY2_FLAGS_RESET_IN_PROGRESS support
 116  */
 117 #define KMS_DRIVER_MAJOR        3
 118 #define KMS_DRIVER_MINOR        54
 119 #define KMS_DRIVER_PATCHLEVEL   0
 120
 121 unsigned int amdgpu_vram_limit = UINT_MAX;
 122 int amdgpu_vis_vram_limit;
 123 int amdgpu_gart_size = -1; /* auto */
 124 int amdgpu_gtt_size = -1; /* auto */
 125 int amdgpu_moverate = -1; /* auto */
 126 int amdgpu_audio = -1;
 127 int amdgpu_disp_priority;
 128 int amdgpu_hw_i2c;
 129 int amdgpu_pcie_gen2 = -1;
 130 int amdgpu_msi = -1;
 131 char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 132 int amdgpu_dpm = -1;
 133 int amdgpu_fw_load_type = -1;
 134 int amdgpu_aspm = -1;
 135 int amdgpu_runtime_pm = -1;
 136 uint amdgpu_ip_block_mask = 0xffffffff;
 137 int amdgpu_bapm = -1;
 138 int amdgpu_deep_color;
 139 int amdgpu_vm_size = -1;
 140 int amdgpu_vm_fragment_size = -1;
 141 int amdgpu_vm_block_size = -1;
 142 int amdgpu_vm_fault_stop;
 143 int amdgpu_vm_debug;
 144 int amdgpu_vm_update_mode = -1;
 145 int amdgpu_exp_hw_support;
 146 int amdgpu_dc = -1;
 147 int amdgpu_sched_jobs = 32;
 148 int amdgpu_sched_hw_submission = 2;
 149 uint amdgpu_pcie_gen_cap;
 150 uint amdgpu_pcie_lane_cap;
 151 u64 amdgpu_cg_mask = 0xffffffffffffffff;
 152 uint amdgpu_pg_mask = 0xffffffff;
 153 uint amdgpu_sdma_phase_quantum = 32;
 154 char *amdgpu_disable_cu;
 155 char *amdgpu_virtual_display;
 156 bool enforce_isolation;
 157 /*
 158  * OverDrive(bit 14) disabled by default
 159  * GFX DCS(bit 19) disabled by default
 160  */
 161 uint amdgpu_pp_feature_mask = 0xfff7bfff;
 162 uint amdgpu_force_long_training;
 163 int amdgpu_lbpw = -1;
 164 int amdgpu_compute_multipipe = -1;
 165 int amdgpu_gpu_recovery = -1; /* auto */
 166 int amdgpu_emu_mode;
 167 uint amdgpu_smu_memory_pool_size;
 168 int amdgpu_smu_pptable_id = -1;
 169 /*
 170  * FBC (bit 0) disabled by default
 171  * MULTI_MON_PP_MCLK_SWITCH (bit 1) enabled by default
 172  *   - With this, for multiple monitors in sync(e.g. with the same model),
 173  *     mclk switching will be allowed. And the mclk will be not foced to the
 174  *     highest. That helps saving some idle power.
 175  * DISABLE_FRACTIONAL_PWM (bit 2) disabled by default
 176  * PSR (bit 3) disabled by default
 177  * EDP NO POWER SEQUENCING (bit 4) disabled by default
 178  */
 179 uint amdgpu_dc_feature_mask = 2;
 180 uint amdgpu_dc_debug_mask;
 181 uint amdgpu_dc_visual_confirm;
 182 int amdgpu_async_gfx_ring = 1;
 183 int amdgpu_mcbp = -1;
 184 int amdgpu_discovery = -1;
 185 int amdgpu_mes;
 186 int amdgpu_mes_kiq;
 187 int amdgpu_noretry = -1;
 188 int amdgpu_force_asic_type = -1;
 189 int amdgpu_tmz = -1; /* auto */
 190 int amdgpu_reset_method = -1; /* auto */
 191 int amdgpu_num_kcq = -1;
 192 int amdgpu_smartshift_bias;
 193 int amdgpu_use_xgmi_p2p = 1;
 194 int amdgpu_vcnfw_log;
 195 int amdgpu_sg_display = -1; /* auto */
 196 int amdgpu_user_partt_mode = AMDGPU_AUTO_COMPUTE_PARTITION_MODE;
 197 int amdgpu_umsch_mm;
 198
 199 static void amdgpu_drv_delayed_reset_work_handler(struct work_struct *work);
 200
 201 DECLARE_DYNDBG_CLASSMAP(drm_debug_classes, DD_CLASS_TYPE_DISJOINT_BITS, 0,
 202                         "DRM_UT_CORE",
 203                         "DRM_UT_DRIVER",
 204                         "DRM_UT_KMS",
 205                         "DRM_UT_PRIME",
 206                         "DRM_UT_ATOMIC",
 207                         "DRM_UT_VBL",
 208                         "DRM_UT_STATE",
 209                         "DRM_UT_LEASE",
 210                         "DRM_UT_DP",
 211                         "DRM_UT_DRMRES");
 212
 213 struct amdgpu_mgpu_info mgpu_info = {
 214         .mutex = __MUTEX_INITIALIZER(mgpu_info.mutex),
 215         .delayed_reset_work = __DELAYED_WORK_INITIALIZER(
 216                         mgpu_info.delayed_reset_work,
 217                         amdgpu_drv_delayed_reset_work_handler, 0),
 218 };
 219 int amdgpu_ras_enable = -1;
 220 uint amdgpu_ras_mask = 0xffffffff;
 221 int amdgpu_bad_page_threshold = -1;
 222 struct amdgpu_watchdog_timer amdgpu_watchdog_timer = {
 223         .timeout_fatal_disable = false,
 224         .period = 0x0, /* default to 0x0 (timeout disable) */
 225 };
 226
 227 /**
 228  * DOC: vramlimit (int)
 229  * Restrict the total amount of VRAM in MiB for testing.  The default is 0 (Use full VRAM).
 230  */
 231 MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");
 232 module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);
 233
 234 /**
 235  * DOC: vis_vramlimit (int)
 236  * Restrict the amount of CPU visible VRAM in MiB for testing.  The default is 0 (Use full CPU visible VRAM).
 237  */
 238 MODULE_PARM_DESC(vis_vramlimit, "Restrict visible VRAM for testing, in megabytes");
 239 module_param_named(vis_vramlimit, amdgpu_vis_vram_limit, int, 0444);
 240
 241 /**
 242  * DOC: gartsize (uint)
 243  * Restrict the size of GART (for kernel use) in Mib (32, 64, etc.) for testing.
 244  * The default is -1 (The size depends on asic).
 245  */
 246 MODULE_PARM_DESC(gartsize, "Size of kernel GART to setup in megabytes (32, 64, etc., -1=auto)");
 247 module_param_named(gartsize, amdgpu_gart_size, uint, 0600);
 248
 249 /**
 250  * DOC: gttsize (int)
 251  * Restrict the size of GTT domain (for userspace use) in MiB for testing.
 252  * The default is -1 (Use 1/2 RAM, minimum value is 3GB).
 253  */
 254 MODULE_PARM_DESC(gttsize, "Size of the GTT userspace domain in megabytes (-1 = auto)");
 255 module_param_named(gttsize, amdgpu_gtt_size, int, 0600);
 256
 257 /**
 258  * DOC: moverate (int)
 259  * Set maximum buffer migration rate in MB/s. The default is -1 (8 MB/s).
 260  */
 261 MODULE_PARM_DESC(moverate, "Maximum buffer migration rate in MB/s. (32, 64, etc., -1=auto, 0=1=disabled)");
 262 module_param_named(moverate, amdgpu_moverate, int, 0600);
 263
 264 /**
 265  * DOC: audio (int)
 266  * Set HDMI/DPAudio. Only affects non-DC display handling. The default is -1 (Enabled), set 0 to disabled it.
 267  */
 268 MODULE_PARM_DESC(audio, "Audio enable (-1 = auto, 0 = disable, 1 = enable)");
 269 module_param_named(audio, amdgpu_audio, int, 0444);
 270
 271 /**
 272  * DOC: disp_priority (int)
 273  * Set display Priority (1 = normal, 2 = high). Only affects non-DC display handling. The default is 0 (auto).
 274  */
 275 MODULE_PARM_DESC(disp_priority, "Display Priority (0 = auto, 1 = normal, 2 = high)");
 276 module_param_named(disp_priority, amdgpu_disp_priority, int, 0444);
 277
 278 /**
 279  * DOC: hw_i2c (int)
 280  * To enable hw i2c engine. Only affects non-DC display handling. The default is 0 (Disabled).
 281  */
 282 MODULE_PARM_DESC(hw_i2c, "hw i2c engine enable (0 = disable)");
 283 module_param_named(hw_i2c, amdgpu_hw_i2c, int, 0444);
 284
 285 /**
 286  * DOC: pcie_gen2 (int)
 287  * To disable PCIE Gen2/3 mode (0 = disable, 1 = enable). The default is -1 (auto, enabled).
 288  */
 289 MODULE_PARM_DESC(pcie_gen2, "PCIE Gen2 mode (-1 = auto, 0 = disable, 1 = enable)");
 290 module_param_named(pcie_gen2, amdgpu_pcie_gen2, int, 0444);
 291
 292 /**
 293  * DOC: msi (int)
 294  * To disable Message Signaled Interrupts (MSI) functionality (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 295  */
 296 MODULE_PARM_DESC(msi, "MSI support (1 = enable, 0 = disable, -1 = auto)");
 297 module_param_named(msi, amdgpu_msi, int, 0444);
 298
 299 /**
 300  * DOC: lockup_timeout (string)
 301  * Set GPU scheduler timeout value in ms.
 302  *
 303  * The format can be [Non-Compute] or [GFX,Compute,SDMA,Video]. That is there can be one or
 304  * multiple values specified. 0 and negative values are invalidated. They will be adjusted
 305  * to the default timeout.
 306  *
 307  * - With one value specified, the setting will apply to all non-compute jobs.
 308  * - With multiple values specified, the first one will be for GFX.
 309  *   The second one is for Compute. The third and fourth ones are
 310  *   for SDMA and Video.
 311  *
 312  * By default(with no lockup_timeout settings), the timeout for all non-compute(GFX, SDMA and Video)
 313  * jobs is 10000. The timeout for compute is 60000.
 314  */
 315 MODULE_PARM_DESC(lockup_timeout, "GPU lockup timeout in ms (default: for bare metal 10000 for non-compute jobs and 60000 for compute jobs; "
 316                 "for passthrough or sriov, 10000 for all jobs. 0: keep default value. negative: infinity timeout), format: for bare metal [Non-Compute] or [GFX,Compute,SDMA,Video]; "
 317                 "for passthrough or sriov [all jobs] or [GFX,Compute,SDMA,Video].");
 318 module_param_string(lockup_timeout, amdgpu_lockup_timeout, sizeof(amdgpu_lockup_timeout), 0444);
 319
 320 /**
 321  * DOC: dpm (int)
 322  * Override for dynamic power management setting
 323  * (0 = disable, 1 = enable)
 324  * The default is -1 (auto).
 325  */
 326 MODULE_PARM_DESC(dpm, "DPM support (1 = enable, 0 = disable, -1 = auto)");
 327 module_param_named(dpm, amdgpu_dpm, int, 0444);
 328
 329 /**
 330  * DOC: fw_load_type (int)
 331  * Set different firmware loading type for debugging, if supported.
 332  * Set to 0 to force direct loading if supported by the ASIC.  Set
 333  * to -1 to select the default loading mode for the ASIC, as defined
 334  * by the driver.  The default is -1 (auto).
 335  */
 336 MODULE_PARM_DESC(fw_load_type, "firmware loading type (3 = rlc backdoor autoload if supported, 2 = smu load if supported, 1 = psp load, 0 = force direct if supported, -1 = auto)");
 337 module_param_named(fw_load_type, amdgpu_fw_load_type, int, 0444);
 338
 339 /**
 340  * DOC: aspm (int)
 341  * To disable ASPM (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 342  */
 343 MODULE_PARM_DESC(aspm, "ASPM support (1 = enable, 0 = disable, -1 = auto)");
 344 module_param_named(aspm, amdgpu_aspm, int, 0444);
 345
 346 /**
 347  * DOC: runpm (int)
 348  * Override for runtime power management control for dGPUs. The amdgpu driver can dynamically power down
 349  * the dGPUs when they are idle if supported. The default is -1 (auto enable).
 350  * Setting the value to 0 disables this functionality.
 351  * Setting the value to -2 is auto enabled with power down when displays are attached.
 352  */
 353 MODULE_PARM_DESC(runpm, "PX runtime pm (2 = force enable with BAMACO, 1 = force enable with BACO, 0 = disable, -1 = auto, -2 = autowith displays)");
 354 module_param_named(runpm, amdgpu_runtime_pm, int, 0444);
 355
 356 /**
 357  * DOC: ip_block_mask (uint)
 358  * Override what IP blocks are enabled on the GPU. Each GPU is a collection of IP blocks (gfx, display, video, etc.).
 359  * Use this parameter to disable specific blocks. Note that the IP blocks do not have a fixed index. Some asics may not have
 360  * some IPs or may include multiple instances of an IP so the ordering various from asic to asic. See the driver output in
 361  * the kernel log for the list of IPs on the asic. The default is 0xffffffff (enable all blocks on a device).
 362  */
 363 MODULE_PARM_DESC(ip_block_mask, "IP Block Mask (all blocks enabled (default))");
 364 module_param_named(ip_block_mask, amdgpu_ip_block_mask, uint, 0444);
 365
 366 /**
 367  * DOC: bapm (int)
 368  * Bidirectional Application Power Management (BAPM) used to dynamically share TDP between CPU and GPU. Set value 0 to disable it.
 369  * The default -1 (auto, enabled)
 370  */
 371 MODULE_PARM_DESC(bapm, "BAPM support (1 = enable, 0 = disable, -1 = auto)");
 372 module_param_named(bapm, amdgpu_bapm, int, 0444);
 373
 374 /**
 375  * DOC: deep_color (int)
 376  * Set 1 to enable Deep Color support. Only affects non-DC display handling. The default is 0 (disabled).
 377  */
 378 MODULE_PARM_DESC(deep_color, "Deep Color support (1 = enable, 0 = disable (default))");
 379 module_param_named(deep_color, amdgpu_deep_color, int, 0444);
 380
 381 /**
 382  * DOC: vm_size (int)
 383  * Override the size of the GPU's per client virtual address space in GiB.  The default is -1 (automatic for each asic).
 384  */
 385 MODULE_PARM_DESC(vm_size, "VM address space size in gigabytes (default 64GB)");
 386 module_param_named(vm_size, amdgpu_vm_size, int, 0444);
 387
 388 /**
 389  * DOC: vm_fragment_size (int)
 390  * Override VM fragment size in bits (4, 5, etc. 4 = 64K, 9 = 2M). The default is -1 (automatic for each asic).
 391  */
 392 MODULE_PARM_DESC(vm_fragment_size, "VM fragment size in bits (4, 5, etc. 4 = 64K (default), Max 9 = 2M)");
 393 module_param_named(vm_fragment_size, amdgpu_vm_fragment_size, int, 0444);
 394
 395 /**
 396  * DOC: vm_block_size (int)
 397  * Override VM page table size in bits (default depending on vm_size and hw setup). The default is -1 (automatic for each asic).
 398  */
 399 MODULE_PARM_DESC(vm_block_size, "VM page table size in bits (default depending on vm_size)");
 400 module_param_named(vm_block_size, amdgpu_vm_block_size, int, 0444);
 401
 402 /**
 403  * DOC: vm_fault_stop (int)
 404  * Stop on VM fault for debugging (0 = never, 1 = print first, 2 = always). The default is 0 (No stop).
 405  */
 406 MODULE_PARM_DESC(vm_fault_stop, "Stop on VM fault (0 = never (default), 1 = print first, 2 = always)");
 407 module_param_named(vm_fault_stop, amdgpu_vm_fault_stop, int, 0444);
 408
 409 /**
 410  * DOC: vm_debug (int)
 411  * Debug VM handling (0 = disabled, 1 = enabled). The default is 0 (Disabled).
 412  */
 413 MODULE_PARM_DESC(vm_debug, "Debug VM handling (0 = disabled (default), 1 = enabled)");
 414 module_param_named(vm_debug, amdgpu_vm_debug, int, 0644);
 415
 416 /**
 417  * DOC: vm_update_mode (int)
 418  * Override VM update mode. VM updated by using CPU (0 = never, 1 = Graphics only, 2 = Compute only, 3 = Both). The default
 419  * is -1 (Only in large BAR(LB) systems Compute VM tables will be updated by CPU, otherwise 0, never).
 420  */
 421 MODULE_PARM_DESC(vm_update_mode, "VM update using CPU (0 = never (default except for large BAR(LB)), 1 = Graphics only, 2 = Compute only (default for LB), 3 = Both");
 422 module_param_named(vm_update_mode, amdgpu_vm_update_mode, int, 0444);
 423
 424 /**
 425  * DOC: exp_hw_support (int)
 426  * Enable experimental hw support (1 = enable). The default is 0 (disabled).
 427  */
 428 MODULE_PARM_DESC(exp_hw_support, "experimental hw support (1 = enable, 0 = disable (default))");
 429 module_param_named(exp_hw_support, amdgpu_exp_hw_support, int, 0444);
 430
 431 /**
 432  * DOC: dc (int)
 433  * Disable/Enable Display Core driver for debugging (1 = enable, 0 = disable). The default is -1 (automatic for each asic).
 434  */
 435 MODULE_PARM_DESC(dc, "Display Core driver (1 = enable, 0 = disable, -1 = auto (default))");
 436 module_param_named(dc, amdgpu_dc, int, 0444);
 437
 438 /**
 439  * DOC: sched_jobs (int)
 440  * Override the max number of jobs supported in the sw queue. The default is 32.
 441  */
 442 MODULE_PARM_DESC(sched_jobs, "the max number of jobs supported in the sw queue (default 32)");
 443 module_param_named(sched_jobs, amdgpu_sched_jobs, int, 0444);
 444
 445 /**
 446  * DOC: sched_hw_submission (int)
 447  * Override the max number of HW submissions. The default is 2.
 448  */
 449 MODULE_PARM_DESC(sched_hw_submission, "the max number of HW submissions (default 2)");
 450 module_param_named(sched_hw_submission, amdgpu_sched_hw_submission, int, 0444);
 451
 452 /**
 453  * DOC: ppfeaturemask (hexint)
 454  * Override power features enabled. See enum PP_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 455  * The default is the current set of stable power features.
 456  */
 457 MODULE_PARM_DESC(ppfeaturemask, "all power features enabled (default))");
 458 module_param_named(ppfeaturemask, amdgpu_pp_feature_mask, hexint, 0444);
 459
 460 /**
 461  * DOC: forcelongtraining (uint)
 462  * Force long memory training in resume.
 463  * The default is zero, indicates short training in resume.
 464  */
 465 MODULE_PARM_DESC(forcelongtraining, "force memory long training");
 466 module_param_named(forcelongtraining, amdgpu_force_long_training, uint, 0444);
 467
 468 /**
 469  * DOC: pcie_gen_cap (uint)
 470  * Override PCIE gen speed capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 471  * The default is 0 (automatic for each asic).
 472  */
 473 MODULE_PARM_DESC(pcie_gen_cap, "PCIE Gen Caps (0: autodetect (default))");
 474 module_param_named(pcie_gen_cap, amdgpu_pcie_gen_cap, uint, 0444);
 475
 476 /**
 477  * DOC: pcie_lane_cap (uint)
 478  * Override PCIE lanes capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 479  * The default is 0 (automatic for each asic).
 480  */
 481 MODULE_PARM_DESC(pcie_lane_cap, "PCIE Lane Caps (0: autodetect (default))");
 482 module_param_named(pcie_lane_cap, amdgpu_pcie_lane_cap, uint, 0444);
 483
 484 /**
 485  * DOC: cg_mask (ullong)
 486  * Override Clockgating features enabled on GPU (0 = disable clock gating). See the AMD_CG_SUPPORT flags in
 487  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffffffffffff (all enabled).
 488  */
 489 MODULE_PARM_DESC(cg_mask, "Clockgating flags mask (0 = disable clock gating)");
 490 module_param_named(cg_mask, amdgpu_cg_mask, ullong, 0444);
 491
 492 /**
 493  * DOC: pg_mask (uint)
 494  * Override Powergating features enabled on GPU (0 = disable power gating). See the AMD_PG_SUPPORT flags in
 495  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 496  */
 497 MODULE_PARM_DESC(pg_mask, "Powergating flags mask (0 = disable power gating)");
 498 module_param_named(pg_mask, amdgpu_pg_mask, uint, 0444);
 499
 500 /**
 501  * DOC: sdma_phase_quantum (uint)
 502  * Override SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change). The default is 32.
 503  */
 504 MODULE_PARM_DESC(sdma_phase_quantum, "SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change (default 32))");
 505 module_param_named(sdma_phase_quantum, amdgpu_sdma_phase_quantum, uint, 0444);
 506
 507 /**
 508  * DOC: disable_cu (charp)
 509  * Set to disable CUs (It's set like se.sh.cu,...). The default is NULL.
 510  */
 511 MODULE_PARM_DESC(disable_cu, "Disable CUs (se.sh.cu,...)");
 512 module_param_named(disable_cu, amdgpu_disable_cu, charp, 0444);
 513
 514 /**
 515  * DOC: virtual_display (charp)
 516  * Set to enable virtual display feature. This feature provides a virtual display hardware on headless boards
 517  * or in virtualized environments. It will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x. It's the pci address of
 518  * the device, plus the number of crtcs to expose. E.g., 0000:26:00.0,4 would enable 4 virtual crtcs on the pci
 519  * device at 26:00.0. The default is NULL.
 520  */
 521 MODULE_PARM_DESC(virtual_display,
 522                  "Enable virtual display feature (the virtual_display will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x)");
 523 module_param_named(virtual_display, amdgpu_virtual_display, charp, 0444);
 524
 525 /**
 526  * DOC: lbpw (int)
 527  * Override Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 528  */
 529 MODULE_PARM_DESC(lbpw, "Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable, -1 = auto)");
 530 module_param_named(lbpw, amdgpu_lbpw, int, 0444);
 531
 532 MODULE_PARM_DESC(compute_multipipe, "Force compute queues to be spread across pipes (1 = enable, 0 = disable, -1 = auto)");
 533 module_param_named(compute_multipipe, amdgpu_compute_multipipe, int, 0444);
 534
 535 /**
 536  * DOC: gpu_recovery (int)
 537  * Set to enable GPU recovery mechanism (1 = enable, 0 = disable). The default is -1 (auto, disabled except SRIOV).
 538  */
 539 MODULE_PARM_DESC(gpu_recovery, "Enable GPU recovery mechanism, (1 = enable, 0 = disable, -1 = auto)");
 540 module_param_named(gpu_recovery, amdgpu_gpu_recovery, int, 0444);
 541
 542 /**
 543  * DOC: emu_mode (int)
 544  * Set value 1 to enable emulation mode. This is only needed when running on an emulator. The default is 0 (disabled).
 545  */
 546 MODULE_PARM_DESC(emu_mode, "Emulation mode, (1 = enable, 0 = disable)");
 547 module_param_named(emu_mode, amdgpu_emu_mode, int, 0444);
 548
 549 /**
 550  * DOC: ras_enable (int)
 551  * Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))
 552  */
 553 MODULE_PARM_DESC(ras_enable, "Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))");
 554 module_param_named(ras_enable, amdgpu_ras_enable, int, 0444);
 555
 556 /**
 557  * DOC: ras_mask (uint)
 558  * Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1
 559  * See the flags in drivers/gpu/drm/amd/amdgpu/amdgpu_ras.h
 560  */
 561 MODULE_PARM_DESC(ras_mask, "Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1");
 562 module_param_named(ras_mask, amdgpu_ras_mask, uint, 0444);
 563
 564 /**
 565  * DOC: timeout_fatal_disable (bool)
 566  * Disable Watchdog timeout fatal error event
 567  */
 568 MODULE_PARM_DESC(timeout_fatal_disable, "disable watchdog timeout fatal error (false = default)");
 569 module_param_named(timeout_fatal_disable, amdgpu_watchdog_timer.timeout_fatal_disable, bool, 0644);
 570
 571 /**
 572  * DOC: timeout_period (uint)
 573  * Modify the watchdog timeout max_cycles as (1 << period)
 574  */
 575 MODULE_PARM_DESC(timeout_period, "watchdog timeout period (0 = timeout disabled, 1 ~ 0x23 = timeout maxcycles = (1 << period)");
 576 module_param_named(timeout_period, amdgpu_watchdog_timer.period, uint, 0644);
 577
 578 /**
 579  * DOC: si_support (int)
 580  * Set SI support driver. This parameter works after set config CONFIG_DRM_AMDGPU_SI. For SI asic, when radeon driver is enabled,
 581  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 582  * otherwise using amdgpu driver.
 583  */
 584 #ifdef CONFIG_DRM_AMDGPU_SI
 585
 586 #if IS_ENABLED(CONFIG_DRM_RADEON) || IS_ENABLED(CONFIG_DRM_RADEON_MODULE)
 587 int amdgpu_si_support = 0;
 588 MODULE_PARM_DESC(si_support, "SI support (1 = enabled, 0 = disabled (default))");
 589 #else
 590 int amdgpu_si_support = 1;
 591 MODULE_PARM_DESC(si_support, "SI support (1 = enabled (default), 0 = disabled)");
 592 #endif
 593
 594 module_param_named(si_support, amdgpu_si_support, int, 0444);
 595 #endif
 596
 597 /**
 598  * DOC: cik_support (int)
 599  * Set CIK support driver. This parameter works after set config CONFIG_DRM_AMDGPU_CIK. For CIK asic, when radeon driver is enabled,
 600  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 601  * otherwise using amdgpu driver.
 602  */
 603 #ifdef CONFIG_DRM_AMDGPU_CIK
 604
 605 #if IS_ENABLED(CONFIG_DRM_RADEON) || IS_ENABLED(CONFIG_DRM_RADEON_MODULE)
 606 int amdgpu_cik_support = 0;
 607 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled, 0 = disabled (default))");
 608 #else
 609 int amdgpu_cik_support = 1;
 610 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled (default), 0 = disabled)");
 611 #endif
 612
 613 module_param_named(cik_support, amdgpu_cik_support, int, 0444);
 614 #endif
 615
 616 /**
 617  * DOC: smu_memory_pool_size (uint)
 618  * It is used to reserve gtt for smu debug usage, setting value 0 to disable it. The actual size is value * 256MiB.
 619  * E.g. 0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte. The default is 0 (disabled).
 620  */
 621 MODULE_PARM_DESC(smu_memory_pool_size,
 622         "reserve gtt for smu debug usage, 0 = disable,0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte");
 623 module_param_named(smu_memory_pool_size, amdgpu_smu_memory_pool_size, uint, 0444);
 624
 625 /**
 626  * DOC: async_gfx_ring (int)
 627  * It is used to enable gfx rings that could be configured with different prioritites or equal priorities
 628  */
 629 MODULE_PARM_DESC(async_gfx_ring,
 630         "Asynchronous GFX rings that could be configured with either different priorities (HP3D ring and LP3D ring), or equal priorities (0 = disabled, 1 = enabled (default))");
 631 module_param_named(async_gfx_ring, amdgpu_async_gfx_ring, int, 0444);
 632
 633 /**
 634  * DOC: mcbp (int)
 635  * It is used to enable mid command buffer preemption. (0 = disabled, 1 = enabled, -1 auto (default))
 636  */
 637 MODULE_PARM_DESC(mcbp,
 638         "Enable Mid-command buffer preemption (0 = disabled, 1 = enabled), -1 = auto (default)");
 639 module_param_named(mcbp, amdgpu_mcbp, int, 0444);
 640
 641 /**
 642  * DOC: discovery (int)
 643  * Allow driver to discover hardware IP information from IP Discovery table at the top of VRAM.
 644  * (-1 = auto (default), 0 = disabled, 1 = enabled, 2 = use ip_discovery table from file)
 645  */
 646 MODULE_PARM_DESC(discovery,
 647         "Allow driver to discover hardware IPs from IP Discovery table at the top of VRAM");
 648 module_param_named(discovery, amdgpu_discovery, int, 0444);
 649
 650 /**
 651  * DOC: mes (int)
 652  * Enable Micro Engine Scheduler. This is a new hw scheduling engine for gfx, sdma, and compute.
 653  * (0 = disabled (default), 1 = enabled)
 654  */
 655 MODULE_PARM_DESC(mes,
 656         "Enable Micro Engine Scheduler (0 = disabled (default), 1 = enabled)");
 657 module_param_named(mes, amdgpu_mes, int, 0444);
 658
 659 /**
 660  * DOC: mes_kiq (int)
 661  * Enable Micro Engine Scheduler KIQ. This is a new engine pipe for kiq.
 662  * (0 = disabled (default), 1 = enabled)
 663  */
 664 MODULE_PARM_DESC(mes_kiq,
 665         "Enable Micro Engine Scheduler KIQ (0 = disabled (default), 1 = enabled)");
 666 module_param_named(mes_kiq, amdgpu_mes_kiq, int, 0444);
 667
 668 /**
 669  * DOC: noretry (int)
 670  * Disable XNACK retry in the SQ by default on GFXv9 hardware. On ASICs that
 671  * do not support per-process XNACK this also disables retry page faults.
 672  * (0 = retry enabled, 1 = retry disabled, -1 auto (default))
 673  */
 674 MODULE_PARM_DESC(noretry,
 675         "Disable retry faults (0 = retry enabled, 1 = retry disabled, -1 auto (default))");
 676 module_param_named(noretry, amdgpu_noretry, int, 0644);
 677
 678 /**
 679  * DOC: force_asic_type (int)
 680  * A non negative value used to specify the asic type for all supported GPUs.
 681  */
 682 MODULE_PARM_DESC(force_asic_type,
 683         "A non negative value used to specify the asic type for all supported GPUs");
 684 module_param_named(force_asic_type, amdgpu_force_asic_type, int, 0444);
 685
 686 /**
 687  * DOC: use_xgmi_p2p (int)
 688  * Enables/disables XGMI P2P interface (0 = disable, 1 = enable).
 689  */
 690 MODULE_PARM_DESC(use_xgmi_p2p,
 691         "Enable XGMI P2P interface (0 = disable; 1 = enable (default))");
 692 module_param_named(use_xgmi_p2p, amdgpu_use_xgmi_p2p, int, 0444);
 693
 694
 695 #ifdef CONFIG_HSA_AMD
 696 /**
 697  * DOC: sched_policy (int)
 698  * Set scheduling policy. Default is HWS(hardware scheduling) with over-subscription.
 699  * Setting 1 disables over-subscription. Setting 2 disables HWS and statically
 700  * assigns queues to HQDs.
 701  */
 702 int sched_policy = KFD_SCHED_POLICY_HWS;
 703 module_param(sched_policy, int, 0444);
 704 MODULE_PARM_DESC(sched_policy,
 705         "Scheduling policy (0 = HWS (Default), 1 = HWS without over-subscription, 2 = Non-HWS (Used for debugging only)");
 706
 707 /**
 708  * DOC: hws_max_conc_proc (int)
 709  * Maximum number of processes that HWS can schedule concurrently. The maximum is the
 710  * number of VMIDs assigned to the HWS, which is also the default.
 711  */
 712 int hws_max_conc_proc = -1;
 713 module_param(hws_max_conc_proc, int, 0444);
 714 MODULE_PARM_DESC(hws_max_conc_proc,
 715         "Max # processes HWS can execute concurrently when sched_policy=0 (0 = no concurrency, #VMIDs for KFD = Maximum(default))");
 716
 717 /**
 718  * DOC: cwsr_enable (int)
 719  * CWSR(compute wave store and resume) allows the GPU to preempt shader execution in
 720  * the middle of a compute wave. Default is 1 to enable this feature. Setting 0
 721  * disables it.
 722  */
 723 int cwsr_enable = 1;
 724 module_param(cwsr_enable, int, 0444);
 725 MODULE_PARM_DESC(cwsr_enable, "CWSR enable (0 = Off, 1 = On (Default))");
 726
 727 /**
 728  * DOC: max_num_of_queues_per_device (int)
 729  * Maximum number of queues per device. Valid setting is between 1 and 4096. Default
 730  * is 4096.
 731  */
 732 int max_num_of_queues_per_device = KFD_MAX_NUM_OF_QUEUES_PER_DEVICE_DEFAULT;
 733 module_param(max_num_of_queues_per_device, int, 0444);
 734 MODULE_PARM_DESC(max_num_of_queues_per_device,
 735         "Maximum number of supported queues per device (1 = Minimum, 4096 = default)");
 736
 737 /**
 738  * DOC: send_sigterm (int)
 739  * Send sigterm to HSA process on unhandled exceptions. Default is not to send sigterm
 740  * but just print errors on dmesg. Setting 1 enables sending sigterm.
 741  */
 742 int send_sigterm;
 743 module_param(send_sigterm, int, 0444);
 744 MODULE_PARM_DESC(send_sigterm,
 745         "Send sigterm to HSA process on unhandled exception (0 = disable, 1 = enable)");
 746
 747 /**
 748  * DOC: debug_largebar (int)
 749  * Set debug_largebar as 1 to enable simulating large-bar capability on non-large bar
 750  * system. This limits the VRAM size reported to ROCm applications to the visible
 751  * size, usually 256MB.
 752  * Default value is 0, diabled.
 753  */
 754 int debug_largebar;
 755 module_param(debug_largebar, int, 0444);
 756 MODULE_PARM_DESC(debug_largebar,
 757         "Debug large-bar flag used to simulate large-bar capability on non-large bar machine (0 = disable, 1 = enable)");
 758
 759 /**
 760  * DOC: halt_if_hws_hang (int)
 761  * Halt if HWS hang is detected. Default value, 0, disables the halt on hang.
 762  * Setting 1 enables halt on hang.
 763  */
 764 int halt_if_hws_hang;
 765 module_param(halt_if_hws_hang, int, 0644);
 766 MODULE_PARM_DESC(halt_if_hws_hang, "Halt if HWS hang is detected (0 = off (default), 1 = on)");
 767
 768 /**
 769  * DOC: hws_gws_support(bool)
 770  * Assume that HWS supports GWS barriers regardless of what firmware version
 771  * check says. Default value: false (rely on MEC2 firmware version check).
 772  */
 773 bool hws_gws_support;
 774 module_param(hws_gws_support, bool, 0444);
 775 MODULE_PARM_DESC(hws_gws_support, "Assume MEC2 FW supports GWS barriers (false = rely on FW version check (Default), true = force supported)");
 776
 777 /**
 778  * DOC: queue_preemption_timeout_ms (int)
 779  * queue preemption timeout in ms (1 = Minimum, 9000 = default)
 780  */
 781 int queue_preemption_timeout_ms = 9000;
 782 module_param(queue_preemption_timeout_ms, int, 0644);
 783 MODULE_PARM_DESC(queue_preemption_timeout_ms, "queue preemption timeout in ms (1 = Minimum, 9000 = default)");
 784
 785 /**
 786  * DOC: debug_evictions(bool)
 787  * Enable extra debug messages to help determine the cause of evictions
 788  */
 789 bool debug_evictions;
 790 module_param(debug_evictions, bool, 0644);
 791 MODULE_PARM_DESC(debug_evictions, "enable eviction debug messages (false = default)");
 792
 793 /**
 794  * DOC: no_system_mem_limit(bool)
 795  * Disable system memory limit, to support multiple process shared memory
 796  */
 797 bool no_system_mem_limit;
 798 module_param(no_system_mem_limit, bool, 0644);
 799 MODULE_PARM_DESC(no_system_mem_limit, "disable system memory limit (false = default)");
 800
 801 /**
 802  * DOC: no_queue_eviction_on_vm_fault (int)
 803  * If set, process queues will not be evicted on gpuvm fault. This is to keep the wavefront context for debugging (0 = queue eviction, 1 = no queue eviction). The default is 0 (queue eviction).
 804  */
 805 int amdgpu_no_queue_eviction_on_vm_fault;
 806 MODULE_PARM_DESC(no_queue_eviction_on_vm_fault, "No queue eviction on VM fault (0 = queue eviction, 1 = no queue eviction)");
 807 module_param_named(no_queue_eviction_on_vm_fault, amdgpu_no_queue_eviction_on_vm_fault, int, 0444);
 808 #endif
 809
 810 /**
 811  * DOC: mtype_local (int)
 812  */
 813 int amdgpu_mtype_local;
 814 MODULE_PARM_DESC(mtype_local, "MTYPE for local memory (0 = MTYPE_RW (default), 1 = MTYPE_NC, 2 = MTYPE_CC)");
 815 module_param_named(mtype_local, amdgpu_mtype_local, int, 0444);
 816
 817 /**
 818  * DOC: pcie_p2p (bool)
 819  * Enable PCIe P2P (requires large-BAR). Default value: true (on)
 820  */
 821 #ifdef CONFIG_HSA_AMD_P2P
 822 bool pcie_p2p = true;
 823 module_param(pcie_p2p, bool, 0444);
 824 MODULE_PARM_DESC(pcie_p2p, "Enable PCIe P2P (requires large-BAR). (N = off, Y = on(default))");
 825 #endif
 826
 827 /**
 828  * DOC: dcfeaturemask (uint)
 829  * Override display features enabled. See enum DC_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 830  * The default is the current set of stable display features.
 831  */
 832 MODULE_PARM_DESC(dcfeaturemask, "all stable DC features enabled (default))");
 833 module_param_named(dcfeaturemask, amdgpu_dc_feature_mask, uint, 0444);
 834
 835 /**
 836  * DOC: dcdebugmask (uint)
 837  * Override display features enabled. See enum DC_DEBUG_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 838  */
 839 MODULE_PARM_DESC(dcdebugmask, "all debug options disabled (default))");
 840 module_param_named(dcdebugmask, amdgpu_dc_debug_mask, uint, 0444);
 841
 842 MODULE_PARM_DESC(visualconfirm, "Visual confirm (0 = off (default), 1 = MPO, 5 = PSR)");
 843 module_param_named(visualconfirm, amdgpu_dc_visual_confirm, uint, 0444);
 844
 845 /**
 846  * DOC: abmlevel (uint)
 847  * Override the default ABM (Adaptive Backlight Management) level used for DC
 848  * enabled hardware. Requires DMCU to be supported and loaded.
 849  * Valid levels are 0-4. A value of 0 indicates that ABM should be disabled by
 850  * default. Values 1-4 control the maximum allowable brightness reduction via
 851  * the ABM algorithm, with 1 being the least reduction and 4 being the most
 852  * reduction.
 853  *
 854  * Defaults to 0, or disabled. Userspace can still override this level later
 855  * after boot.
 856  */
 857 uint amdgpu_dm_abm_level;
 858 MODULE_PARM_DESC(abmlevel, "ABM level (0 = off (default), 1-4 = backlight reduction level) ");
 859 module_param_named(abmlevel, amdgpu_dm_abm_level, uint, 0444);
 860
 861 int amdgpu_backlight = -1;
 862 MODULE_PARM_DESC(backlight, "Backlight control (0 = pwm, 1 = aux, -1 auto (default))");
 863 module_param_named(backlight, amdgpu_backlight, bint, 0444);
 864
 865 /**
 866  * DOC: tmz (int)
 867  * Trusted Memory Zone (TMZ) is a method to protect data being written
 868  * to or read from memory.
 869  *
 870  * The default value: 0 (off).  TODO: change to auto till it is completed.
 871  */
 872 MODULE_PARM_DESC(tmz, "Enable TMZ feature (-1 = auto (default), 0 = off, 1 = on)");
 873 module_param_named(tmz, amdgpu_tmz, int, 0444);
 874
 875 /**
 876  * DOC: reset_method (int)
 877  * GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco)
 878  */
 879 MODULE_PARM_DESC(reset_method, "GPU reset method (-1 = auto (default), 0 = legacy, 1 = mode0, 2 = mode1, 3 = mode2, 4 = baco/bamaco)");
 880 module_param_named(reset_method, amdgpu_reset_method, int, 0444);
 881
 882 /**
 883  * DOC: bad_page_threshold (int) Bad page threshold is specifies the
 884  * threshold value of faulty pages detected by RAS ECC, which may
 885  * result in the GPU entering bad status when the number of total
 886  * faulty pages by ECC exceeds the threshold value.
 887  */
 888 MODULE_PARM_DESC(bad_page_threshold, "Bad page threshold(-1 = ignore threshold (default value), 0 = disable bad page retirement, -2 = driver sets threshold)");
 889 module_param_named(bad_page_threshold, amdgpu_bad_page_threshold, int, 0444);
 890
 891 MODULE_PARM_DESC(num_kcq, "number of kernel compute queue user want to setup (8 if set to greater than 8 or less than 0, only affect gfx 8+)");
 892 module_param_named(num_kcq, amdgpu_num_kcq, int, 0444);
 893
 894 /**
 895  * DOC: vcnfw_log (int)
 896  * Enable vcnfw log output for debugging, the default is disabled.
 897  */
 898 MODULE_PARM_DESC(vcnfw_log, "Enable vcnfw log(0 = disable (default value), 1 = enable)");
 899 module_param_named(vcnfw_log, amdgpu_vcnfw_log, int, 0444);
 900
 901 /**
 902  * DOC: sg_display (int)
 903  * Disable S/G (scatter/gather) display (i.e., display from system memory).
 904  * This option is only relevant on APUs.  Set this option to 0 to disable
 905  * S/G display if you experience flickering or other issues under memory
 906  * pressure and report the issue.
 907  */
 908 MODULE_PARM_DESC(sg_display, "S/G Display (-1 = auto (default), 0 = disable)");
 909 module_param_named(sg_display, amdgpu_sg_display, int, 0444);
 910
 911 /**
 912  * DOC: umsch_mm (int)
 913  * Enable Multi Media User Mode Scheduler. This is a HW scheduling engine for VCN and VPE.
 914  * (0 = disabled (default), 1 = enabled)
 915  */
 916 MODULE_PARM_DESC(umsch_mm,
 917         "Enable Multi Media User Mode Scheduler (0 = disabled (default), 1 = enabled)");
 918 module_param_named(umsch_mm, amdgpu_umsch_mm, int, 0444);
 919
 920 /**
 921  * DOC: smu_pptable_id (int)
 922  * Used to override pptable id. id = 0 use VBIOS pptable.
 923  * id > 0 use the soft pptable with specicfied id.
 924  */
 925 MODULE_PARM_DESC(smu_pptable_id,
 926         "specify pptable id to be used (-1 = auto(default) value, 0 = use pptable from vbios, > 0 = soft pptable id)");
 927 module_param_named(smu_pptable_id, amdgpu_smu_pptable_id, int, 0444);
 928
 929 /**
 930  * DOC: partition_mode (int)
 931  * Used to override the default SPX mode.
 932  */
 933 MODULE_PARM_DESC(
 934         user_partt_mode,
 935         "specify partition mode to be used (-2 = AMDGPU_AUTO_COMPUTE_PARTITION_MODE(default value) \
 936                                                 0 = AMDGPU_SPX_PARTITION_MODE, \
 937                                                 1 = AMDGPU_DPX_PARTITION_MODE, \
 938                                                 2 = AMDGPU_TPX_PARTITION_MODE, \
 939                                                 3 = AMDGPU_QPX_PARTITION_MODE, \
 940                                                 4 = AMDGPU_CPX_PARTITION_MODE)");
 941 module_param_named(user_partt_mode, amdgpu_user_partt_mode, uint, 0444);
 942
 943
 944 /**
 945  * DOC: enforce_isolation (bool)
 946  * enforce process isolation between graphics and compute via using the same reserved vmid.
 947  */
 948 module_param(enforce_isolation, bool, 0444);
 949 MODULE_PARM_DESC(enforce_isolation, "enforce process isolation between graphics and compute . enforce_isolation = on");
 950
 951 /* These devices are not supported by amdgpu.
 952  * They are supported by the mach64, r128, radeon drivers
 953  */
 954 static const u16 amdgpu_unsupported_pciidlist[] = {
 955         /* mach64 */
 956         0x4354,
 957         0x4358,
 958         0x4554,
 959         0x4742,
 960         0x4744,
 961         0x4749,
 962         0x474C,
 963         0x474D,
 964         0x474E,
 965         0x474F,
 966         0x4750,
 967         0x4751,
 968         0x4752,
 969         0x4753,
 970         0x4754,
 971         0x4755,
 972         0x4756,
 973         0x4757,
 974         0x4758,
 975         0x4759,
 976         0x475A,
 977         0x4C42,
 978         0x4C44,
 979         0x4C47,
 980         0x4C49,
 981         0x4C4D,
 982         0x4C4E,
 983         0x4C50,
 984         0x4C51,
 985         0x4C52,
 986         0x4C53,
 987         0x5654,
 988         0x5655,
 989         0x5656,
 990         /* r128 */
 991         0x4c45,
 992         0x4c46,
 993         0x4d46,
 994         0x4d4c,
 995         0x5041,
 996         0x5042,
 997         0x5043,
 998         0x5044,
 999         0x5045,
1000         0x5046,
1001         0x5047,
1002         0x5048,
1003         0x5049,
1004         0x504A,
1005         0x504B,
1006         0x504C,
1007         0x504D,
1008         0x504E,
1009         0x504F,
1010         0x5050,
1011         0x5051,
1012         0x5052,
1013         0x5053,
1014         0x5054,
1015         0x5055,
1016         0x5056,
1017         0x5057,
1018         0x5058,
1019         0x5245,
1020         0x5246,
1021         0x5247,
1022         0x524b,
1023         0x524c,
1024         0x534d,
1025         0x5446,
1026         0x544C,
1027         0x5452,
1028         /* radeon */
1029         0x3150,
1030         0x3151,
1031         0x3152,
1032         0x3154,
1033         0x3155,
1034         0x3E50,
1035         0x3E54,
1036         0x4136,
1037         0x4137,
1038         0x4144,
1039         0x4145,
1040         0x4146,
1041         0x4147,
1042         0x4148,
1043         0x4149,
1044         0x414A,
1045         0x414B,
1046         0x4150,
1047         0x4151,
1048         0x4152,
1049         0x4153,
1050         0x4154,
1051         0x4155,
1052         0x4156,
1053         0x4237,
1054         0x4242,
1055         0x4336,
1056         0x4337,
1057         0x4437,
1058         0x4966,
1059         0x4967,
1060         0x4A48,
1061         0x4A49,
1062         0x4A4A,
1063         0x4A4B,
1064         0x4A4C,
1065         0x4A4D,
1066         0x4A4E,
1067         0x4A4F,
1068         0x4A50,
1069         0x4A54,
1070         0x4B48,
1071         0x4B49,
1072         0x4B4A,
1073         0x4B4B,
1074         0x4B4C,
1075         0x4C57,
1076         0x4C58,
1077         0x4C59,
1078         0x4C5A,
1079         0x4C64,
1080         0x4C66,
1081         0x4C67,
1082         0x4E44,
1083         0x4E45,
1084         0x4E46,
1085         0x4E47,
1086         0x4E48,
1087         0x4E49,
1088         0x4E4A,
1089         0x4E4B,
1090         0x4E50,
1091         0x4E51,
1092         0x4E52,
1093         0x4E53,
1094         0x4E54,
1095         0x4E56,
1096         0x5144,
1097         0x5145,
1098         0x5146,
1099         0x5147,
1100         0x5148,
1101         0x514C,
1102         0x514D,
1103         0x5157,
1104         0x5158,
1105         0x5159,
1106         0x515A,
1107         0x515E,
1108         0x5460,
1109         0x5462,
1110         0x5464,
1111         0x5548,
1112         0x5549,
1113         0x554A,
1114         0x554B,
1115         0x554C,
1116         0x554D,
1117         0x554E,
1118         0x554F,
1119         0x5550,
1120         0x5551,
1121         0x5552,
1122         0x5554,
1123         0x564A,
1124         0x564B,
1125         0x564F,
1126         0x5652,
1127         0x5653,
1128         0x5657,
1129         0x5834,
1130         0x5835,
1131         0x5954,
1132         0x5955,
1133         0x5974,
1134         0x5975,
1135         0x5960,
1136         0x5961,
1137         0x5962,
1138         0x5964,
1139         0x5965,
1140         0x5969,
1141         0x5a41,
1142         0x5a42,
1143         0x5a61,
1144         0x5a62,
1145         0x5b60,
1146         0x5b62,
1147         0x5b63,
1148         0x5b64,
1149         0x5b65,
1150         0x5c61,
1151         0x5c63,
1152         0x5d48,
1153         0x5d49,
1154         0x5d4a,
1155         0x5d4c,
1156         0x5d4d,
1157         0x5d4e,
1158         0x5d4f,
1159         0x5d50,
1160         0x5d52,
1161         0x5d57,
1162         0x5e48,
1163         0x5e4a,
1164         0x5e4b,
1165         0x5e4c,
1166         0x5e4d,
1167         0x5e4f,
1168         0x6700,
1169         0x6701,
1170         0x6702,
1171         0x6703,
1172         0x6704,
1173         0x6705,
1174         0x6706,
1175         0x6707,
1176         0x6708,
1177         0x6709,
1178         0x6718,
1179         0x6719,
1180         0x671c,
1181         0x671d,
1182         0x671f,
1183         0x6720,
1184         0x6721,
1185         0x6722,
1186         0x6723,
1187         0x6724,
1188         0x6725,
1189         0x6726,
1190         0x6727,
1191         0x6728,
1192         0x6729,
1193         0x6738,
1194         0x6739,
1195         0x673e,
1196         0x6740,
1197         0x6741,
1198         0x6742,
1199         0x6743,
1200         0x6744,
1201         0x6745,
1202         0x6746,
1203         0x6747,
1204         0x6748,
1205         0x6749,
1206         0x674A,
1207         0x6750,
1208         0x6751,
1209         0x6758,
1210         0x6759,
1211         0x675B,
1212         0x675D,
1213         0x675F,
1214         0x6760,
1215         0x6761,
1216         0x6762,
1217         0x6763,
1218         0x6764,
1219         0x6765,
1220         0x6766,
1221         0x6767,
1222         0x6768,
1223         0x6770,
1224         0x6771,
1225         0x6772,
1226         0x6778,
1227         0x6779,
1228         0x677B,
1229         0x6840,
1230         0x6841,
1231         0x6842,
1232         0x6843,
1233         0x6849,
1234         0x684C,
1235         0x6850,
1236         0x6858,
1237         0x6859,
1238         0x6880,
1239         0x6888,
1240         0x6889,
1241         0x688A,
1242         0x688C,
1243         0x688D,
1244         0x6898,
1245         0x6899,
1246         0x689b,
1247         0x689c,
1248         0x689d,
1249         0x689e,
1250         0x68a0,
1251         0x68a1,
1252         0x68a8,
1253         0x68a9,
1254         0x68b0,
1255         0x68b8,
1256         0x68b9,
1257         0x68ba,
1258         0x68be,
1259         0x68bf,
1260         0x68c0,
1261         0x68c1,
1262         0x68c7,
1263         0x68c8,
1264         0x68c9,
1265         0x68d8,
1266         0x68d9,
1267         0x68da,
1268         0x68de,
1269         0x68e0,
1270         0x68e1,
1271         0x68e4,
1272         0x68e5,
1273         0x68e8,
1274         0x68e9,
1275         0x68f1,
1276         0x68f2,
1277         0x68f8,
1278         0x68f9,
1279         0x68fa,
1280         0x68fe,
1281         0x7100,
1282         0x7101,
1283         0x7102,
1284         0x7103,
1285         0x7104,
1286         0x7105,
1287         0x7106,
1288         0x7108,
1289         0x7109,
1290         0x710A,
1291         0x710B,
1292         0x710C,
1293         0x710E,
1294         0x710F,
1295         0x7140,
1296         0x7141,
1297         0x7142,
1298         0x7143,
1299         0x7144,
1300         0x7145,
1301         0x7146,
1302         0x7147,
1303         0x7149,
1304         0x714A,
1305         0x714B,
1306         0x714C,
1307         0x714D,
1308         0x714E,
1309         0x714F,
1310         0x7151,
1311         0x7152,
1312         0x7153,
1313         0x715E,
1314         0x715F,
1315         0x7180,
1316         0x7181,
1317         0x7183,
1318         0x7186,
1319         0x7187,
1320         0x7188,
1321         0x718A,
1322         0x718B,
1323         0x718C,
1324         0x718D,
1325         0x718F,
1326         0x7193,
1327         0x7196,
1328         0x719B,
1329         0x719F,
1330         0x71C0,
1331         0x71C1,
1332         0x71C2,
1333         0x71C3,
1334         0x71C4,
1335         0x71C5,
1336         0x71C6,
1337         0x71C7,
1338         0x71CD,
1339         0x71CE,
1340         0x71D2,
1341         0x71D4,
1342         0x71D5,
1343         0x71D6,
1344         0x71DA,
1345         0x71DE,
1346         0x7200,
1347         0x7210,
1348         0x7211,
1349         0x7240,
1350         0x7243,
1351         0x7244,
1352         0x7245,
1353         0x7246,
1354         0x7247,
1355         0x7248,
1356         0x7249,
1357         0x724A,
1358         0x724B,
1359         0x724C,
1360         0x724D,
1361         0x724E,
1362         0x724F,
1363         0x7280,
1364         0x7281,
1365         0x7283,
1366         0x7284,
1367         0x7287,
1368         0x7288,
1369         0x7289,
1370         0x728B,
1371         0x728C,
1372         0x7290,
1373         0x7291,
1374         0x7293,
1375         0x7297,
1376         0x7834,
1377         0x7835,
1378         0x791e,
1379         0x791f,
1380         0x793f,
1381         0x7941,
1382         0x7942,
1383         0x796c,
1384         0x796d,
1385         0x796e,
1386         0x796f,
1387         0x9400,
1388         0x9401,
1389         0x9402,
1390         0x9403,
1391         0x9405,
1392         0x940A,
1393         0x940B,
1394         0x940F,
1395         0x94A0,
1396         0x94A1,
1397         0x94A3,
1398         0x94B1,
1399         0x94B3,
1400         0x94B4,
1401         0x94B5,
1402         0x94B9,
1403         0x9440,
1404         0x9441,
1405         0x9442,
1406         0x9443,
1407         0x9444,
1408         0x9446,
1409         0x944A,
1410         0x944B,
1411         0x944C,
1412         0x944E,
1413         0x9450,
1414         0x9452,
1415         0x9456,
1416         0x945A,
1417         0x945B,
1418         0x945E,
1419         0x9460,
1420         0x9462,
1421         0x946A,
1422         0x946B,
1423         0x947A,
1424         0x947B,
1425         0x9480,
1426         0x9487,
1427         0x9488,
1428         0x9489,
1429         0x948A,
1430         0x948F,
1431         0x9490,
1432         0x9491,
1433         0x9495,
1434         0x9498,
1435         0x949C,
1436         0x949E,
1437         0x949F,
1438         0x94C0,
1439         0x94C1,
1440         0x94C3,
1441         0x94C4,
1442         0x94C5,
1443         0x94C6,
1444         0x94C7,
1445         0x94C8,
1446         0x94C9,
1447         0x94CB,
1448         0x94CC,
1449         0x94CD,
1450         0x9500,
1451         0x9501,
1452         0x9504,
1453         0x9505,
1454         0x9506,
1455         0x9507,
1456         0x9508,
1457         0x9509,
1458         0x950F,
1459         0x9511,
1460         0x9515,
1461         0x9517,
1462         0x9519,
1463         0x9540,
1464         0x9541,
1465         0x9542,
1466         0x954E,
1467         0x954F,
1468         0x9552,
1469         0x9553,
1470         0x9555,
1471         0x9557,
1472         0x955f,
1473         0x9580,
1474         0x9581,
1475         0x9583,
1476         0x9586,
1477         0x9587,
1478         0x9588,
1479         0x9589,
1480         0x958A,
1481         0x958B,
1482         0x958C,
1483         0x958D,
1484         0x958E,
1485         0x958F,
1486         0x9590,
1487         0x9591,
1488         0x9593,
1489         0x9595,
1490         0x9596,
1491         0x9597,
1492         0x9598,
1493         0x9599,
1494         0x959B,
1495         0x95C0,
1496         0x95C2,
1497         0x95C4,
1498         0x95C5,
1499         0x95C6,
1500         0x95C7,
1501         0x95C9,
1502         0x95CC,
1503         0x95CD,
1504         0x95CE,
1505         0x95CF,
1506         0x9610,
1507         0x9611,
1508         0x9612,
1509         0x9613,
1510         0x9614,
1511         0x9615,
1512         0x9616,
1513         0x9640,
1514         0x9641,
1515         0x9642,
1516         0x9643,
1517         0x9644,
1518         0x9645,
1519         0x9647,
1520         0x9648,
1521         0x9649,
1522         0x964a,
1523         0x964b,
1524         0x964c,
1525         0x964e,
1526         0x964f,
1527         0x9710,
1528         0x9711,
1529         0x9712,
1530         0x9713,
1531         0x9714,
1532         0x9715,
1533         0x9802,
1534         0x9803,
1535         0x9804,
1536         0x9805,
1537         0x9806,
1538         0x9807,
1539         0x9808,
1540         0x9809,
1541         0x980A,
1542         0x9900,
1543         0x9901,
1544         0x9903,
1545         0x9904,
1546         0x9905,
1547         0x9906,
1548         0x9907,
1549         0x9908,
1550         0x9909,
1551         0x990A,
1552         0x990B,
1553         0x990C,
1554         0x990D,
1555         0x990E,
1556         0x990F,
1557         0x9910,
1558         0x9913,
1559         0x9917,
1560         0x9918,
1561         0x9919,
1562         0x9990,
1563         0x9991,
1564         0x9992,
1565         0x9993,
1566         0x9994,
1567         0x9995,
1568         0x9996,
1569         0x9997,
1570         0x9998,
1571         0x9999,
1572         0x999A,
1573         0x999B,
1574         0x999C,
1575         0x999D,
1576         0x99A0,
1577         0x99A2,
1578         0x99A4,
1579         /* radeon secondary ids */
1580         0x3171,
1581         0x3e70,
1582         0x4164,
1583         0x4165,
1584         0x4166,
1585         0x4168,
1586         0x4170,
1587         0x4171,
1588         0x4172,
1589         0x4173,
1590         0x496e,
1591         0x4a69,
1592         0x4a6a,
1593         0x4a6b,
1594         0x4a70,
1595         0x4a74,
1596         0x4b69,
1597         0x4b6b,
1598         0x4b6c,
1599         0x4c6e,
1600         0x4e64,
1601         0x4e65,
1602         0x4e66,
1603         0x4e67,
1604         0x4e68,
1605         0x4e69,
1606         0x4e6a,
1607         0x4e71,
1608         0x4f73,
1609         0x5569,
1610         0x556b,
1611         0x556d,
1612         0x556f,
1613         0x5571,
1614         0x5854,
1615         0x5874,
1616         0x5940,
1617         0x5941,
1618         0x5b70,
1619         0x5b72,
1620         0x5b73,
1621         0x5b74,
1622         0x5b75,
1623         0x5d44,
1624         0x5d45,
1625         0x5d6d,
1626         0x5d6f,
1627         0x5d72,
1628         0x5d77,
1629         0x5e6b,
1630         0x5e6d,
1631         0x7120,
1632         0x7124,
1633         0x7129,
1634         0x712e,
1635         0x712f,
1636         0x7162,
1637         0x7163,
1638         0x7166,
1639         0x7167,
1640         0x7172,
1641         0x7173,
1642         0x71a0,
1643         0x71a1,
1644         0x71a3,
1645         0x71a7,
1646         0x71bb,
1647         0x71e0,
1648         0x71e1,
1649         0x71e2,
1650         0x71e6,
1651         0x71e7,
1652         0x71f2,
1653         0x7269,
1654         0x726b,
1655         0x726e,
1656         0x72a0,
1657         0x72a8,
1658         0x72b1,
1659         0x72b3,
1660         0x793f,
1661 };
1662
1663 static const struct pci_device_id pciidlist[] = {
1664 #ifdef CONFIG_DRM_AMDGPU_SI
1665         {0x1002, 0x6780, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1666         {0x1002, 0x6784, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1667         {0x1002, 0x6788, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1668         {0x1002, 0x678A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1669         {0x1002, 0x6790, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1670         {0x1002, 0x6791, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1671         {0x1002, 0x6792, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1672         {0x1002, 0x6798, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1673         {0x1002, 0x6799, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1674         {0x1002, 0x679A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1675         {0x1002, 0x679B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1676         {0x1002, 0x679E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1677         {0x1002, 0x679F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
1678         {0x1002, 0x6800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1679         {0x1002, 0x6801, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1680         {0x1002, 0x6802, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
1681         {0x1002, 0x6806, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1682         {0x1002, 0x6808, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1683         {0x1002, 0x6809, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1684         {0x1002, 0x6810, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1685         {0x1002, 0x6811, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1686         {0x1002, 0x6816, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1687         {0x1002, 0x6817, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1688         {0x1002, 0x6818, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1689         {0x1002, 0x6819, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
1690         {0x1002, 0x6600, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1691         {0x1002, 0x6601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1692         {0x1002, 0x6602, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1693         {0x1002, 0x6603, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1694         {0x1002, 0x6604, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1695         {0x1002, 0x6605, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1696         {0x1002, 0x6606, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1697         {0x1002, 0x6607, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1698         {0x1002, 0x6608, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1699         {0x1002, 0x6610, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1700         {0x1002, 0x6611, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1701         {0x1002, 0x6613, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1702         {0x1002, 0x6617, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1703         {0x1002, 0x6620, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1704         {0x1002, 0x6621, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1705         {0x1002, 0x6623, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
1706         {0x1002, 0x6631, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
1707         {0x1002, 0x6820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1708         {0x1002, 0x6821, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1709         {0x1002, 0x6822, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1710         {0x1002, 0x6823, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1711         {0x1002, 0x6824, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1712         {0x1002, 0x6825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1713         {0x1002, 0x6826, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1714         {0x1002, 0x6827, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1715         {0x1002, 0x6828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1716         {0x1002, 0x6829, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1717         {0x1002, 0x682A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1718         {0x1002, 0x682B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1719         {0x1002, 0x682C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1720         {0x1002, 0x682D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1721         {0x1002, 0x682F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1722         {0x1002, 0x6830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1723         {0x1002, 0x6831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
1724         {0x1002, 0x6835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1725         {0x1002, 0x6837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1726         {0x1002, 0x6838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1727         {0x1002, 0x6839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1728         {0x1002, 0x683B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1729         {0x1002, 0x683D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1730         {0x1002, 0x683F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
1731         {0x1002, 0x6660, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1732         {0x1002, 0x6663, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1733         {0x1002, 0x6664, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1734         {0x1002, 0x6665, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1735         {0x1002, 0x6667, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1736         {0x1002, 0x666F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
1737 #endif
1738 #ifdef CONFIG_DRM_AMDGPU_CIK
1739         /* Kaveri */
1740         {0x1002, 0x1304, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1741         {0x1002, 0x1305, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1742         {0x1002, 0x1306, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1743         {0x1002, 0x1307, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1744         {0x1002, 0x1309, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1745         {0x1002, 0x130A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1746         {0x1002, 0x130B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1747         {0x1002, 0x130C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1748         {0x1002, 0x130D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1749         {0x1002, 0x130E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1750         {0x1002, 0x130F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1751         {0x1002, 0x1310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1752         {0x1002, 0x1311, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1753         {0x1002, 0x1312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1754         {0x1002, 0x1313, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1755         {0x1002, 0x1315, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1756         {0x1002, 0x1316, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1757         {0x1002, 0x1317, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1758         {0x1002, 0x1318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
1759         {0x1002, 0x131B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1760         {0x1002, 0x131C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1761         {0x1002, 0x131D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
1762         /* Bonaire */
1763         {0x1002, 0x6640, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1764         {0x1002, 0x6641, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1765         {0x1002, 0x6646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1766         {0x1002, 0x6647, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
1767         {0x1002, 0x6649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1768         {0x1002, 0x6650, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1769         {0x1002, 0x6651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1770         {0x1002, 0x6658, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1771         {0x1002, 0x665c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1772         {0x1002, 0x665d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1773         {0x1002, 0x665f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
1774         /* Hawaii */
1775         {0x1002, 0x67A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1776         {0x1002, 0x67A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1777         {0x1002, 0x67A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1778         {0x1002, 0x67A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1779         {0x1002, 0x67A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1780         {0x1002, 0x67AA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1781         {0x1002, 0x67B0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1782         {0x1002, 0x67B1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1783         {0x1002, 0x67B8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1784         {0x1002, 0x67B9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1785         {0x1002, 0x67BA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1786         {0x1002, 0x67BE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
1787         /* Kabini */
1788         {0x1002, 0x9830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1789         {0x1002, 0x9831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1790         {0x1002, 0x9832, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1791         {0x1002, 0x9833, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1792         {0x1002, 0x9834, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1793         {0x1002, 0x9835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1794         {0x1002, 0x9836, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1795         {0x1002, 0x9837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1796         {0x1002, 0x9838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1797         {0x1002, 0x9839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1798         {0x1002, 0x983a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1799         {0x1002, 0x983b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
1800         {0x1002, 0x983c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1801         {0x1002, 0x983d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1802         {0x1002, 0x983e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1803         {0x1002, 0x983f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
1804         /* mullins */
1805         {0x1002, 0x9850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1806         {0x1002, 0x9851, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1807         {0x1002, 0x9852, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1808         {0x1002, 0x9853, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1809         {0x1002, 0x9854, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1810         {0x1002, 0x9855, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1811         {0x1002, 0x9856, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1812         {0x1002, 0x9857, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1813         {0x1002, 0x9858, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1814         {0x1002, 0x9859, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1815         {0x1002, 0x985A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1816         {0x1002, 0x985B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1817         {0x1002, 0x985C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1818         {0x1002, 0x985D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1819         {0x1002, 0x985E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1820         {0x1002, 0x985F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
1821 #endif
1822         /* topaz */
1823         {0x1002, 0x6900, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1824         {0x1002, 0x6901, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1825         {0x1002, 0x6902, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1826         {0x1002, 0x6903, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1827         {0x1002, 0x6907, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
1828         /* tonga */
1829         {0x1002, 0x6920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1830         {0x1002, 0x6921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1831         {0x1002, 0x6928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1832         {0x1002, 0x6929, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1833         {0x1002, 0x692B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1834         {0x1002, 0x692F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1835         {0x1002, 0x6930, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1836         {0x1002, 0x6938, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1837         {0x1002, 0x6939, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
1838         /* fiji */
1839         {0x1002, 0x7300, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1840         {0x1002, 0x730F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
1841         /* carrizo */
1842         {0x1002, 0x9870, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1843         {0x1002, 0x9874, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1844         {0x1002, 0x9875, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1845         {0x1002, 0x9876, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1846         {0x1002, 0x9877, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
1847         /* stoney */
1848         {0x1002, 0x98E4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_STONEY|AMD_IS_APU},
1849         /* Polaris11 */
1850         {0x1002, 0x67E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1851         {0x1002, 0x67E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1852         {0x1002, 0x67E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1853         {0x1002, 0x67EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1854         {0x1002, 0x67EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1855         {0x1002, 0x67FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1856         {0x1002, 0x67E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1857         {0x1002, 0x67E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1858         {0x1002, 0x67E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
1859         /* Polaris10 */
1860         {0x1002, 0x67C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1861         {0x1002, 0x67C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1862         {0x1002, 0x67C2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1863         {0x1002, 0x67C4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1864         {0x1002, 0x67C7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1865         {0x1002, 0x67D0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1866         {0x1002, 0x67DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1867         {0x1002, 0x67C8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1868         {0x1002, 0x67C9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1869         {0x1002, 0x67CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1870         {0x1002, 0x67CC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1871         {0x1002, 0x67CF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1872         {0x1002, 0x6FDF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
1873         /* Polaris12 */
1874         {0x1002, 0x6980, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1875         {0x1002, 0x6981, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1876         {0x1002, 0x6985, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1877         {0x1002, 0x6986, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1878         {0x1002, 0x6987, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1879         {0x1002, 0x6995, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1880         {0x1002, 0x6997, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1881         {0x1002, 0x699F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
1882         /* VEGAM */
1883         {0x1002, 0x694C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1884         {0x1002, 0x694E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1885         {0x1002, 0x694F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
1886         /* Vega 10 */
1887         {0x1002, 0x6860, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1888         {0x1002, 0x6861, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1889         {0x1002, 0x6862, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1890         {0x1002, 0x6863, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1891         {0x1002, 0x6864, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1892         {0x1002, 0x6867, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1893         {0x1002, 0x6868, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1894         {0x1002, 0x6869, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1895         {0x1002, 0x686a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1896         {0x1002, 0x686b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1897         {0x1002, 0x686c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1898         {0x1002, 0x686d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1899         {0x1002, 0x686e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1900         {0x1002, 0x686f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1901         {0x1002, 0x687f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
1902         /* Vega 12 */
1903         {0x1002, 0x69A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1904         {0x1002, 0x69A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1905         {0x1002, 0x69A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1906         {0x1002, 0x69A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1907         {0x1002, 0x69AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
1908         /* Vega 20 */
1909         {0x1002, 0x66A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1910         {0x1002, 0x66A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1911         {0x1002, 0x66A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1912         {0x1002, 0x66A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1913         {0x1002, 0x66A4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1914         {0x1002, 0x66A7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1915         {0x1002, 0x66AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
1916         /* Raven */
1917         {0x1002, 0x15dd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1918         {0x1002, 0x15d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
1919         /* Arcturus */
1920         {0x1002, 0x738C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1921         {0x1002, 0x7388, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1922         {0x1002, 0x738E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1923         {0x1002, 0x7390, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS},
1924         /* Navi10 */
1925         {0x1002, 0x7310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1926         {0x1002, 0x7312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1927         {0x1002, 0x7318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1928         {0x1002, 0x7319, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1929         {0x1002, 0x731A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1930         {0x1002, 0x731B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1931         {0x1002, 0x731E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1932         {0x1002, 0x731F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1933         /* Navi14 */
1934         {0x1002, 0x7340, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1935         {0x1002, 0x7341, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1936         {0x1002, 0x7347, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1937         {0x1002, 0x734F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1938
1939         /* Renoir */
1940         {0x1002, 0x15E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1941         {0x1002, 0x1636, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1942         {0x1002, 0x1638, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1943         {0x1002, 0x164C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1944
1945         /* Navi12 */
1946         {0x1002, 0x7360, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1947         {0x1002, 0x7362, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12},
1948
1949         /* Sienna_Cichlid */
1950         {0x1002, 0x73A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1951         {0x1002, 0x73A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1952         {0x1002, 0x73A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1953         {0x1002, 0x73A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1954         {0x1002, 0x73A5, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1955         {0x1002, 0x73A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1956         {0x1002, 0x73A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1957         {0x1002, 0x73AB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1958         {0x1002, 0x73AC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1959         {0x1002, 0x73AD, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1960         {0x1002, 0x73AE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1961         {0x1002, 0x73AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1962         {0x1002, 0x73BF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_SIENNA_CICHLID},
1963
1964         /* Yellow Carp */
1965         {0x1002, 0x164D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_YELLOW_CARP|AMD_IS_APU},
1966         {0x1002, 0x1681, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_YELLOW_CARP|AMD_IS_APU},
1967
1968         /* Navy_Flounder */
1969         {0x1002, 0x73C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1970         {0x1002, 0x73C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1971         {0x1002, 0x73C3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1972         {0x1002, 0x73DA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1973         {0x1002, 0x73DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1974         {0x1002, 0x73DC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1975         {0x1002, 0x73DD, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1976         {0x1002, 0x73DE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1977         {0x1002, 0x73DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVY_FLOUNDER},
1978
1979         /* DIMGREY_CAVEFISH */
1980         {0x1002, 0x73E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1981         {0x1002, 0x73E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1982         {0x1002, 0x73E2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1983         {0x1002, 0x73E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1984         {0x1002, 0x73E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1985         {0x1002, 0x73E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1986         {0x1002, 0x73EA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1987         {0x1002, 0x73EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1988         {0x1002, 0x73EC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1989         {0x1002, 0x73ED, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1990         {0x1002, 0x73EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1991         {0x1002, 0x73FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_DIMGREY_CAVEFISH},
1992
1993         /* Aldebaran */
1994         {0x1002, 0x7408, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
1995         {0x1002, 0x740C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
1996         {0x1002, 0x740F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
1997         {0x1002, 0x7410, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ALDEBARAN},
1998
1999         /* CYAN_SKILLFISH */
2000         {0x1002, 0x13FE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CYAN_SKILLFISH|AMD_IS_APU},
2001         {0x1002, 0x143F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CYAN_SKILLFISH|AMD_IS_APU},
2002
2003         /* BEIGE_GOBY */
2004         {0x1002, 0x7420, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2005         {0x1002, 0x7421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2006         {0x1002, 0x7422, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2007         {0x1002, 0x7423, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2008         {0x1002, 0x7424, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2009         {0x1002, 0x743F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BEIGE_GOBY},
2010
2011         { PCI_DEVICE(0x1002, PCI_ANY_ID),
2012           .class = PCI_CLASS_DISPLAY_VGA << 8,
2013           .class_mask = 0xffffff,
2014           .driver_data = CHIP_IP_DISCOVERY },
2015
2016         { PCI_DEVICE(0x1002, PCI_ANY_ID),
2017           .class = PCI_CLASS_DISPLAY_OTHER << 8,
2018           .class_mask = 0xffffff,
2019           .driver_data = CHIP_IP_DISCOVERY },
2020
2021         { PCI_DEVICE(0x1002, PCI_ANY_ID),
2022           .class = PCI_CLASS_ACCELERATOR_PROCESSING << 8,
2023           .class_mask = 0xffffff,
2024           .driver_data = CHIP_IP_DISCOVERY },
2025
2026         {0, 0, 0}
2027 };
2028
2029 MODULE_DEVICE_TABLE(pci, pciidlist);
2030
2031 static const struct drm_driver amdgpu_kms_driver;
2032
2033 static void amdgpu_get_secondary_funcs(struct amdgpu_device *adev)
2034 {
2035         struct pci_dev *p = NULL;
2036         int i;
2037
2038         /* 0 - GPU
2039          * 1 - audio
2040          * 2 - USB
2041          * 3 - UCSI
2042          */
2043         for (i = 1; i < 4; i++) {
2044                 p = pci_get_domain_bus_and_slot(pci_domain_nr(adev->pdev->bus),
2045                                                 adev->pdev->bus->number, i);
2046                 if (p) {
2047                         pm_runtime_get_sync(&p->dev);
2048                         pm_runtime_mark_last_busy(&p->dev);
2049                         pm_runtime_put_autosuspend(&p->dev);
2050                         pci_dev_put(p);
2051                 }
2052         }
2053 }
2054
2055 static int amdgpu_pci_probe(struct pci_dev *pdev,
2056                             const struct pci_device_id *ent)
2057 {
2058         struct drm_device *ddev;
2059         struct amdgpu_device *adev;
2060         unsigned long flags = ent->driver_data;
2061         int ret, retry = 0, i;
2062         bool supports_atomic = false;
2063
2064         /* skip devices which are owned by radeon */
2065         for (i = 0; i < ARRAY_SIZE(amdgpu_unsupported_pciidlist); i++) {
2066                 if (amdgpu_unsupported_pciidlist[i] == pdev->device)
2067                         return -ENODEV;
2068         }
2069
2070         if (amdgpu_aspm == -1 && !pcie_aspm_enabled(pdev))
2071                 amdgpu_aspm = 0;
2072
2073         if (amdgpu_virtual_display ||
2074             amdgpu_device_asic_has_dc_support(flags & AMD_ASIC_MASK))
2075                 supports_atomic = true;
2076
2077         if ((flags & AMD_EXP_HW_SUPPORT) && !amdgpu_exp_hw_support) {
2078                 DRM_INFO("This hardware requires experimental hardware support.\n"
2079                          "See modparam exp_hw_support\n");
2080                 return -ENODEV;
2081         }
2082         /* differentiate between P10 and P11 asics with the same DID */
2083         if (pdev->device == 0x67FF &&
2084             (pdev->revision == 0xE3 ||
2085              pdev->revision == 0xE7 ||
2086              pdev->revision == 0xF3 ||
2087              pdev->revision == 0xF7)) {
2088                 flags &= ~AMD_ASIC_MASK;
2089                 flags |= CHIP_POLARIS10;
2090         }
2091
2092         /* Due to hardware bugs, S/G Display on raven requires a 1:1 IOMMU mapping,
2093          * however, SME requires an indirect IOMMU mapping because the encryption
2094          * bit is beyond the DMA mask of the chip.
2095          */
2096         if (cc_platform_has(CC_ATTR_MEM_ENCRYPT) &&
2097             ((flags & AMD_ASIC_MASK) == CHIP_RAVEN)) {
2098                 dev_info(&pdev->dev,
2099                          "SME is not compatible with RAVEN\n");
2100                 return -ENOTSUPP;
2101         }
2102
2103 #ifdef CONFIG_DRM_AMDGPU_SI
2104         if (!amdgpu_si_support) {
2105                 switch (flags & AMD_ASIC_MASK) {
2106                 case CHIP_TAHITI:
2107                 case CHIP_PITCAIRN:
2108                 case CHIP_VERDE:
2109                 case CHIP_OLAND:
2110                 case CHIP_HAINAN:
2111                         dev_info(&pdev->dev,
2112                                  "SI support provided by radeon.\n");
2113                         dev_info(&pdev->dev,
2114                                  "Use radeon.si_support=0 amdgpu.si_support=1 to override.\n"
2115                                 );
2116                         return -ENODEV;
2117                 }
2118         }
2119 #endif
2120 #ifdef CONFIG_DRM_AMDGPU_CIK
2121         if (!amdgpu_cik_support) {
2122                 switch (flags & AMD_ASIC_MASK) {
2123                 case CHIP_KAVERI:
2124                 case CHIP_BONAIRE:
2125                 case CHIP_HAWAII:
2126                 case CHIP_KABINI:
2127                 case CHIP_MULLINS:
2128                         dev_info(&pdev->dev,
2129                                  "CIK support provided by radeon.\n");
2130                         dev_info(&pdev->dev,
2131                                  "Use radeon.cik_support=0 amdgpu.cik_support=1 to override.\n"
2132                                 );
2133                         return -ENODEV;
2134                 }
2135         }
2136 #endif
2137
2138         adev = devm_drm_dev_alloc(&pdev->dev, &amdgpu_kms_driver, typeof(*adev), ddev);
2139         if (IS_ERR(adev))
2140                 return PTR_ERR(adev);
2141
2142         adev->dev  = &pdev->dev;
2143         adev->pdev = pdev;
2144         ddev = adev_to_drm(adev);
2145
2146         if (!supports_atomic)
2147                 ddev->driver_features &= ~DRIVER_ATOMIC;
2148
2149         ret = pci_enable_device(pdev);
2150         if (ret)
2151                 return ret;
2152
2153         pci_set_drvdata(pdev, ddev);
2154
2155         ret = amdgpu_driver_load_kms(adev, flags);
2156         if (ret)
2157                 goto err_pci;
2158
2159 retry_init:
2160         ret = drm_dev_register(ddev, flags);
2161         if (ret == -EAGAIN && ++retry <= 3) {
2162                 DRM_INFO("retry init %d\n", retry);
2163                 /* Don't request EX mode too frequently which is attacking */
2164                 msleep(5000);
2165                 goto retry_init;
2166         } else if (ret) {
2167                 goto err_pci;
2168         }
2169
2170         ret = amdgpu_xcp_dev_register(adev, ent);
2171         if (ret)
2172                 goto err_pci;
2173
2174         /*
2175          * 1. don't init fbdev on hw without DCE
2176          * 2. don't init fbdev if there are no connectors
2177          */
2178         if (adev->mode_info.mode_config_initialized &&
2179             !list_empty(&adev_to_drm(adev)->mode_config.connector_list)) {
2180                 /* select 8 bpp console on low vram cards */
2181                 if (adev->gmc.real_vram_size <= (32*1024*1024))
2182                         drm_fbdev_generic_setup(adev_to_drm(adev), 8);
2183                 else
2184                         drm_fbdev_generic_setup(adev_to_drm(adev), 32);
2185         }
2186
2187         ret = amdgpu_debugfs_init(adev);
2188         if (ret)
2189                 DRM_ERROR("Creating debugfs files failed (%d).\n", ret);
2190
2191         if (adev->pm.rpm_mode != AMDGPU_RUNPM_NONE) {
2192                 /* only need to skip on ATPX */
2193                 if (amdgpu_device_supports_px(ddev))
2194                         dev_pm_set_driver_flags(ddev->dev, DPM_FLAG_NO_DIRECT_COMPLETE);
2195                 /* we want direct complete for BOCO */
2196                 if (amdgpu_device_supports_boco(ddev))
2197                         dev_pm_set_driver_flags(ddev->dev, DPM_FLAG_SMART_PREPARE |
2198                                                 DPM_FLAG_SMART_SUSPEND |
2199                                                 DPM_FLAG_MAY_SKIP_RESUME);
2200                 pm_runtime_use_autosuspend(ddev->dev);
2201                 pm_runtime_set_autosuspend_delay(ddev->dev, 5000);
2202
2203                 pm_runtime_allow(ddev->dev);
2204
2205                 pm_runtime_mark_last_busy(ddev->dev);
2206                 pm_runtime_put_autosuspend(ddev->dev);
2207
2208                 /*
2209                  * For runpm implemented via BACO, PMFW will handle the
2210                  * timing for BACO in and out:
2211                  *   - put ASIC into BACO state only when both video and
2212                  *     audio functions are in D3 state.
2213                  *   - pull ASIC out of BACO state when either video or
2214                  *     audio function is in D0 state.
2215                  * Also, at startup, PMFW assumes both functions are in
2216                  * D0 state.
2217                  *
2218                  * So if snd driver was loaded prior to amdgpu driver
2219                  * and audio function was put into D3 state, there will
2220                  * be no PMFW-aware D-state transition(D0->D3) on runpm
2221                  * suspend. Thus the BACO will be not correctly kicked in.
2222                  *
2223                  * Via amdgpu_get_secondary_funcs(), the audio dev is put
2224                  * into D0 state. Then there will be a PMFW-aware D-state
2225                  * transition(D0->D3) on runpm suspend.
2226                  */
2227                 if (amdgpu_device_supports_baco(ddev) &&
2228                     !(adev->flags & AMD_IS_APU) &&
2229                     (adev->asic_type >= CHIP_NAVI10))
2230                         amdgpu_get_secondary_funcs(adev);
2231         }
2232
2233         return 0;
2234
2235 err_pci:
2236         pci_disable_device(pdev);
2237         return ret;
2238 }
2239
2240 static void
2241 amdgpu_pci_remove(struct pci_dev *pdev)
2242 {
2243         struct drm_device *dev = pci_get_drvdata(pdev);
2244         struct amdgpu_device *adev = drm_to_adev(dev);
2245
2246         amdgpu_xcp_dev_unplug(adev);
2247         drm_dev_unplug(dev);
2248
2249         if (adev->pm.rpm_mode != AMDGPU_RUNPM_NONE) {
2250                 pm_runtime_get_sync(dev->dev);
2251                 pm_runtime_forbid(dev->dev);
2252         }
2253
2254         if (adev->ip_versions[MP1_HWIP][0] == IP_VERSION(13, 0, 2) &&
2255             !amdgpu_sriov_vf(adev)) {
2256                 bool need_to_reset_gpu = false;
2257
2258                 if (adev->gmc.xgmi.num_physical_nodes > 1) {
2259                         struct amdgpu_hive_info *hive;
2260
2261                         hive = amdgpu_get_xgmi_hive(adev);
2262                         if (hive->device_remove_count == 0)
2263                                 need_to_reset_gpu = true;
2264                         hive->device_remove_count++;
2265                         amdgpu_put_xgmi_hive(hive);
2266                 } else {
2267                         need_to_reset_gpu = true;
2268                 }
2269
2270                 /* Workaround for ASICs need to reset SMU.
2271                  * Called only when the first device is removed.
2272                  */
2273                 if (need_to_reset_gpu) {
2274                         struct amdgpu_reset_context reset_context;
2275
2276                         adev->shutdown = true;
2277                         memset(&reset_context, 0, sizeof(reset_context));
2278                         reset_context.method = AMD_RESET_METHOD_NONE;
2279                         reset_context.reset_req_dev = adev;
2280                         set_bit(AMDGPU_NEED_FULL_RESET, &reset_context.flags);
2281                         set_bit(AMDGPU_RESET_FOR_DEVICE_REMOVE, &reset_context.flags);
2282                         amdgpu_device_gpu_recover(adev, NULL, &reset_context);
2283                 }
2284         }
2285
2286         amdgpu_driver_unload_kms(dev);
2287
2288         /*
2289          * Flush any in flight DMA operations from device.
2290          * Clear the Bus Master Enable bit and then wait on the PCIe Device
2291          * StatusTransactions Pending bit.
2292          */
2293         pci_disable_device(pdev);
2294         pci_wait_for_pending_transaction(pdev);
2295 }
2296
2297 static void
2298 amdgpu_pci_shutdown(struct pci_dev *pdev)
2299 {
2300         struct drm_device *dev = pci_get_drvdata(pdev);
2301         struct amdgpu_device *adev = drm_to_adev(dev);
2302
2303         if (amdgpu_ras_intr_triggered())
2304                 return;
2305
2306         /* if we are running in a VM, make sure the device
2307          * torn down properly on reboot/shutdown.
2308          * unfortunately we can't detect certain
2309          * hypervisors so just do this all the time.
2310          */
2311         if (!amdgpu_passthrough(adev))
2312                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
2313         amdgpu_device_ip_suspend(adev);
2314         adev->mp1_state = PP_MP1_STATE_NONE;
2315 }
2316
2317 /**
2318  * amdgpu_drv_delayed_reset_work_handler - work handler for reset
2319  *
2320  * @work: work_struct.
2321  */
2322 static void amdgpu_drv_delayed_reset_work_handler(struct work_struct *work)
2323 {
2324         struct list_head device_list;
2325         struct amdgpu_device *adev;
2326         int i, r;
2327         struct amdgpu_reset_context reset_context;
2328
2329         memset(&reset_context, 0, sizeof(reset_context));
2330
2331         mutex_lock(&mgpu_info.mutex);
2332         if (mgpu_info.pending_reset == true) {
2333                 mutex_unlock(&mgpu_info.mutex);
2334                 return;
2335         }
2336         mgpu_info.pending_reset = true;
2337         mutex_unlock(&mgpu_info.mutex);
2338
2339         /* Use a common context, just need to make sure full reset is done */
2340         reset_context.method = AMD_RESET_METHOD_NONE;
2341         set_bit(AMDGPU_NEED_FULL_RESET, &reset_context.flags);
2342
2343         for (i = 0; i < mgpu_info.num_dgpu; i++) {
2344                 adev = mgpu_info.gpu_ins[i].adev;
2345                 reset_context.reset_req_dev = adev;
2346                 r = amdgpu_device_pre_asic_reset(adev, &reset_context);
2347                 if (r) {
2348                         dev_err(adev->dev, "GPU pre asic reset failed with err, %d for drm dev, %s ",
2349                                 r, adev_to_drm(adev)->unique);
2350                 }
2351                 if (!queue_work(system_unbound_wq, &adev->xgmi_reset_work))
2352                         r = -EALREADY;
2353         }
2354         for (i = 0; i < mgpu_info.num_dgpu; i++) {
2355                 adev = mgpu_info.gpu_ins[i].adev;
2356                 flush_work(&adev->xgmi_reset_work);
2357                 adev->gmc.xgmi.pending_reset = false;
2358         }
2359
2360         /* reset function will rebuild the xgmi hive info , clear it now */
2361         for (i = 0; i < mgpu_info.num_dgpu; i++)
2362                 amdgpu_xgmi_remove_device(mgpu_info.gpu_ins[i].adev);
2363
2364         INIT_LIST_HEAD(&device_list);
2365
2366         for (i = 0; i < mgpu_info.num_dgpu; i++)
2367                 list_add_tail(&mgpu_info.gpu_ins[i].adev->reset_list, &device_list);
2368
2369         /* unregister the GPU first, reset function will add them back */
2370         list_for_each_entry(adev, &device_list, reset_list)
2371                 amdgpu_unregister_gpu_instance(adev);
2372
2373         /* Use a common context, just need to make sure full reset is done */
2374         set_bit(AMDGPU_SKIP_HW_RESET, &reset_context.flags);
2375         r = amdgpu_do_asic_reset(&device_list, &reset_context);
2376
2377         if (r) {
2378                 DRM_ERROR("reinit gpus failure");
2379                 return;
2380         }
2381         for (i = 0; i < mgpu_info.num_dgpu; i++) {
2382                 adev = mgpu_info.gpu_ins[i].adev;
2383                 if (!adev->kfd.init_complete)
2384                         amdgpu_amdkfd_device_init(adev);
2385                 amdgpu_ttm_set_buffer_funcs_status(adev, true);
2386         }
2387 }
2388
2389 static int amdgpu_pmops_prepare(struct device *dev)
2390 {
2391         struct drm_device *drm_dev = dev_get_drvdata(dev);
2392         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2393
2394         /* Return a positive number here so
2395          * DPM_FLAG_SMART_SUSPEND works properly
2396          */
2397         if (amdgpu_device_supports_boco(drm_dev))
2398                 return pm_runtime_suspended(dev);
2399
2400         /* if we will not support s3 or s2i for the device
2401          *  then skip suspend
2402          */
2403         if (!amdgpu_acpi_is_s0ix_active(adev) &&
2404             !amdgpu_acpi_is_s3_active(adev))
2405                 return 1;
2406
2407         return 0;
2408 }
2409
2410 static void amdgpu_pmops_complete(struct device *dev)
2411 {
2412         /* nothing to do */
2413 }
2414
2415 static int amdgpu_pmops_suspend(struct device *dev)
2416 {
2417         struct drm_device *drm_dev = dev_get_drvdata(dev);
2418         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2419
2420         if (amdgpu_acpi_is_s0ix_active(adev))
2421                 adev->in_s0ix = true;
2422         else if (amdgpu_acpi_is_s3_active(adev))
2423                 adev->in_s3 = true;
2424         if (!adev->in_s0ix && !adev->in_s3)
2425                 return 0;
2426         return amdgpu_device_suspend(drm_dev, true);
2427 }
2428
2429 static int amdgpu_pmops_suspend_noirq(struct device *dev)
2430 {
2431         struct drm_device *drm_dev = dev_get_drvdata(dev);
2432         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2433
2434         if (amdgpu_acpi_should_gpu_reset(adev))
2435                 return amdgpu_asic_reset(adev);
2436
2437         return 0;
2438 }
2439
2440 static int amdgpu_pmops_resume(struct device *dev)
2441 {
2442         struct drm_device *drm_dev = dev_get_drvdata(dev);
2443         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2444         int r;
2445
2446         if (!adev->in_s0ix && !adev->in_s3)
2447                 return 0;
2448
2449         /* Avoids registers access if device is physically gone */
2450         if (!pci_device_is_present(adev->pdev))
2451                 adev->no_hw_access = true;
2452
2453         r = amdgpu_device_resume(drm_dev, true);
2454         if (amdgpu_acpi_is_s0ix_active(adev))
2455                 adev->in_s0ix = false;
2456         else
2457                 adev->in_s3 = false;
2458         return r;
2459 }
2460
2461 static int amdgpu_pmops_freeze(struct device *dev)
2462 {
2463         struct drm_device *drm_dev = dev_get_drvdata(dev);
2464         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2465         int r;
2466
2467         adev->in_s4 = true;
2468         r = amdgpu_device_suspend(drm_dev, true);
2469         adev->in_s4 = false;
2470         if (r)
2471                 return r;
2472
2473         if (amdgpu_acpi_should_gpu_reset(adev))
2474                 return amdgpu_asic_reset(adev);
2475         return 0;
2476 }
2477
2478 static int amdgpu_pmops_thaw(struct device *dev)
2479 {
2480         struct drm_device *drm_dev = dev_get_drvdata(dev);
2481
2482         return amdgpu_device_resume(drm_dev, true);
2483 }
2484
2485 static int amdgpu_pmops_poweroff(struct device *dev)
2486 {
2487         struct drm_device *drm_dev = dev_get_drvdata(dev);
2488
2489         return amdgpu_device_suspend(drm_dev, true);
2490 }
2491
2492 static int amdgpu_pmops_restore(struct device *dev)
2493 {
2494         struct drm_device *drm_dev = dev_get_drvdata(dev);
2495
2496         return amdgpu_device_resume(drm_dev, true);
2497 }
2498
2499 static int amdgpu_runtime_idle_check_display(struct device *dev)
2500 {
2501         struct pci_dev *pdev = to_pci_dev(dev);
2502         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2503         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2504
2505         if (adev->mode_info.num_crtc) {
2506                 struct drm_connector *list_connector;
2507                 struct drm_connector_list_iter iter;
2508                 int ret = 0;
2509
2510                 if (amdgpu_runtime_pm != -2) {
2511                         /* XXX: Return busy if any displays are connected to avoid
2512                          * possible display wakeups after runtime resume due to
2513                          * hotplug events in case any displays were connected while
2514                          * the GPU was in suspend.  Remove this once that is fixed.
2515                          */
2516                         mutex_lock(&drm_dev->mode_config.mutex);
2517                         drm_connector_list_iter_begin(drm_dev, &iter);
2518                         drm_for_each_connector_iter(list_connector, &iter) {
2519                                 if (list_connector->status == connector_status_connected) {
2520                                         ret = -EBUSY;
2521                                         break;
2522                                 }
2523                         }
2524                         drm_connector_list_iter_end(&iter);
2525                         mutex_unlock(&drm_dev->mode_config.mutex);
2526
2527                         if (ret)
2528                                 return ret;
2529                 }
2530
2531                 if (adev->dc_enabled) {
2532                         struct drm_crtc *crtc;
2533
2534                         drm_for_each_crtc(crtc, drm_dev) {
2535                                 drm_modeset_lock(&crtc->mutex, NULL);
2536                                 if (crtc->state->active)
2537                                         ret = -EBUSY;
2538                                 drm_modeset_unlock(&crtc->mutex);
2539                                 if (ret < 0)
2540                                         break;
2541                         }
2542                 } else {
2543                         mutex_lock(&drm_dev->mode_config.mutex);
2544                         drm_modeset_lock(&drm_dev->mode_config.connection_mutex, NULL);
2545
2546                         drm_connector_list_iter_begin(drm_dev, &iter);
2547                         drm_for_each_connector_iter(list_connector, &iter) {
2548                                 if (list_connector->dpms ==  DRM_MODE_DPMS_ON) {
2549                                         ret = -EBUSY;
2550                                         break;
2551                                 }
2552                         }
2553
2554                         drm_connector_list_iter_end(&iter);
2555
2556                         drm_modeset_unlock(&drm_dev->mode_config.connection_mutex);
2557                         mutex_unlock(&drm_dev->mode_config.mutex);
2558                 }
2559                 if (ret)
2560                         return ret;
2561         }
2562
2563         return 0;
2564 }
2565
2566 static int amdgpu_pmops_runtime_suspend(struct device *dev)
2567 {
2568         struct pci_dev *pdev = to_pci_dev(dev);
2569         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2570         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2571         int ret, i;
2572
2573         if (adev->pm.rpm_mode == AMDGPU_RUNPM_NONE) {
2574                 pm_runtime_forbid(dev);
2575                 return -EBUSY;
2576         }
2577
2578         ret = amdgpu_runtime_idle_check_display(dev);
2579         if (ret)
2580                 return ret;
2581
2582         /* wait for all rings to drain before suspending */
2583         for (i = 0; i < AMDGPU_MAX_RINGS; i++) {
2584                 struct amdgpu_ring *ring = adev->rings[i];
2585
2586                 if (ring && ring->sched.ready) {
2587                         ret = amdgpu_fence_wait_empty(ring);
2588                         if (ret)
2589                                 return -EBUSY;
2590                 }
2591         }
2592
2593         adev->in_runpm = true;
2594         if (amdgpu_device_supports_px(drm_dev))
2595                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
2596
2597         /*
2598          * By setting mp1_state as PP_MP1_STATE_UNLOAD, MP1 will do some
2599          * proper cleanups and put itself into a state ready for PNP. That
2600          * can address some random resuming failure observed on BOCO capable
2601          * platforms.
2602          * TODO: this may be also needed for PX capable platform.
2603          */
2604         if (amdgpu_device_supports_boco(drm_dev))
2605                 adev->mp1_state = PP_MP1_STATE_UNLOAD;
2606
2607         ret = amdgpu_device_suspend(drm_dev, false);
2608         if (ret) {
2609                 adev->in_runpm = false;
2610                 if (amdgpu_device_supports_boco(drm_dev))
2611                         adev->mp1_state = PP_MP1_STATE_NONE;
2612                 return ret;
2613         }
2614
2615         if (amdgpu_device_supports_boco(drm_dev))
2616                 adev->mp1_state = PP_MP1_STATE_NONE;
2617
2618         if (amdgpu_device_supports_px(drm_dev)) {
2619                 /* Only need to handle PCI state in the driver for ATPX
2620                  * PCI core handles it for _PR3.
2621                  */
2622                 amdgpu_device_cache_pci_state(pdev);
2623                 pci_disable_device(pdev);
2624                 pci_ignore_hotplug(pdev);
2625                 pci_set_power_state(pdev, PCI_D3cold);
2626                 drm_dev->switch_power_state = DRM_SWITCH_POWER_DYNAMIC_OFF;
2627         } else if (amdgpu_device_supports_boco(drm_dev)) {
2628                 /* nothing to do */
2629         } else if (amdgpu_device_supports_baco(drm_dev)) {
2630                 amdgpu_device_baco_enter(drm_dev);
2631         }
2632
2633         dev_dbg(&pdev->dev, "asic/device is runtime suspended\n");
2634
2635         return 0;
2636 }
2637
2638 static int amdgpu_pmops_runtime_resume(struct device *dev)
2639 {
2640         struct pci_dev *pdev = to_pci_dev(dev);
2641         struct drm_device *drm_dev = pci_get_drvdata(pdev);
2642         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2643         int ret;
2644
2645         if (adev->pm.rpm_mode == AMDGPU_RUNPM_NONE)
2646                 return -EINVAL;
2647
2648         /* Avoids registers access if device is physically gone */
2649         if (!pci_device_is_present(adev->pdev))
2650                 adev->no_hw_access = true;
2651
2652         if (amdgpu_device_supports_px(drm_dev)) {
2653                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
2654
2655                 /* Only need to handle PCI state in the driver for ATPX
2656                  * PCI core handles it for _PR3.
2657                  */
2658                 pci_set_power_state(pdev, PCI_D0);
2659                 amdgpu_device_load_pci_state(pdev);
2660                 ret = pci_enable_device(pdev);
2661                 if (ret)
2662                         return ret;
2663                 pci_set_master(pdev);
2664         } else if (amdgpu_device_supports_boco(drm_dev)) {
2665                 /* Only need to handle PCI state in the driver for ATPX
2666                  * PCI core handles it for _PR3.
2667                  */
2668                 pci_set_master(pdev);
2669         } else if (amdgpu_device_supports_baco(drm_dev)) {
2670                 amdgpu_device_baco_exit(drm_dev);
2671         }
2672         ret = amdgpu_device_resume(drm_dev, false);
2673         if (ret) {
2674                 if (amdgpu_device_supports_px(drm_dev))
2675                         pci_disable_device(pdev);
2676                 return ret;
2677         }
2678
2679         if (amdgpu_device_supports_px(drm_dev))
2680                 drm_dev->switch_power_state = DRM_SWITCH_POWER_ON;
2681         adev->in_runpm = false;
2682         return 0;
2683 }
2684
2685 static int amdgpu_pmops_runtime_idle(struct device *dev)
2686 {
2687         struct drm_device *drm_dev = dev_get_drvdata(dev);
2688         struct amdgpu_device *adev = drm_to_adev(drm_dev);
2689         /* we don't want the main rpm_idle to call suspend - we want to autosuspend */
2690         int ret = 1;
2691
2692         if (adev->pm.rpm_mode == AMDGPU_RUNPM_NONE) {
2693                 pm_runtime_forbid(dev);
2694                 return -EBUSY;
2695         }
2696
2697         ret = amdgpu_runtime_idle_check_display(dev);
2698
2699         pm_runtime_mark_last_busy(dev);
2700         pm_runtime_autosuspend(dev);
2701         return ret;
2702 }
2703
2704 long amdgpu_drm_ioctl(struct file *filp,
2705                       unsigned int cmd, unsigned long arg)
2706 {
2707         struct drm_file *file_priv = filp->private_data;
2708         struct drm_device *dev;
2709         long ret;
2710
2711         dev = file_priv->minor->dev;
2712         ret = pm_runtime_get_sync(dev->dev);
2713         if (ret < 0)
2714                 goto out;
2715
2716         ret = drm_ioctl(filp, cmd, arg);
2717
2718         pm_runtime_mark_last_busy(dev->dev);
2719 out:
2720         pm_runtime_put_autosuspend(dev->dev);
2721         return ret;
2722 }
2723
2724 static const struct dev_pm_ops amdgpu_pm_ops = {
2725         .prepare = amdgpu_pmops_prepare,
2726         .complete = amdgpu_pmops_complete,
2727         .suspend = amdgpu_pmops_suspend,
2728         .suspend_noirq = amdgpu_pmops_suspend_noirq,
2729         .resume = amdgpu_pmops_resume,
2730         .freeze = amdgpu_pmops_freeze,
2731         .thaw = amdgpu_pmops_thaw,
2732         .poweroff = amdgpu_pmops_poweroff,
2733         .restore = amdgpu_pmops_restore,
2734         .runtime_suspend = amdgpu_pmops_runtime_suspend,
2735         .runtime_resume = amdgpu_pmops_runtime_resume,
2736         .runtime_idle = amdgpu_pmops_runtime_idle,
2737 };
2738
2739 static int amdgpu_flush(struct file *f, fl_owner_t id)
2740 {
2741         struct drm_file *file_priv = f->private_data;
2742         struct amdgpu_fpriv *fpriv = file_priv->driver_priv;
2743         long timeout = MAX_WAIT_SCHED_ENTITY_Q_EMPTY;
2744
2745         timeout = amdgpu_ctx_mgr_entity_flush(&fpriv->ctx_mgr, timeout);
2746         timeout = amdgpu_vm_wait_idle(&fpriv->vm, timeout);
2747
2748         return timeout >= 0 ? 0 : timeout;
2749 }
2750
2751 static const struct file_operations amdgpu_driver_kms_fops = {
2752         .owner = THIS_MODULE,
2753         .open = drm_open,
2754         .flush = amdgpu_flush,
2755         .release = drm_release,
2756         .unlocked_ioctl = amdgpu_drm_ioctl,
2757         .mmap = drm_gem_mmap,
2758         .poll = drm_poll,
2759         .read = drm_read,
2760 #ifdef CONFIG_COMPAT
2761         .compat_ioctl = amdgpu_kms_compat_ioctl,
2762 #endif
2763 #ifdef CONFIG_PROC_FS
2764         .show_fdinfo = drm_show_fdinfo,
2765 #endif
2766 };
2767
2768 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv)
2769 {
2770         struct drm_file *file;
2771
2772         if (!filp)
2773                 return -EINVAL;
2774
2775         if (filp->f_op != &amdgpu_driver_kms_fops)
2776                 return -EINVAL;
2777
2778         file = filp->private_data;
2779         *fpriv = file->driver_priv;
2780         return 0;
2781 }
2782
2783 const struct drm_ioctl_desc amdgpu_ioctls_kms[] = {
2784         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_CREATE, amdgpu_gem_create_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2785         DRM_IOCTL_DEF_DRV(AMDGPU_CTX, amdgpu_ctx_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2786         DRM_IOCTL_DEF_DRV(AMDGPU_VM, amdgpu_vm_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2787         DRM_IOCTL_DEF_DRV(AMDGPU_SCHED, amdgpu_sched_ioctl, DRM_MASTER),
2788         DRM_IOCTL_DEF_DRV(AMDGPU_BO_LIST, amdgpu_bo_list_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2789         DRM_IOCTL_DEF_DRV(AMDGPU_FENCE_TO_HANDLE, amdgpu_cs_fence_to_handle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2790         /* KMS */
2791         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_MMAP, amdgpu_gem_mmap_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2792         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_WAIT_IDLE, amdgpu_gem_wait_idle_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2793         DRM_IOCTL_DEF_DRV(AMDGPU_CS, amdgpu_cs_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2794         DRM_IOCTL_DEF_DRV(AMDGPU_INFO, amdgpu_info_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2795         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_CS, amdgpu_cs_wait_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2796         DRM_IOCTL_DEF_DRV(AMDGPU_WAIT_FENCES, amdgpu_cs_wait_fences_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2797         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_METADATA, amdgpu_gem_metadata_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2798         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_VA, amdgpu_gem_va_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2799         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_OP, amdgpu_gem_op_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2800         DRM_IOCTL_DEF_DRV(AMDGPU_GEM_USERPTR, amdgpu_gem_userptr_ioctl, DRM_AUTH|DRM_RENDER_ALLOW),
2801 };
2802
2803 static const struct drm_driver amdgpu_kms_driver = {
2804         .driver_features =
2805             DRIVER_ATOMIC |
2806             DRIVER_GEM |
2807             DRIVER_RENDER | DRIVER_MODESET | DRIVER_SYNCOBJ |
2808             DRIVER_SYNCOBJ_TIMELINE,
2809         .open = amdgpu_driver_open_kms,
2810         .postclose = amdgpu_driver_postclose_kms,
2811         .lastclose = amdgpu_driver_lastclose_kms,
2812         .ioctls = amdgpu_ioctls_kms,
2813         .num_ioctls = ARRAY_SIZE(amdgpu_ioctls_kms),
2814         .dumb_create = amdgpu_mode_dumb_create,
2815         .dumb_map_offset = amdgpu_mode_dumb_mmap,
2816         .fops = &amdgpu_driver_kms_fops,
2817         .release = &amdgpu_driver_release_kms,
2818 #ifdef CONFIG_PROC_FS
2819         .show_fdinfo = amdgpu_show_fdinfo,
2820 #endif
2821
2822         .gem_prime_import = amdgpu_gem_prime_import,
2823
2824         .name = DRIVER_NAME,
2825         .desc = DRIVER_DESC,
2826         .date = DRIVER_DATE,
2827         .major = KMS_DRIVER_MAJOR,
2828         .minor = KMS_DRIVER_MINOR,
2829         .patchlevel = KMS_DRIVER_PATCHLEVEL,
2830 };
2831
2832 const struct drm_driver amdgpu_partition_driver = {
2833         .driver_features =
2834             DRIVER_GEM | DRIVER_RENDER | DRIVER_SYNCOBJ |
2835             DRIVER_SYNCOBJ_TIMELINE,
2836         .open = amdgpu_driver_open_kms,
2837         .postclose = amdgpu_driver_postclose_kms,
2838         .lastclose = amdgpu_driver_lastclose_kms,
2839         .ioctls = amdgpu_ioctls_kms,
2840         .num_ioctls = ARRAY_SIZE(amdgpu_ioctls_kms),
2841         .dumb_create = amdgpu_mode_dumb_create,
2842         .dumb_map_offset = amdgpu_mode_dumb_mmap,
2843         .fops = &amdgpu_driver_kms_fops,
2844         .release = &amdgpu_driver_release_kms,
2845
2846         .gem_prime_import = amdgpu_gem_prime_import,
2847
2848         .name = DRIVER_NAME,
2849         .desc = DRIVER_DESC,
2850         .date = DRIVER_DATE,
2851         .major = KMS_DRIVER_MAJOR,
2852         .minor = KMS_DRIVER_MINOR,
2853         .patchlevel = KMS_DRIVER_PATCHLEVEL,
2854 };
2855
2856 static struct pci_error_handlers amdgpu_pci_err_handler = {
2857         .error_detected = amdgpu_pci_error_detected,
2858         .mmio_enabled   = amdgpu_pci_mmio_enabled,
2859         .slot_reset     = amdgpu_pci_slot_reset,
2860         .resume         = amdgpu_pci_resume,
2861 };
2862
2863 static const struct attribute_group *amdgpu_sysfs_groups[] = {
2864         &amdgpu_vram_mgr_attr_group,
2865         &amdgpu_gtt_mgr_attr_group,
2866         &amdgpu_flash_attr_group,
2867         NULL,
2868 };
2869
2870 static struct pci_driver amdgpu_kms_pci_driver = {
2871         .name = DRIVER_NAME,
2872         .id_table = pciidlist,
2873         .probe = amdgpu_pci_probe,
2874         .remove = amdgpu_pci_remove,
2875         .shutdown = amdgpu_pci_shutdown,
2876         .driver.pm = &amdgpu_pm_ops,
2877         .err_handler = &amdgpu_pci_err_handler,
2878         .dev_groups = amdgpu_sysfs_groups,
2879 };
2880
2881 static int __init amdgpu_init(void)
2882 {
2883         int r;
2884
2885         if (drm_firmware_drivers_only())
2886                 return -EINVAL;
2887
2888         r = amdgpu_sync_init();
2889         if (r)
2890                 goto error_sync;
2891
2892         r = amdgpu_fence_slab_init();
2893         if (r)
2894                 goto error_fence;
2895
2896         DRM_INFO("amdgpu kernel modesetting enabled.\n");
2897         amdgpu_register_atpx_handler();
2898         amdgpu_acpi_detect();
2899
2900         /* Ignore KFD init failures. Normal when CONFIG_HSA_AMD is not set. */
2901         amdgpu_amdkfd_init();
2902
2903         /* let modprobe override vga console setting */
2904         return pci_register_driver(&amdgpu_kms_pci_driver);
2905
2906 error_fence:
2907         amdgpu_sync_fini();
2908
2909 error_sync:
2910         return r;
2911 }
2912
2913 static void __exit amdgpu_exit(void)
2914 {
2915         amdgpu_amdkfd_fini();
2916         pci_unregister_driver(&amdgpu_kms_pci_driver);
2917         amdgpu_unregister_atpx_handler();
2918         amdgpu_acpi_release();
2919         amdgpu_sync_fini();
2920         amdgpu_fence_slab_fini();
2921         mmu_notifier_synchronize();
2922         amdgpu_xcp_drv_release();
2923 }
2924
2925 module_init(amdgpu_init);
2926 module_exit(amdgpu_exit);
2927
2928 MODULE_AUTHOR(DRIVER_AUTHOR);
2929 MODULE_DESCRIPTION(DRIVER_DESC);
2930 MODULE_LICENSE("GPL and additional rights");