include/linux/soc/mediatek/infracfg.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 #ifndef __SOC_MEDIATEK_INFRACFG_H
   3 #define __SOC_MEDIATEK_INFRACFG_H
   4
   5 #define MT8365_INFRA_TOPAXI_PROTECTEN_STA1                              0x228
   6 #define MT8365_INFRA_TOPAXI_PROTECTEN_SET                               0x2a0
   7 #define MT8365_INFRA_TOPAXI_PROTECTEN_CLR                               0x2a4
   8 #define MT8365_INFRA_TOPAXI_PROTECTEN_MM_M0                             BIT(1)
   9 #define MT8365_INFRA_TOPAXI_PROTECTEN_MDMCU_M1                          BIT(2)
  10 #define MT8365_INFRA_TOPAXI_PROTECTEN_MMAPB_S                           BIT(6)
  11 #define MT8365_INFRA_TOPAXI_PROTECTEN_MM2INFRA_AXI_GALS_SLV_0           BIT(10)
  12 #define MT8365_INFRA_TOPAXI_PROTECTEN_MM2INFRA_AXI_GALS_SLV_1           BIT(11)
  13 #define MT8365_INFRA_TOPAXI_PROTECTEN_AP2CONN_AHB                       BIT(13)
  14 #define MT8365_INFRA_TOPAXI_PROTECTEN_CONN2INFRA_AHB                    BIT(14)
  15 #define MT8365_INFRA_TOPAXI_PROTECTEN_MFG_M0                            BIT(21)
  16 #define MT8365_INFRA_TOPAXI_PROTECTEN_INFRA2MFG                 BIT(22)
  17 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_STA1                            0x258
  18 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_SET                             0x2a8
  19 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_CLR                             0x2ac
  20 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_APU2AP                          BIT(2)
  21 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_MM2INFRA_AXI_GALS_MST_0 BIT(16)
  22 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_MM2INFRA_AXI_GALS_MST_1 BIT(17)
  23 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_CONN2INFRA_AXI_GALS_MST BIT(18)
  24 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_CAM2MM_AXI_GALS_MST             BIT(19)
  25 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_APU_CBIP_GALS_MST               BIT(20)
  26 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_INFRA2CONN_AHB_GALS_SLV BIT(21)
  27 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_PWRDNREQ_INFRA_GALS_ADB BIT(24)
  28 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_PWRDNREQ_MP1_L2C_AFIFO          BIT(27)
  29 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_AUDIO_BUS_AUDIO_M               BIT(28)
  30 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_AUDIO_BUS_DSP_M         BIT(30)
  31 #define MT8365_INFRA_TOPAXI_PROTECTEN_1_AUDIO_BUS_DSP_S         BIT(31)
  32
  33 #define MT8365_INFRA_NAO_TOPAXI_SI0_STA                                 0x0
  34 #define MT8365_INFRA_NAO_TOPAXI_SI0_CTRL_UPDATED                        BIT(24)
  35 #define MT8365_INFRA_NAO_TOPAXI_SI2_STA                                 0x28
  36 #define MT8365_INFRA_NAO_TOPAXI_SI2_CTRL_UPDATED                        BIT(14)
  37 #define MT8365_INFRA_TOPAXI_SI0_CTL                                     0x200
  38 #define MT8365_INFRA_TOPAXI_SI0_WAY_EN_MMAPB_S                          BIT(6)
  39 #define MT8365_INFRA_TOPAXI_SI2_CTL                                     0x234
  40 #define MT8365_INFRA_TOPAXI_SI2_WAY_EN_PERI_M1                          BIT(5)
  41
  42 #define MT8365_SMI_COMMON_CLAMP_EN                      0x3c0
  43 #define MT8365_SMI_COMMON_CLAMP_EN_SET                  0x3c4
  44 #define MT8365_SMI_COMMON_CLAMP_EN_CLR                  0x3c8
  45
  46 #define MT8195_TOP_AXI_PROT_EN_STA1                     0x228
  47 #define MT8195_TOP_AXI_PROT_EN_1_STA1                   0x258
  48 #define MT8195_TOP_AXI_PROT_EN_SET                      0x2a0
  49 #define MT8195_TOP_AXI_PROT_EN_CLR                      0x2a4
  50 #define MT8195_TOP_AXI_PROT_EN_1_SET                    0x2a8
  51 #define MT8195_TOP_AXI_PROT_EN_1_CLR                    0x2ac
  52 #define MT8195_TOP_AXI_PROT_EN_MM_SET                   0x2d4
  53 #define MT8195_TOP_AXI_PROT_EN_MM_CLR                   0x2d8
  54 #define MT8195_TOP_AXI_PROT_EN_MM_STA1                  0x2ec
  55 #define MT8195_TOP_AXI_PROT_EN_2_SET                    0x714
  56 #define MT8195_TOP_AXI_PROT_EN_2_CLR                    0x718
  57 #define MT8195_TOP_AXI_PROT_EN_2_STA1                   0x724
  58 #define MT8195_TOP_AXI_PROT_EN_VDNR_SET                 0xb84
  59 #define MT8195_TOP_AXI_PROT_EN_VDNR_CLR                 0xb88
  60 #define MT8195_TOP_AXI_PROT_EN_VDNR_STA1                0xb90
  61 #define MT8195_TOP_AXI_PROT_EN_VDNR_1_SET               0xba4
  62 #define MT8195_TOP_AXI_PROT_EN_VDNR_1_CLR               0xba8
  63 #define MT8195_TOP_AXI_PROT_EN_VDNR_1_STA1              0xbb0
  64 #define MT8195_TOP_AXI_PROT_EN_VDNR_2_SET               0xbb8
  65 #define MT8195_TOP_AXI_PROT_EN_VDNR_2_CLR               0xbbc
  66 #define MT8195_TOP_AXI_PROT_EN_VDNR_2_STA1              0xbc4
  67 #define MT8195_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_SET       0xbcc
  68 #define MT8195_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_CLR       0xbd0
  69 #define MT8195_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_STA1      0xbd8
  70 #define MT8195_TOP_AXI_PROT_EN_MM_2_SET                 0xdcc
  71 #define MT8195_TOP_AXI_PROT_EN_MM_2_CLR                 0xdd0
  72 #define MT8195_TOP_AXI_PROT_EN_MM_2_STA1                0xdd8
  73
  74 #define MT8195_TOP_AXI_PROT_EN_VDOSYS0                  BIT(6)
  75 #define MT8195_TOP_AXI_PROT_EN_VPPSYS0                  BIT(10)
  76 #define MT8195_TOP_AXI_PROT_EN_MFG1                     BIT(11)
  77 #define MT8195_TOP_AXI_PROT_EN_MFG1_2ND                 GENMASK(22, 21)
  78 #define MT8195_TOP_AXI_PROT_EN_VPPSYS0_2ND              BIT(23)
  79 #define MT8195_TOP_AXI_PROT_EN_1_MFG1                   GENMASK(20, 19)
  80 #define MT8195_TOP_AXI_PROT_EN_1_CAM                    BIT(22)
  81 #define MT8195_TOP_AXI_PROT_EN_2_CAM                    BIT(0)
  82 #define MT8195_TOP_AXI_PROT_EN_2_MFG1_2ND               GENMASK(6, 5)
  83 #define MT8195_TOP_AXI_PROT_EN_2_MFG1                   BIT(7)
  84 #define MT8195_TOP_AXI_PROT_EN_2_AUDIO                  (BIT(9) | BIT(11))
  85 #define MT8195_TOP_AXI_PROT_EN_2_ADSP                   (BIT(12) | GENMASK(16, 14))
  86 #define MT8195_TOP_AXI_PROT_EN_MM_CAM                   (BIT(0) | BIT(2) | BIT(4))
  87 #define MT8195_TOP_AXI_PROT_EN_MM_IPE                   BIT(1)
  88 #define MT8195_TOP_AXI_PROT_EN_MM_IMG                   BIT(3)
  89 #define MT8195_TOP_AXI_PROT_EN_MM_VDOSYS0               GENMASK(21, 17)
  90 #define MT8195_TOP_AXI_PROT_EN_MM_VPPSYS1               GENMASK(8, 5)
  91 #define MT8195_TOP_AXI_PROT_EN_MM_VENC                  (BIT(9) | BIT(11))
  92 #define MT8195_TOP_AXI_PROT_EN_MM_VENC_CORE1            (BIT(10) | BIT(12))
  93 #define MT8195_TOP_AXI_PROT_EN_MM_VDEC0                 BIT(13)
  94 #define MT8195_TOP_AXI_PROT_EN_MM_VDEC1                 BIT(14)
  95 #define MT8195_TOP_AXI_PROT_EN_MM_VDOSYS1_2ND           BIT(22)
  96 #define MT8195_TOP_AXI_PROT_EN_MM_VPPSYS1_2ND           BIT(23)
  97 #define MT8195_TOP_AXI_PROT_EN_MM_CAM_2ND               BIT(24)
  98 #define MT8195_TOP_AXI_PROT_EN_MM_IMG_2ND               BIT(25)
  99 #define MT8195_TOP_AXI_PROT_EN_MM_VENC_2ND              BIT(26)
 100 #define MT8195_TOP_AXI_PROT_EN_MM_WPESYS                BIT(27)
 101 #define MT8195_TOP_AXI_PROT_EN_MM_VDEC0_2ND             BIT(28)
 102 #define MT8195_TOP_AXI_PROT_EN_MM_VDEC1_2ND             BIT(29)
 103 #define MT8195_TOP_AXI_PROT_EN_MM_VDOSYS1               GENMASK(31, 30)
 104 #define MT8195_TOP_AXI_PROT_EN_MM_2_VPPSYS0_2ND         (GENMASK(1, 0) | BIT(4) | BIT(11))
 105 #define MT8195_TOP_AXI_PROT_EN_MM_2_VENC                BIT(2)
 106 #define MT8195_TOP_AXI_PROT_EN_MM_2_VENC_CORE1          (BIT(3) | BIT(15))
 107 #define MT8195_TOP_AXI_PROT_EN_MM_2_CAM                 (BIT(5) | BIT(17))
 108 #define MT8195_TOP_AXI_PROT_EN_MM_2_VPPSYS1             (GENMASK(7, 6) | BIT(18))
 109 #define MT8195_TOP_AXI_PROT_EN_MM_2_VPPSYS0             GENMASK(9, 8)
 110 #define MT8195_TOP_AXI_PROT_EN_MM_2_VDOSYS1             BIT(10)
 111 #define MT8195_TOP_AXI_PROT_EN_MM_2_VDEC2_2ND           BIT(12)
 112 #define MT8195_TOP_AXI_PROT_EN_MM_2_VDEC0_2ND           BIT(13)
 113 #define MT8195_TOP_AXI_PROT_EN_MM_2_WPESYS_2ND          BIT(14)
 114 #define MT8195_TOP_AXI_PROT_EN_MM_2_IPE                 BIT(16)
 115 #define MT8195_TOP_AXI_PROT_EN_MM_2_VDEC2               BIT(21)
 116 #define MT8195_TOP_AXI_PROT_EN_MM_2_VDEC0               BIT(22)
 117 #define MT8195_TOP_AXI_PROT_EN_MM_2_WPESYS              GENMASK(24, 23)
 118 #define MT8195_TOP_AXI_PROT_EN_VDNR_1_EPD_TX            BIT(1)
 119 #define MT8195_TOP_AXI_PROT_EN_VDNR_1_DP_TX             BIT(2)
 120 #define MT8195_TOP_AXI_PROT_EN_VDNR_PCIE_MAC_P0         (BIT(11) | BIT(28))
 121 #define MT8195_TOP_AXI_PROT_EN_VDNR_PCIE_MAC_P1         (BIT(12) | BIT(29))
 122 #define MT8195_TOP_AXI_PROT_EN_VDNR_1_PCIE_MAC_P0       BIT(13)
 123 #define MT8195_TOP_AXI_PROT_EN_VDNR_1_PCIE_MAC_P1       BIT(14)
 124 #define MT8195_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_MFG1      (BIT(17) | BIT(19))
 125 #define MT8195_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VPPSYS0   BIT(20)
 126 #define MT8195_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VDOSYS0   BIT(21)
 127
 128 #define MT8192_TOP_AXI_PROT_EN_STA1                     0x228
 129 #define MT8192_TOP_AXI_PROT_EN_1_STA1                   0x258
 130 #define MT8192_TOP_AXI_PROT_EN_SET                      0x2a0
 131 #define MT8192_TOP_AXI_PROT_EN_CLR                      0x2a4
 132 #define MT8192_TOP_AXI_PROT_EN_1_SET                    0x2a8
 133 #define MT8192_TOP_AXI_PROT_EN_1_CLR                    0x2ac
 134 #define MT8192_TOP_AXI_PROT_EN_MM_SET                   0x2d4
 135 #define MT8192_TOP_AXI_PROT_EN_MM_CLR                   0x2d8
 136 #define MT8192_TOP_AXI_PROT_EN_MM_STA1                  0x2ec
 137 #define MT8192_TOP_AXI_PROT_EN_2_SET                    0x714
 138 #define MT8192_TOP_AXI_PROT_EN_2_CLR                    0x718
 139 #define MT8192_TOP_AXI_PROT_EN_2_STA1                   0x724
 140 #define MT8192_TOP_AXI_PROT_EN_VDNR_SET                 0xb84
 141 #define MT8192_TOP_AXI_PROT_EN_VDNR_CLR                 0xb88
 142 #define MT8192_TOP_AXI_PROT_EN_VDNR_STA1                0xb90
 143 #define MT8192_TOP_AXI_PROT_EN_MM_2_SET                 0xdcc
 144 #define MT8192_TOP_AXI_PROT_EN_MM_2_CLR                 0xdd0
 145 #define MT8192_TOP_AXI_PROT_EN_MM_2_STA1                0xdd8
 146
 147 #define MT8192_TOP_AXI_PROT_EN_DISP                     (BIT(6) | BIT(23))
 148 #define MT8192_TOP_AXI_PROT_EN_CONN                     (BIT(13) | BIT(18))
 149 #define MT8192_TOP_AXI_PROT_EN_CONN_2ND                 BIT(14)
 150 #define MT8192_TOP_AXI_PROT_EN_MFG1                     GENMASK(22, 21)
 151 #define MT8192_TOP_AXI_PROT_EN_1_CONN                   BIT(10)
 152 #define MT8192_TOP_AXI_PROT_EN_1_MFG1                   BIT(21)
 153 #define MT8192_TOP_AXI_PROT_EN_1_CAM                    BIT(22)
 154 #define MT8192_TOP_AXI_PROT_EN_2_CAM                    BIT(0)
 155 #define MT8192_TOP_AXI_PROT_EN_2_ADSP                   BIT(3)
 156 #define MT8192_TOP_AXI_PROT_EN_2_AUDIO                  BIT(4)
 157 #define MT8192_TOP_AXI_PROT_EN_2_MFG1                   GENMASK(6, 5)
 158 #define MT8192_TOP_AXI_PROT_EN_2_MFG1_2ND               BIT(7)
 159 #define MT8192_TOP_AXI_PROT_EN_MM_CAM                   (BIT(0) | BIT(2))
 160 #define MT8192_TOP_AXI_PROT_EN_MM_DISP                  (BIT(0) | BIT(2) | \
 161                                                         BIT(10) | BIT(12) | \
 162                                                         BIT(14) | BIT(16) | \
 163                                                         BIT(24) | BIT(26))
 164 #define MT8192_TOP_AXI_PROT_EN_MM_CAM_2ND               (BIT(1) | BIT(3))
 165 #define MT8192_TOP_AXI_PROT_EN_MM_DISP_2ND              (BIT(1) | BIT(3) | \
 166                                                         BIT(15) | BIT(17) | \
 167                                                         BIT(25) | BIT(27))
 168 #define MT8192_TOP_AXI_PROT_EN_MM_ISP2                  BIT(14)
 169 #define MT8192_TOP_AXI_PROT_EN_MM_ISP2_2ND              BIT(15)
 170 #define MT8192_TOP_AXI_PROT_EN_MM_IPE                   BIT(16)
 171 #define MT8192_TOP_AXI_PROT_EN_MM_IPE_2ND               BIT(17)
 172 #define MT8192_TOP_AXI_PROT_EN_MM_VDEC                  BIT(24)
 173 #define MT8192_TOP_AXI_PROT_EN_MM_VDEC_2ND              BIT(25)
 174 #define MT8192_TOP_AXI_PROT_EN_MM_VENC                  BIT(26)
 175 #define MT8192_TOP_AXI_PROT_EN_MM_VENC_2ND              BIT(27)
 176 #define MT8192_TOP_AXI_PROT_EN_MM_2_ISP                 BIT(8)
 177 #define MT8192_TOP_AXI_PROT_EN_MM_2_DISP                (BIT(8) | BIT(12))
 178 #define MT8192_TOP_AXI_PROT_EN_MM_2_ISP_2ND             BIT(9)
 179 #define MT8192_TOP_AXI_PROT_EN_MM_2_DISP_2ND            (BIT(9) | BIT(13))
 180 #define MT8192_TOP_AXI_PROT_EN_MM_2_MDP                 BIT(12)
 181 #define MT8192_TOP_AXI_PROT_EN_MM_2_MDP_2ND             BIT(13)
 182 #define MT8192_TOP_AXI_PROT_EN_VDNR_CAM                 BIT(21)
 183
 184 #define MT8188_TOP_AXI_PROT_EN_SET                              0x2A0
 185 #define MT8188_TOP_AXI_PROT_EN_CLR                              0x2A4
 186 #define MT8188_TOP_AXI_PROT_EN_STA                              0x228
 187 #define MT8188_TOP_AXI_PROT_EN_1_SET                            0x2A8
 188 #define MT8188_TOP_AXI_PROT_EN_1_CLR                            0x2AC
 189 #define MT8188_TOP_AXI_PROT_EN_1_STA                            0x258
 190 #define MT8188_TOP_AXI_PROT_EN_2_SET                            0x714
 191 #define MT8188_TOP_AXI_PROT_EN_2_CLR                            0x718
 192 #define MT8188_TOP_AXI_PROT_EN_2_STA                            0x724
 193
 194 #define MT8188_TOP_AXI_PROT_EN_MM_SET                           0x2D4
 195 #define MT8188_TOP_AXI_PROT_EN_MM_CLR                           0x2D8
 196 #define MT8188_TOP_AXI_PROT_EN_MM_STA                           0x2EC
 197 #define MT8188_TOP_AXI_PROT_EN_MM_2_SET                         0xDCC
 198 #define MT8188_TOP_AXI_PROT_EN_MM_2_CLR                         0xDD0
 199 #define MT8188_TOP_AXI_PROT_EN_MM_2_STA                         0xDD8
 200
 201 #define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_SET                   0xB84
 202 #define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_CLR                   0xB88
 203 #define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_STA                   0xB90
 204 #define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_SET               0xBCC
 205 #define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_CLR               0xBD0
 206 #define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_STA               0xBD8
 207
 208 #define MT8188_TOP_AXI_PROT_EN_MFG1_STEP1                       BIT(11)
 209 #define MT8188_TOP_AXI_PROT_EN_2_MFG1_STEP2                     BIT(7)
 210 #define MT8188_TOP_AXI_PROT_EN_1_MFG1_STEP3                     BIT(19)
 211 #define MT8188_TOP_AXI_PROT_EN_2_MFG1_STEP4                     BIT(5)
 212 #define MT8188_TOP_AXI_PROT_EN_MFG1_STEP5                       GENMASK(22, 21)
 213 #define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_MFG1_STEP6        BIT(17)
 214
 215 #define MT8188_TOP_AXI_PROT_EN_PEXTP_MAC_P0_STEP1               BIT(2)
 216 #define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_PEXTP_MAC_P0_STEP2    (BIT(8) | BIT(18) | BIT(30))
 217 #define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_ETHER_STEP1           BIT(24)
 218 #define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_HDMI_TX_STEP1         BIT(20)
 219 #define MT8188_TOP_AXI_PROT_EN_2_ADSP_AO_STEP1                  GENMASK(31, 29)
 220 #define MT8188_TOP_AXI_PROT_EN_2_ADSP_AO_STEP2                  (GENMASK(4, 3) | BIT(28))
 221 #define MT8188_TOP_AXI_PROT_EN_2_ADSP_INFRA_STEP1               (GENMASK(16, 14) | BIT(23) | \
 222                                                                 BIT(27))
 223 #define MT8188_TOP_AXI_PROT_EN_2_ADSP_INFRA_STEP2               (GENMASK(19, 17) | GENMASK(26, 25))
 224 #define MT8188_TOP_AXI_PROT_EN_2_ADSP_STEP1                     GENMASK(11, 8)
 225 #define MT8188_TOP_AXI_PROT_EN_2_ADSP_STEP2                     GENMASK(22, 21)
 226 #define MT8188_TOP_AXI_PROT_EN_2_AUDIO_STEP1                    BIT(20)
 227 #define MT8188_TOP_AXI_PROT_EN_2_AUDIO_STEP2                    BIT(12)
 228 #define MT8188_TOP_AXI_PROT_EN_2_AUDIO_ASRC_STEP1               BIT(24)
 229 #define MT8188_TOP_AXI_PROT_EN_2_AUDIO_ASRC_STEP2               BIT(13)
 230
 231 #define MT8188_TOP_AXI_PROT_EN_VPPSYS0_STEP1                    BIT(10)
 232 #define MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS0_STEP2               GENMASK(9, 8)
 233 #define MT8188_TOP_AXI_PROT_EN_VPPSYS0_STEP3                    BIT(23)
 234 #define MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS0_STEP4               (BIT(1) | BIT(4) | BIT(11))
 235 #define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VPPSYS0_STEP5     (BIT(20))
 236 #define MT8188_TOP_AXI_PROT_EN_MM_VDOSYS0_STEP1                 (GENMASK(18, 17) | GENMASK(21, 20))
 237 #define MT8188_TOP_AXI_PROT_EN_VDOSYS0_STEP2                    BIT(6)
 238 #define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VDOSYS0_STEP3     BIT(21)
 239 #define MT8188_TOP_AXI_PROT_EN_MM_VDOSYS1_STEP1                 GENMASK(31, 30)
 240 #define MT8188_TOP_AXI_PROT_EN_MM_VDOSYS1_STEP2                 BIT(22)
 241 #define MT8188_TOP_AXI_PROT_EN_MM_2_VDOSYS1_STEP3               BIT(10)
 242 #define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_DP_TX_STEP1           BIT(23)
 243 #define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_EDP_TX_STEP1          BIT(22)
 244
 245 #define MT8188_TOP_AXI_PROT_EN_MM_VPPSYS1_STEP1                 GENMASK(6, 5)
 246 #define MT8188_TOP_AXI_PROT_EN_MM_VPPSYS1_STEP2                 BIT(23)
 247 #define MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS1_STEP3               BIT(18)
 248 #define MT8188_TOP_AXI_PROT_EN_MM_2_WPE_STEP1                   BIT(23)
 249 #define MT8188_TOP_AXI_PROT_EN_MM_2_WPE_STEP2                   BIT(21)
 250 #define MT8188_TOP_AXI_PROT_EN_MM_VDEC0_STEP1                   BIT(13)
 251 #define MT8188_TOP_AXI_PROT_EN_MM_2_VDEC0_STEP2                 BIT(13)
 252 #define MT8188_TOP_AXI_PROT_EN_MM_VDEC1_STEP1                   BIT(14)
 253 #define MT8188_TOP_AXI_PROT_EN_MM_VDEC1_STEP2                   BIT(29)
 254 #define MT8188_TOP_AXI_PROT_EN_MM_VENC_STEP1                    (BIT(9) | BIT(11))
 255 #define MT8188_TOP_AXI_PROT_EN_MM_VENC_STEP2                    BIT(26)
 256 #define MT8188_TOP_AXI_PROT_EN_MM_2_VENC_STEP3                  BIT(2)
 257 #define MT8188_TOP_AXI_PROT_EN_MM_IMG_VCORE_STEP1               (BIT(1) | BIT(3))
 258 #define MT8188_TOP_AXI_PROT_EN_MM_IMG_VCORE_STEP2               BIT(25)
 259 #define MT8188_TOP_AXI_PROT_EN_MM_2_IMG_VCORE_STEP3             BIT(16)
 260 #define MT8188_TOP_AXI_PROT_EN_MM_2_IMG_MAIN_STEP1              GENMASK(27, 26)
 261 #define MT8188_TOP_AXI_PROT_EN_MM_2_IMG_MAIN_STEP2              GENMASK(25, 24)
 262 #define MT8188_TOP_AXI_PROT_EN_MM_CAM_VCORE_STEP1               (BIT(2) | BIT(4))
 263 #define MT8188_TOP_AXI_PROT_EN_2_CAM_VCORE_STEP2                BIT(0)
 264 #define MT8188_TOP_AXI_PROT_EN_1_CAM_VCORE_STEP3                BIT(22)
 265 #define MT8188_TOP_AXI_PROT_EN_MM_CAM_VCORE_STEP4               BIT(24)
 266 #define MT8188_TOP_AXI_PROT_EN_MM_2_CAM_VCORE_STEP5             BIT(17)
 267 #define MT8188_TOP_AXI_PROT_EN_MM_2_CAM_MAIN_STEP1              GENMASK(31, 30)
 268 #define MT8188_TOP_AXI_PROT_EN_2_CAM_MAIN_STEP2                 BIT(2)
 269 #define MT8188_TOP_AXI_PROT_EN_MM_2_CAM_MAIN_STEP3              GENMASK(29, 28)
 270 #define MT8188_TOP_AXI_PROT_EN_2_CAM_MAIN_STEP4                 BIT(1)
 271
 272 #define MT8188_SMI_COMMON_CLAMP_EN_STA                          0x3C0
 273 #define MT8188_SMI_COMMON_CLAMP_EN_SET                          0x3C4
 274 #define MT8188_SMI_COMMON_CLAMP_EN_CLR                          0x3C8
 275
 276 #define MT8188_SMI_COMMON_SMI_CLAMP_DIP_TO_VDO0                 GENMASK(3, 1)
 277 #define MT8188_SMI_COMMON_SMI_CLAMP_DIP_TO_VPP1                 GENMASK(2, 1)
 278 #define MT8188_SMI_COMMON_SMI_CLAMP_IPE_TO_VPP1                 BIT(0)
 279
 280 #define MT8188_SMI_COMMON_SMI_CLAMP_CAM_SUBA_TO_VPP0            GENMASK(3, 2)
 281 #define MT8188_SMI_COMMON_SMI_CLAMP_CAM_SUBB_TO_VDO0            GENMASK(3, 2)
 282
 283 #define MT8188_SMI_LARB10_RESET_ADDR                            0xC
 284 #define MT8188_SMI_LARB11A_RESET_ADDR                           0xC
 285 #define MT8188_SMI_LARB11C_RESET_ADDR                           0xC
 286 #define MT8188_SMI_LARB12_RESET_ADDR                            0xC
 287 #define MT8188_SMI_LARB11B_RESET_ADDR                           0xC
 288 #define MT8188_SMI_LARB15_RESET_ADDR                            0xC
 289 #define MT8188_SMI_LARB16B_RESET_ADDR                           0xA0
 290 #define MT8188_SMI_LARB17B_RESET_ADDR                           0xA0
 291 #define MT8188_SMI_LARB16A_RESET_ADDR                           0xA0
 292 #define MT8188_SMI_LARB17A_RESET_ADDR                           0xA0
 293
 294 #define MT8188_SMI_LARB10_RESET                                 BIT(0)
 295 #define MT8188_SMI_LARB11A_RESET                                BIT(0)
 296 #define MT8188_SMI_LARB11C_RESET                                BIT(0)
 297 #define MT8188_SMI_LARB12_RESET                                 BIT(8)
 298 #define MT8188_SMI_LARB11B_RESET                                BIT(0)
 299 #define MT8188_SMI_LARB15_RESET                                 BIT(0)
 300 #define MT8188_SMI_LARB16B_RESET                                BIT(4)
 301 #define MT8188_SMI_LARB17B_RESET                                BIT(4)
 302 #define MT8188_SMI_LARB16A_RESET                                BIT(4)
 303 #define MT8188_SMI_LARB17A_RESET                                BIT(4)
 304
 305 #define MT8186_TOP_AXI_PROT_EN_SET                      (0x2A0)
 306 #define MT8186_TOP_AXI_PROT_EN_CLR                      (0x2A4)
 307 #define MT8186_TOP_AXI_PROT_EN_STA                      (0x228)
 308 #define MT8186_TOP_AXI_PROT_EN_1_SET                    (0x2A8)
 309 #define MT8186_TOP_AXI_PROT_EN_1_CLR                    (0x2AC)
 310 #define MT8186_TOP_AXI_PROT_EN_1_STA                    (0x258)
 311 #define MT8186_TOP_AXI_PROT_EN_2_SET                    (0x2B0)
 312 #define MT8186_TOP_AXI_PROT_EN_2_CLR                    (0x2B4)
 313 #define MT8186_TOP_AXI_PROT_EN_2_STA                    (0x26C)
 314 #define MT8186_TOP_AXI_PROT_EN_3_SET                    (0x2B8)
 315 #define MT8186_TOP_AXI_PROT_EN_3_CLR                    (0x2BC)
 316 #define MT8186_TOP_AXI_PROT_EN_3_STA                    (0x2C8)
 317
 318 /* MFG1 */
 319 #define MT8186_TOP_AXI_PROT_EN_1_MFG1_STEP1             (GENMASK(28, 27))
 320 #define MT8186_TOP_AXI_PROT_EN_MFG1_STEP2               (GENMASK(22, 21))
 321 #define MT8186_TOP_AXI_PROT_EN_MFG1_STEP3               (BIT(25))
 322 #define MT8186_TOP_AXI_PROT_EN_1_MFG1_STEP4             (BIT(29))
 323 /* DIS */
 324 #define MT8186_TOP_AXI_PROT_EN_1_DIS_STEP1              (GENMASK(12, 11))
 325 #define MT8186_TOP_AXI_PROT_EN_DIS_STEP2                (GENMASK(2, 1) | GENMASK(11, 10))
 326 /* IMG */
 327 #define MT8186_TOP_AXI_PROT_EN_1_IMG_STEP1              (BIT(23))
 328 #define MT8186_TOP_AXI_PROT_EN_1_IMG_STEP2              (BIT(15))
 329 /* IPE */
 330 #define MT8186_TOP_AXI_PROT_EN_1_IPE_STEP1              (BIT(24))
 331 #define MT8186_TOP_AXI_PROT_EN_1_IPE_STEP2              (BIT(16))
 332 /* CAM */
 333 #define MT8186_TOP_AXI_PROT_EN_1_CAM_STEP1              (GENMASK(22, 21))
 334 #define MT8186_TOP_AXI_PROT_EN_1_CAM_STEP2              (GENMASK(14, 13))
 335 /* VENC */
 336 #define MT8186_TOP_AXI_PROT_EN_1_VENC_STEP1             (BIT(31))
 337 #define MT8186_TOP_AXI_PROT_EN_1_VENC_STEP2             (BIT(19))
 338 /* VDEC */
 339 #define MT8186_TOP_AXI_PROT_EN_1_VDEC_STEP1             (BIT(30))
 340 #define MT8186_TOP_AXI_PROT_EN_1_VDEC_STEP2             (BIT(17))
 341 /* WPE */
 342 #define MT8186_TOP_AXI_PROT_EN_2_WPE_STEP1              (BIT(17))
 343 #define MT8186_TOP_AXI_PROT_EN_2_WPE_STEP2              (BIT(16))
 344 /* CONN_ON */
 345 #define MT8186_TOP_AXI_PROT_EN_1_CONN_ON_STEP1          (BIT(18))
 346 #define MT8186_TOP_AXI_PROT_EN_CONN_ON_STEP2            (BIT(14))
 347 #define MT8186_TOP_AXI_PROT_EN_CONN_ON_STEP3            (BIT(13))
 348 #define MT8186_TOP_AXI_PROT_EN_CONN_ON_STEP4            (BIT(16))
 349 /* ADSP_TOP */
 350 #define MT8186_TOP_AXI_PROT_EN_3_ADSP_TOP_STEP1         (GENMASK(12, 11))
 351 #define MT8186_TOP_AXI_PROT_EN_3_ADSP_TOP_STEP2         (GENMASK(1, 0))
 352
 353 #define MT8183_TOP_AXI_PROT_EN_STA1                     0x228
 354 #define MT8183_TOP_AXI_PROT_EN_STA1_1                   0x258
 355 #define MT8183_TOP_AXI_PROT_EN_SET                      0x2a0
 356 #define MT8183_TOP_AXI_PROT_EN_CLR                      0x2a4
 357 #define MT8183_TOP_AXI_PROT_EN_1_SET                    0x2a8
 358 #define MT8183_TOP_AXI_PROT_EN_1_CLR                    0x2ac
 359 #define MT8183_TOP_AXI_PROT_EN_MCU_SET                  0x2c4
 360 #define MT8183_TOP_AXI_PROT_EN_MCU_CLR                  0x2c8
 361 #define MT8183_TOP_AXI_PROT_EN_MCU_STA1                 0x2e4
 362 #define MT8183_TOP_AXI_PROT_EN_MM_SET                   0x2d4
 363 #define MT8183_TOP_AXI_PROT_EN_MM_CLR                   0x2d8
 364 #define MT8183_TOP_AXI_PROT_EN_MM_STA1                  0x2ec
 365
 366 #define MT8183_TOP_AXI_PROT_EN_DISP                     (BIT(10) | BIT(11))
 367 #define MT8183_TOP_AXI_PROT_EN_CONN                     (BIT(13) | BIT(14))
 368 #define MT8183_TOP_AXI_PROT_EN_MFG                      (BIT(21) | BIT(22))
 369 #define MT8183_TOP_AXI_PROT_EN_CAM                      BIT(28)
 370 #define MT8183_TOP_AXI_PROT_EN_VPU_TOP                  BIT(27)
 371 #define MT8183_TOP_AXI_PROT_EN_1_DISP                   (BIT(16) | BIT(17))
 372 #define MT8183_TOP_AXI_PROT_EN_1_MFG                    GENMASK(21, 19)
 373 #define MT8183_TOP_AXI_PROT_EN_MM_ISP                   (BIT(3) | BIT(8))
 374 #define MT8183_TOP_AXI_PROT_EN_MM_ISP_2ND               BIT(10)
 375 #define MT8183_TOP_AXI_PROT_EN_MM_CAM                   (BIT(4) | BIT(5) | \
 376                                                          BIT(9) | BIT(13))
 377 #define MT8183_TOP_AXI_PROT_EN_MM_VPU_TOP               (GENMASK(9, 6) | \
 378                                                          BIT(12))
 379 #define MT8183_TOP_AXI_PROT_EN_MM_VPU_TOP_2ND           (BIT(10) | BIT(11))
 380 #define MT8183_TOP_AXI_PROT_EN_MM_CAM_2ND               BIT(11)
 381 #define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE0_2ND        (BIT(0) | BIT(2) | \
 382                                                          BIT(4))
 383 #define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE1_2ND        (BIT(1) | BIT(3) | \
 384                                                          BIT(5))
 385 #define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE0            BIT(6)
 386 #define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE1            BIT(7)
 387
 388 #define MT8183_SMI_COMMON_CLAMP_EN                      0x3c0
 389 #define MT8183_SMI_COMMON_CLAMP_EN_SET                  0x3c4
 390 #define MT8183_SMI_COMMON_CLAMP_EN_CLR                  0x3c8
 391
 392 #define MT8183_SMI_COMMON_SMI_CLAMP_DISP                GENMASK(7, 0)
 393 #define MT8183_SMI_COMMON_SMI_CLAMP_VENC                BIT(1)
 394 #define MT8183_SMI_COMMON_SMI_CLAMP_ISP                 BIT(2)
 395 #define MT8183_SMI_COMMON_SMI_CLAMP_CAM                 (BIT(3) | BIT(4))
 396 #define MT8183_SMI_COMMON_SMI_CLAMP_VPU_TOP             (BIT(5) | BIT(6))
 397 #define MT8183_SMI_COMMON_SMI_CLAMP_VDEC                BIT(7)
 398
 399 #define MT8173_TOP_AXI_PROT_EN_MCI_M2           BIT(0)
 400 #define MT8173_TOP_AXI_PROT_EN_MM_M0            BIT(1)
 401 #define MT8173_TOP_AXI_PROT_EN_MM_M1            BIT(2)
 402 #define MT8173_TOP_AXI_PROT_EN_MMAPB_S          BIT(6)
 403 #define MT8173_TOP_AXI_PROT_EN_L2C_M2           BIT(9)
 404 #define MT8173_TOP_AXI_PROT_EN_L2SS_SMI         BIT(11)
 405 #define MT8173_TOP_AXI_PROT_EN_L2SS_ADD         BIT(12)
 406 #define MT8173_TOP_AXI_PROT_EN_CCI_M2           BIT(13)
 407 #define MT8173_TOP_AXI_PROT_EN_MFG_S            BIT(14)
 408 #define MT8173_TOP_AXI_PROT_EN_PERI_M0          BIT(15)
 409 #define MT8173_TOP_AXI_PROT_EN_PERI_M1          BIT(16)
 410 #define MT8173_TOP_AXI_PROT_EN_DEBUGSYS         BIT(17)
 411 #define MT8173_TOP_AXI_PROT_EN_CQ_DMA           BIT(18)
 412 #define MT8173_TOP_AXI_PROT_EN_GCPU             BIT(19)
 413 #define MT8173_TOP_AXI_PROT_EN_IOMMU            BIT(20)
 414 #define MT8173_TOP_AXI_PROT_EN_MFG_M0           BIT(21)
 415 #define MT8173_TOP_AXI_PROT_EN_MFG_M1           BIT(22)
 416 #define MT8173_TOP_AXI_PROT_EN_MFG_SNOOP_OUT    BIT(23)
 417
 418 #define MT8167_TOP_AXI_PROT_EN_MM_EMI           BIT(1)
 419 #define MT8167_TOP_AXI_PROT_EN_MCU_MFG          BIT(2)
 420 #define MT8167_TOP_AXI_PROT_EN_CONN_EMI         BIT(4)
 421 #define MT8167_TOP_AXI_PROT_EN_MFG_EMI          BIT(5)
 422 #define MT8167_TOP_AXI_PROT_EN_CONN_MCU         BIT(8)
 423 #define MT8167_TOP_AXI_PROT_EN_MCU_CONN         BIT(9)
 424 #define MT8167_TOP_AXI_PROT_EN_MCU_MM           BIT(11)
 425
 426 #define MT2701_TOP_AXI_PROT_EN_MM_M0            BIT(1)
 427 #define MT2701_TOP_AXI_PROT_EN_CONN_M           BIT(2)
 428 #define MT2701_TOP_AXI_PROT_EN_CONN_S           BIT(8)
 429
 430 #define MT7622_TOP_AXI_PROT_EN_ETHSYS           (BIT(3) | BIT(17))
 431 #define MT7622_TOP_AXI_PROT_EN_HIF0             (BIT(24) | BIT(25))
 432 #define MT7622_TOP_AXI_PROT_EN_HIF1             (BIT(26) | BIT(27) | \
 433                                                  BIT(28))
 434 #define MT7622_TOP_AXI_PROT_EN_WB               (BIT(2) | BIT(6) | \
 435                                                  BIT(7) | BIT(8))
 436
 437 #define MT6735_TOP_AXI_PROT_EN_CONN             (BIT(2) | BIT(8))
 438 #define MT6735_TOP_AXI_PROT_EN_MD1              (BIT(24) | BIT(25) | \
 439                                                  BIT(26) | BIT(27) | \
 440                                                  BIT(28))
 441
 442 #define INFRA_TOPAXI_PROTECTEN                  0x0220
 443 #define INFRA_TOPAXI_PROTECTSTA1                0x0228
 444 #define INFRA_TOPAXI_PROTECTEN_SET              0x0260
 445 #define INFRA_TOPAXI_PROTECTEN_CLR              0x0264
 446
 447 #define MT8192_INFRA_CTRL                       0x290
 448 #define MT8192_INFRA_CTRL_DISABLE_MFG2ACP       BIT(9)
 449
 450 #define REG_INFRA_MISC                          0xf00
 451 #define F_DDR_4GB_SUPPORT_EN                    BIT(13)
 452
 453 int mtk_infracfg_set_bus_protection(struct regmap *infracfg, u32 mask,
 454                 bool reg_update);
 455 int mtk_infracfg_clear_bus_protection(struct regmap *infracfg, u32 mask,
 456                 bool reg_update);
 457 #endif /* __SOC_MEDIATEK_INFRACFG_H */