drivers/gpu/drm/amd/display/dc/dc.h

   1 /*
   2  * Copyright 2012-14 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: AMD
  23  *
  24  */
  25
  26 #ifndef DC_INTERFACE_H_
  27 #define DC_INTERFACE_H_
  28
  29 #include "dc_types.h"
  30 #include "grph_object_defs.h"
  31 #include "logger_types.h"
  32 #if defined(CONFIG_DRM_AMD_DC_HDCP)
  33 #include "hdcp_types.h"
  34 #endif
  35 #include "gpio_types.h"
  36 #include "link_service_types.h"
  37 #include "grph_object_ctrl_defs.h"
  38 #include <inc/hw/opp.h>
  39
  40 #include "inc/hw_sequencer.h"
  41 #include "inc/compressor.h"
  42 #include "inc/hw/dmcu.h"
  43 #include "dml/display_mode_lib.h"
  44
  45 /* forward declaration */
  46 struct aux_payload;
  47 struct set_config_cmd_payload;
  48 struct dmub_notification;
  49
  50 #define DC_VER "3.2.185"
  51
  52 #define MAX_SURFACES 3
  53 #define MAX_PLANES 6
  54 #define MAX_STREAMS 6
  55 #define MAX_SINKS_PER_LINK 4
  56 #define MIN_VIEWPORT_SIZE 12
  57 #define MAX_NUM_EDP 2
  58
  59 /*******************************************************************************
  60  * Display Core Interfaces
  61  ******************************************************************************/
  62 struct dc_versions {
  63         const char *dc_ver;
  64         struct dmcu_version dmcu_version;
  65 };
  66
  67 enum dp_protocol_version {
  68         DP_VERSION_1_4,
  69 };
  70
  71 enum dc_plane_type {
  72         DC_PLANE_TYPE_INVALID,
  73         DC_PLANE_TYPE_DCE_RGB,
  74         DC_PLANE_TYPE_DCE_UNDERLAY,
  75         DC_PLANE_TYPE_DCN_UNIVERSAL,
  76 };
  77
  78 // Sizes defined as multiples of 64KB
  79 enum det_size {
  80         DET_SIZE_DEFAULT = 0,
  81         DET_SIZE_192KB = 3,
  82         DET_SIZE_256KB = 4,
  83         DET_SIZE_320KB = 5,
  84         DET_SIZE_384KB = 6
  85 };
  86
  87
  88 struct dc_plane_cap {
  89         enum dc_plane_type type;
  90         uint32_t blends_with_above : 1;
  91         uint32_t blends_with_below : 1;
  92         uint32_t per_pixel_alpha : 1;
  93         struct {
  94                 uint32_t argb8888 : 1;
  95                 uint32_t nv12 : 1;
  96                 uint32_t fp16 : 1;
  97                 uint32_t p010 : 1;
  98                 uint32_t ayuv : 1;
  99         } pixel_format_support;
 100         // max upscaling factor x1000
 101         // upscaling factors are always >= 1
 102         // for example, 1080p -> 8K is 4.0, or 4000 raw value
 103         struct {
 104                 uint32_t argb8888;
 105                 uint32_t nv12;
 106                 uint32_t fp16;
 107         } max_upscale_factor;
 108         // max downscale factor x1000
 109         // downscale factors are always <= 1
 110         // for example, 8K -> 1080p is 0.25, or 250 raw value
 111         struct {
 112                 uint32_t argb8888;
 113                 uint32_t nv12;
 114                 uint32_t fp16;
 115         } max_downscale_factor;
 116         // minimal width/height
 117         uint32_t min_width;
 118         uint32_t min_height;
 119 };
 120
 121 // Color management caps (DPP and MPC)
 122 struct rom_curve_caps {
 123         uint16_t srgb : 1;
 124         uint16_t bt2020 : 1;
 125         uint16_t gamma2_2 : 1;
 126         uint16_t pq : 1;
 127         uint16_t hlg : 1;
 128 };
 129
 130 struct dpp_color_caps {
 131         uint16_t dcn_arch : 1; // all DCE generations treated the same
 132         // input lut is different than most LUTs, just plain 256-entry lookup
 133         uint16_t input_lut_shared : 1; // shared with DGAM
 134         uint16_t icsc : 1;
 135         uint16_t dgam_ram : 1;
 136         uint16_t post_csc : 1; // before gamut remap
 137         uint16_t gamma_corr : 1;
 138
 139         // hdr_mult and gamut remap always available in DPP (in that order)
 140         // 3d lut implies shaper LUT,
 141         // it may be shared with MPC - check MPC:shared_3d_lut flag
 142         uint16_t hw_3d_lut : 1;
 143         uint16_t ogam_ram : 1; // blnd gam
 144         uint16_t ocsc : 1;
 145         uint16_t dgam_rom_for_yuv : 1;
 146         struct rom_curve_caps dgam_rom_caps;
 147         struct rom_curve_caps ogam_rom_caps;
 148 };
 149
 150 struct mpc_color_caps {
 151         uint16_t gamut_remap : 1;
 152         uint16_t ogam_ram : 1;
 153         uint16_t ocsc : 1;
 154         uint16_t num_3dluts : 3; //3d lut always assumes a preceding shaper LUT
 155         uint16_t shared_3d_lut:1; //can be in either DPP or MPC, but single instance
 156
 157         struct rom_curve_caps ogam_rom_caps;
 158 };
 159
 160 struct dc_color_caps {
 161         struct dpp_color_caps dpp;
 162         struct mpc_color_caps mpc;
 163 };
 164
 165 struct dc_caps {
 166         uint32_t max_streams;
 167         uint32_t max_links;
 168         uint32_t max_audios;
 169         uint32_t max_slave_planes;
 170         uint32_t max_slave_yuv_planes;
 171         uint32_t max_slave_rgb_planes;
 172         uint32_t max_planes;
 173         uint32_t max_downscale_ratio;
 174         uint32_t i2c_speed_in_khz;
 175         uint32_t i2c_speed_in_khz_hdcp;
 176         uint32_t dmdata_alloc_size;
 177         unsigned int max_cursor_size;
 178         unsigned int max_video_width;
 179         unsigned int min_horizontal_blanking_period;
 180         int linear_pitch_alignment;
 181         bool dcc_const_color;
 182         bool dynamic_audio;
 183         bool is_apu;
 184         bool dual_link_dvi;
 185         bool post_blend_color_processing;
 186         bool force_dp_tps4_for_cp2520;
 187         bool disable_dp_clk_share;
 188         bool psp_setup_panel_mode;
 189         bool extended_aux_timeout_support;
 190         bool dmcub_support;
 191         bool zstate_support;
 192         uint32_t num_of_internal_disp;
 193         enum dp_protocol_version max_dp_protocol_version;
 194         unsigned int mall_size_per_mem_channel;
 195         unsigned int mall_size_total;
 196         unsigned int cursor_cache_size;
 197         struct dc_plane_cap planes[MAX_PLANES];
 198         struct dc_color_caps color;
 199         bool dp_hpo;
 200         bool hdmi_frl_pcon_support;
 201         bool edp_dsc_support;
 202         bool vbios_lttpr_aware;
 203         bool vbios_lttpr_enable;
 204         uint32_t max_otg_num;
 205 };
 206
 207 struct dc_bug_wa {
 208         bool no_connect_phy_config;
 209         bool dedcn20_305_wa;
 210         bool skip_clock_update;
 211         bool lt_early_cr_pattern;
 212 };
 213
 214 struct dc_dcc_surface_param {
 215         struct dc_size surface_size;
 216         enum surface_pixel_format format;
 217         enum swizzle_mode_values swizzle_mode;
 218         enum dc_scan_direction scan;
 219 };
 220
 221 struct dc_dcc_setting {
 222         unsigned int max_compressed_blk_size;
 223         unsigned int max_uncompressed_blk_size;
 224         bool independent_64b_blks;
 225         //These bitfields to be used starting with DCN
 226         struct {
 227                 uint32_t dcc_256_64_64 : 1;//available in ASICs before DCN (the worst compression case)
 228                 uint32_t dcc_128_128_uncontrained : 1;  //available in ASICs before DCN
 229                 uint32_t dcc_256_128_128 : 1;           //available starting with DCN
 230                 uint32_t dcc_256_256_unconstrained : 1;  //available in ASICs before DCN (the best compression case)
 231         } dcc_controls;
 232 };
 233
 234 struct dc_surface_dcc_cap {
 235         union {
 236                 struct {
 237                         struct dc_dcc_setting rgb;
 238                 } grph;
 239
 240                 struct {
 241                         struct dc_dcc_setting luma;
 242                         struct dc_dcc_setting chroma;
 243                 } video;
 244         };
 245
 246         bool capable;
 247         bool const_color_support;
 248 };
 249
 250 struct dc_static_screen_params {
 251         struct {
 252                 bool force_trigger;
 253                 bool cursor_update;
 254                 bool surface_update;
 255                 bool overlay_update;
 256         } triggers;
 257         unsigned int num_frames;
 258 };
 259
 260
 261 /* Surface update type is used by dc_update_surfaces_and_stream
 262  * The update type is determined at the very beginning of the function based
 263  * on parameters passed in and decides how much programming (or updating) is
 264  * going to be done during the call.
 265  *
 266  * UPDATE_TYPE_FAST is used for really fast updates that do not require much
 267  * logical calculations or hardware register programming. This update MUST be
 268  * ISR safe on windows. Currently fast update will only be used to flip surface
 269  * address.
 270  *
 271  * UPDATE_TYPE_MED is used for slower updates which require significant hw
 272  * re-programming however do not affect bandwidth consumption or clock
 273  * requirements. At present, this is the level at which front end updates
 274  * that do not require us to run bw_calcs happen. These are in/out transfer func
 275  * updates, viewport offset changes, recout size changes and pixel depth changes.
 276  * This update can be done at ISR, but we want to minimize how often this happens.
 277  *
 278  * UPDATE_TYPE_FULL is slow. Really slow. This requires us to recalculate our
 279  * bandwidth and clocks, possibly rearrange some pipes and reprogram anything front
 280  * end related. Any time viewport dimensions, recout dimensions, scaling ratios or
 281  * gamma need to be adjusted or pipe needs to be turned on (or disconnected) we do
 282  * a full update. This cannot be done at ISR level and should be a rare event.
 283  * Unless someone is stress testing mpo enter/exit, playing with colour or adjusting
 284  * underscan we don't expect to see this call at all.
 285  */
 286
 287 enum surface_update_type {
 288         UPDATE_TYPE_FAST, /* super fast, safe to execute in isr */
 289         UPDATE_TYPE_MED,  /* ISR safe, most of programming needed, no bw/clk change*/
 290         UPDATE_TYPE_FULL, /* may need to shuffle resources */
 291 };
 292
 293 /* Forward declaration*/
 294 struct dc;
 295 struct dc_plane_state;
 296 struct dc_state;
 297
 298
 299 struct dc_cap_funcs {
 300         bool (*get_dcc_compression_cap)(const struct dc *dc,
 301                         const struct dc_dcc_surface_param *input,
 302                         struct dc_surface_dcc_cap *output);
 303 };
 304
 305 struct link_training_settings;
 306
 307 union allow_lttpr_non_transparent_mode {
 308         struct {
 309                 bool DP1_4A : 1;
 310                 bool DP2_0 : 1;
 311         } bits;
 312         unsigned char raw;
 313 };
 314
 315 /* Structure to hold configuration flags set by dm at dc creation. */
 316 struct dc_config {
 317         bool gpu_vm_support;
 318         bool disable_disp_pll_sharing;
 319         bool fbc_support;
 320         bool disable_fractional_pwm;
 321         bool allow_seamless_boot_optimization;
 322         bool seamless_boot_edp_requested;
 323         bool edp_not_connected;
 324         bool edp_no_power_sequencing;
 325         bool force_enum_edp;
 326         bool forced_clocks;
 327         union allow_lttpr_non_transparent_mode allow_lttpr_non_transparent_mode;
 328         bool multi_mon_pp_mclk_switch;
 329         bool disable_dmcu;
 330         bool enable_4to1MPC;
 331         bool enable_windowed_mpo_odm;
 332         bool allow_edp_hotplug_detection;
 333         bool clamp_min_dcfclk;
 334         uint64_t vblank_alignment_dto_params;
 335         uint8_t  vblank_alignment_max_frame_time_diff;
 336         bool is_asymmetric_memory;
 337         bool is_single_rank_dimm;
 338         bool use_pipe_ctx_sync_logic;
 339         bool ignore_dpref_ss;
 340 };
 341
 342 enum visual_confirm {
 343         VISUAL_CONFIRM_DISABLE = 0,
 344         VISUAL_CONFIRM_SURFACE = 1,
 345         VISUAL_CONFIRM_HDR = 2,
 346         VISUAL_CONFIRM_MPCTREE = 4,
 347         VISUAL_CONFIRM_PSR = 5,
 348         VISUAL_CONFIRM_SWIZZLE = 9,
 349 };
 350
 351 enum dc_psr_power_opts {
 352         psr_power_opt_invalid = 0x0,
 353         psr_power_opt_smu_opt_static_screen = 0x1,
 354         psr_power_opt_z10_static_screen = 0x10,
 355         psr_power_opt_ds_disable_allow = 0x100,
 356 };
 357
 358 enum dml_hostvm_override_opts {
 359         DML_HOSTVM_NO_OVERRIDE = 0x0,
 360         DML_HOSTVM_OVERRIDE_FALSE = 0x1,
 361         DML_HOSTVM_OVERRIDE_TRUE = 0x2,
 362 };
 363
 364 enum dcc_option {
 365         DCC_ENABLE = 0,
 366         DCC_DISABLE = 1,
 367         DCC_HALF_REQ_DISALBE = 2,
 368 };
 369
 370 enum pipe_split_policy {
 371         MPC_SPLIT_DYNAMIC = 0,
 372         MPC_SPLIT_AVOID = 1,
 373         MPC_SPLIT_AVOID_MULT_DISP = 2,
 374 };
 375
 376 enum wm_report_mode {
 377         WM_REPORT_DEFAULT = 0,
 378         WM_REPORT_OVERRIDE = 1,
 379 };
 380 enum dtm_pstate{
 381         dtm_level_p0 = 0,/*highest voltage*/
 382         dtm_level_p1,
 383         dtm_level_p2,
 384         dtm_level_p3,
 385         dtm_level_p4,/*when active_display_count = 0*/
 386 };
 387
 388 enum dcn_pwr_state {
 389         DCN_PWR_STATE_UNKNOWN = -1,
 390         DCN_PWR_STATE_MISSION_MODE = 0,
 391         DCN_PWR_STATE_LOW_POWER = 3,
 392 };
 393
 394 enum dcn_zstate_support_state {
 395         DCN_ZSTATE_SUPPORT_UNKNOWN,
 396         DCN_ZSTATE_SUPPORT_ALLOW,
 397         DCN_ZSTATE_SUPPORT_ALLOW_Z10_ONLY,
 398         DCN_ZSTATE_SUPPORT_DISALLOW,
 399 };
 400 /*
 401  * For any clocks that may differ per pipe
 402  * only the max is stored in this structure
 403  */
 404 struct dc_clocks {
 405         int dispclk_khz;
 406         int actual_dispclk_khz;
 407         int dppclk_khz;
 408         int actual_dppclk_khz;
 409         int disp_dpp_voltage_level_khz;
 410         int dcfclk_khz;
 411         int socclk_khz;
 412         int dcfclk_deep_sleep_khz;
 413         int fclk_khz;
 414         int phyclk_khz;
 415         int dramclk_khz;
 416         bool p_state_change_support;
 417         enum dcn_zstate_support_state zstate_support;
 418         bool dtbclk_en;
 419         enum dcn_pwr_state pwr_state;
 420         /*
 421          * Elements below are not compared for the purposes of
 422          * optimization required
 423          */
 424         bool prev_p_state_change_support;
 425         enum dtm_pstate dtm_level;
 426         int max_supported_dppclk_khz;
 427         int max_supported_dispclk_khz;
 428         int bw_dppclk_khz; /*a copy of dppclk_khz*/
 429         int bw_dispclk_khz;
 430 };
 431
 432 struct dc_bw_validation_profile {
 433         bool enable;
 434
 435         unsigned long long total_ticks;
 436         unsigned long long voltage_level_ticks;
 437         unsigned long long watermark_ticks;
 438         unsigned long long rq_dlg_ticks;
 439
 440         unsigned long long total_count;
 441         unsigned long long skip_fast_count;
 442         unsigned long long skip_pass_count;
 443         unsigned long long skip_fail_count;
 444 };
 445
 446 #define BW_VAL_TRACE_SETUP() \
 447                 unsigned long long end_tick = 0; \
 448                 unsigned long long voltage_level_tick = 0; \
 449                 unsigned long long watermark_tick = 0; \
 450                 unsigned long long start_tick = dc->debug.bw_val_profile.enable ? \
 451                                 dm_get_timestamp(dc->ctx) : 0
 452
 453 #define BW_VAL_TRACE_COUNT() \
 454                 if (dc->debug.bw_val_profile.enable) \
 455                         dc->debug.bw_val_profile.total_count++
 456
 457 #define BW_VAL_TRACE_SKIP(status) \
 458                 if (dc->debug.bw_val_profile.enable) { \
 459                         if (!voltage_level_tick) \
 460                                 voltage_level_tick = dm_get_timestamp(dc->ctx); \
 461                         dc->debug.bw_val_profile.skip_ ## status ## _count++; \
 462                 }
 463
 464 #define BW_VAL_TRACE_END_VOLTAGE_LEVEL() \
 465                 if (dc->debug.bw_val_profile.enable) \
 466                         voltage_level_tick = dm_get_timestamp(dc->ctx)
 467
 468 #define BW_VAL_TRACE_END_WATERMARKS() \
 469                 if (dc->debug.bw_val_profile.enable) \
 470                         watermark_tick = dm_get_timestamp(dc->ctx)
 471
 472 #define BW_VAL_TRACE_FINISH() \
 473                 if (dc->debug.bw_val_profile.enable) { \
 474                         end_tick = dm_get_timestamp(dc->ctx); \
 475                         dc->debug.bw_val_profile.total_ticks += end_tick - start_tick; \
 476                         dc->debug.bw_val_profile.voltage_level_ticks += voltage_level_tick - start_tick; \
 477                         if (watermark_tick) { \
 478                                 dc->debug.bw_val_profile.watermark_ticks += watermark_tick - voltage_level_tick; \
 479                                 dc->debug.bw_val_profile.rq_dlg_ticks += end_tick - watermark_tick; \
 480                         } \
 481                 }
 482
 483 union mem_low_power_enable_options {
 484         struct {
 485                 bool vga: 1;
 486                 bool i2c: 1;
 487                 bool dmcu: 1;
 488                 bool dscl: 1;
 489                 bool cm: 1;
 490                 bool mpc: 1;
 491                 bool optc: 1;
 492                 bool vpg: 1;
 493                 bool afmt: 1;
 494         } bits;
 495         uint32_t u32All;
 496 };
 497
 498 union root_clock_optimization_options {
 499         struct {
 500                 bool dpp: 1;
 501                 bool dsc: 1;
 502                 bool hdmistream: 1;
 503                 bool hdmichar: 1;
 504                 bool dpstream: 1;
 505                 bool symclk32_se: 1;
 506                 bool symclk32_le: 1;
 507                 bool symclk_fe: 1;
 508                 bool physymclk: 1;
 509                 bool dpiasymclk: 1;
 510                 uint32_t reserved: 22;
 511         } bits;
 512         uint32_t u32All;
 513 };
 514
 515 union dpia_debug_options {
 516         struct {
 517                 uint32_t disable_dpia:1; /* bit 0 */
 518                 uint32_t force_non_lttpr:1; /* bit 1 */
 519                 uint32_t extend_aux_rd_interval:1; /* bit 2 */
 520                 uint32_t disable_mst_dsc_work_around:1; /* bit 3 */
 521                 uint32_t hpd_delay_in_ms:12; /* bits 4-15 */
 522                 uint32_t disable_force_tbt3_work_around:1; /* bit 16 */
 523                 uint32_t reserved:15;
 524         } bits;
 525         uint32_t raw;
 526 };
 527
 528 /* AUX wake work around options
 529  * 0: enable/disable work around
 530  * 1: use default timeout LINK_AUX_WAKE_TIMEOUT_MS
 531  * 15-2: reserved
 532  * 31-16: timeout in ms
 533  */
 534 union aux_wake_wa_options {
 535         struct {
 536                 uint32_t enable_wa : 1;
 537                 uint32_t use_default_timeout : 1;
 538                 uint32_t rsvd: 14;
 539                 uint32_t timeout_ms : 16;
 540         } bits;
 541         uint32_t raw;
 542 };
 543
 544 struct dc_debug_data {
 545         uint32_t ltFailCount;
 546         uint32_t i2cErrorCount;
 547         uint32_t auxErrorCount;
 548 };
 549
 550 struct dc_phy_addr_space_config {
 551         struct {
 552                 uint64_t start_addr;
 553                 uint64_t end_addr;
 554                 uint64_t fb_top;
 555                 uint64_t fb_offset;
 556                 uint64_t fb_base;
 557                 uint64_t agp_top;
 558                 uint64_t agp_bot;
 559                 uint64_t agp_base;
 560         } system_aperture;
 561
 562         struct {
 563                 uint64_t page_table_start_addr;
 564                 uint64_t page_table_end_addr;
 565                 uint64_t page_table_base_addr;
 566                 bool base_addr_is_mc_addr;
 567         } gart_config;
 568
 569         bool valid;
 570         bool is_hvm_enabled;
 571         uint64_t page_table_default_page_addr;
 572 };
 573
 574 struct dc_virtual_addr_space_config {
 575         uint64_t        page_table_base_addr;
 576         uint64_t        page_table_start_addr;
 577         uint64_t        page_table_end_addr;
 578         uint32_t        page_table_block_size_in_bytes;
 579         uint8_t         page_table_depth; // 1 = 1 level, 2 = 2 level, etc.  0 = invalid
 580 };
 581
 582 struct dc_bounding_box_overrides {
 583         int sr_exit_time_ns;
 584         int sr_enter_plus_exit_time_ns;
 585         int urgent_latency_ns;
 586         int percent_of_ideal_drambw;
 587         int dram_clock_change_latency_ns;
 588         int dummy_clock_change_latency_ns;
 589         /* This forces a hard min on the DCFCLK we use
 590          * for DML.  Unlike the debug option for forcing
 591          * DCFCLK, this override affects watermark calculations
 592          */
 593         int min_dcfclk_mhz;
 594 };
 595
 596 struct dc_state;
 597 struct resource_pool;
 598 struct dce_hwseq;
 599
 600 struct dc_debug_options {
 601         bool native422_support;
 602         bool disable_dsc;
 603         enum visual_confirm visual_confirm;
 604         int visual_confirm_rect_height;
 605
 606         bool sanity_checks;
 607         bool max_disp_clk;
 608         bool surface_trace;
 609         bool timing_trace;
 610         bool clock_trace;
 611         bool validation_trace;
 612         bool bandwidth_calcs_trace;
 613         int max_downscale_src_width;
 614
 615         /* stutter efficiency related */
 616         bool disable_stutter;
 617         bool use_max_lb;
 618         enum dcc_option disable_dcc;
 619         enum pipe_split_policy pipe_split_policy;
 620         bool force_single_disp_pipe_split;
 621         bool voltage_align_fclk;
 622         bool disable_min_fclk;
 623
 624         bool disable_dfs_bypass;
 625         bool disable_dpp_power_gate;
 626         bool disable_hubp_power_gate;
 627         bool disable_dsc_power_gate;
 628         int dsc_min_slice_height_override;
 629         int dsc_bpp_increment_div;
 630         bool disable_pplib_wm_range;
 631         enum wm_report_mode pplib_wm_report_mode;
 632         unsigned int min_disp_clk_khz;
 633         unsigned int min_dpp_clk_khz;
 634         unsigned int min_dram_clk_khz;
 635         int sr_exit_time_dpm0_ns;
 636         int sr_enter_plus_exit_time_dpm0_ns;
 637         int sr_exit_time_ns;
 638         int sr_enter_plus_exit_time_ns;
 639         int urgent_latency_ns;
 640         uint32_t underflow_assert_delay_us;
 641         int percent_of_ideal_drambw;
 642         int dram_clock_change_latency_ns;
 643         bool optimized_watermark;
 644         int always_scale;
 645         bool disable_pplib_clock_request;
 646         bool disable_clock_gate;
 647         bool disable_mem_low_power;
 648         bool pstate_enabled;
 649         bool disable_dmcu;
 650         bool disable_psr;
 651         bool force_abm_enable;
 652         bool disable_stereo_support;
 653         bool vsr_support;
 654         bool performance_trace;
 655         bool az_endpoint_mute_only;
 656         bool always_use_regamma;
 657         bool recovery_enabled;
 658         bool avoid_vbios_exec_table;
 659         bool scl_reset_length10;
 660         bool hdmi20_disable;
 661         bool skip_detection_link_training;
 662         uint32_t edid_read_retry_times;
 663         bool remove_disconnect_edp;
 664         unsigned int force_odm_combine; //bit vector based on otg inst
 665         unsigned int seamless_boot_odm_combine;
 666         unsigned int force_odm_combine_4to1; //bit vector based on otg inst
 667         bool disable_z9_mpc;
 668         unsigned int force_fclk_khz;
 669         bool enable_tri_buf;
 670         bool dmub_offload_enabled;
 671         bool dmcub_emulation;
 672         bool disable_idle_power_optimizations;
 673         unsigned int mall_size_override;
 674         unsigned int mall_additional_timer_percent;
 675         bool mall_error_as_fatal;
 676         bool dmub_command_table; /* for testing only */
 677         struct dc_bw_validation_profile bw_val_profile;
 678         bool disable_fec;
 679         bool disable_48mhz_pwrdwn;
 680         /* This forces a hard min on the DCFCLK requested to SMU/PP
 681          * watermarks are not affected.
 682          */
 683         unsigned int force_min_dcfclk_mhz;
 684         int dwb_fi_phase;
 685         bool disable_timing_sync;
 686         bool cm_in_bypass;
 687         int force_clock_mode;/*every mode change.*/
 688
 689         bool disable_dram_clock_change_vactive_support;
 690         bool validate_dml_output;
 691         bool enable_dmcub_surface_flip;
 692         bool usbc_combo_phy_reset_wa;
 693         bool disable_dsc_edp;
 694         unsigned int  force_dsc_edp_policy;
 695         bool enable_dram_clock_change_one_display_vactive;
 696         /* TODO - remove once tested */
 697         bool legacy_dp2_lt;
 698         bool set_mst_en_for_sst;
 699         bool disable_uhbr;
 700         bool force_dp2_lt_fallback_method;
 701         bool ignore_cable_id;
 702         union mem_low_power_enable_options enable_mem_low_power;
 703         union root_clock_optimization_options root_clock_optimization;
 704         bool hpo_optimization;
 705         bool force_vblank_alignment;
 706
 707         /* Enable dmub aux for legacy ddc */
 708         bool enable_dmub_aux_for_legacy_ddc;
 709         bool optimize_edp_link_rate; /* eDP ILR */
 710         /* FEC/PSR1 sequence enable delay in 100us */
 711         uint8_t fec_enable_delay_in100us;
 712         bool enable_driver_sequence_debug;
 713         enum det_size crb_alloc_policy;
 714         int crb_alloc_policy_min_disp_count;
 715         bool disable_z10;
 716         bool enable_z9_disable_interface;
 717         bool enable_sw_cntl_psr;
 718         union dpia_debug_options dpia_debug;
 719         bool apply_vendor_specific_lttpr_wa;
 720         bool extended_blank_optimization;
 721         union aux_wake_wa_options aux_wake_wa;
 722         uint8_t psr_power_use_phy_fsm;
 723         enum dml_hostvm_override_opts dml_hostvm_override;
 724 };
 725
 726 struct gpu_info_soc_bounding_box_v1_0;
 727 struct dc {
 728         struct dc_debug_options debug;
 729         struct dc_versions versions;
 730         struct dc_caps caps;
 731         struct dc_cap_funcs cap_funcs;
 732         struct dc_config config;
 733         struct dc_bounding_box_overrides bb_overrides;
 734         struct dc_bug_wa work_arounds;
 735         struct dc_context *ctx;
 736         struct dc_phy_addr_space_config vm_pa_config;
 737
 738         uint8_t link_count;
 739         struct dc_link *links[MAX_PIPES * 2];
 740
 741         struct dc_state *current_state;
 742         struct resource_pool *res_pool;
 743
 744         struct clk_mgr *clk_mgr;
 745
 746         /* Display Engine Clock levels */
 747         struct dm_pp_clock_levels sclk_lvls;
 748
 749         /* Inputs into BW and WM calculations. */
 750         struct bw_calcs_dceip *bw_dceip;
 751         struct bw_calcs_vbios *bw_vbios;
 752         struct dcn_soc_bounding_box *dcn_soc;
 753         struct dcn_ip_params *dcn_ip;
 754         struct display_mode_lib dml;
 755
 756         /* HW functions */
 757         struct hw_sequencer_funcs hwss;
 758         struct dce_hwseq *hwseq;
 759
 760         /* Require to optimize clocks and bandwidth for added/removed planes */
 761         bool optimized_required;
 762         bool wm_optimized_required;
 763         bool idle_optimizations_allowed;
 764         bool enable_c20_dtm_b0;
 765
 766         /* Require to maintain clocks and bandwidth for UEFI enabled HW */
 767
 768         /* FBC compressor */
 769         struct compressor *fbc_compressor;
 770
 771         struct dc_debug_data debug_data;
 772         struct dpcd_vendor_signature vendor_signature;
 773
 774         const char *build_id;
 775         struct vm_helper *vm_helper;
 776 };
 777
 778 enum frame_buffer_mode {
 779         FRAME_BUFFER_MODE_LOCAL_ONLY = 0,
 780         FRAME_BUFFER_MODE_ZFB_ONLY,
 781         FRAME_BUFFER_MODE_MIXED_ZFB_AND_LOCAL,
 782 } ;
 783
 784 struct dchub_init_data {
 785         int64_t zfb_phys_addr_base;
 786         int64_t zfb_mc_base_addr;
 787         uint64_t zfb_size_in_byte;
 788         enum frame_buffer_mode fb_mode;
 789         bool dchub_initialzied;
 790         bool dchub_info_valid;
 791 };
 792
 793 struct dc_init_data {
 794         struct hw_asic_id asic_id;
 795         void *driver; /* ctx */
 796         struct cgs_device *cgs_device;
 797         struct dc_bounding_box_overrides bb_overrides;
 798
 799         int num_virtual_links;
 800         /*
 801          * If 'vbios_override' not NULL, it will be called instead
 802          * of the real VBIOS. Intended use is Diagnostics on FPGA.
 803          */
 804         struct dc_bios *vbios_override;
 805         enum dce_environment dce_environment;
 806
 807         struct dmub_offload_funcs *dmub_if;
 808         struct dc_reg_helper_state *dmub_offload;
 809
 810         struct dc_config flags;
 811         uint64_t log_mask;
 812
 813         struct dpcd_vendor_signature vendor_signature;
 814         bool force_smu_not_present;
 815 };
 816
 817 struct dc_callback_init {
 818 #ifdef CONFIG_DRM_AMD_DC_HDCP
 819         struct cp_psp cp_psp;
 820 #else
 821         uint8_t reserved;
 822 #endif
 823 };
 824
 825 struct dc *dc_create(const struct dc_init_data *init_params);
 826 void dc_hardware_init(struct dc *dc);
 827
 828 int dc_get_vmid_use_vector(struct dc *dc);
 829 void dc_setup_vm_context(struct dc *dc, struct dc_virtual_addr_space_config *va_config, int vmid);
 830 /* Returns the number of vmids supported */
 831 int dc_setup_system_context(struct dc *dc, struct dc_phy_addr_space_config *pa_config);
 832 void dc_init_callbacks(struct dc *dc,
 833                 const struct dc_callback_init *init_params);
 834 void dc_deinit_callbacks(struct dc *dc);
 835 void dc_destroy(struct dc **dc);
 836
 837 /*******************************************************************************
 838  * Surface Interfaces
 839  ******************************************************************************/
 840
 841 enum {
 842         TRANSFER_FUNC_POINTS = 1025
 843 };
 844
 845 struct dc_hdr_static_metadata {
 846         /* display chromaticities and white point in units of 0.00001 */
 847         unsigned int chromaticity_green_x;
 848         unsigned int chromaticity_green_y;
 849         unsigned int chromaticity_blue_x;
 850         unsigned int chromaticity_blue_y;
 851         unsigned int chromaticity_red_x;
 852         unsigned int chromaticity_red_y;
 853         unsigned int chromaticity_white_point_x;
 854         unsigned int chromaticity_white_point_y;
 855
 856         uint32_t min_luminance;
 857         uint32_t max_luminance;
 858         uint32_t maximum_content_light_level;
 859         uint32_t maximum_frame_average_light_level;
 860 };
 861
 862 enum dc_transfer_func_type {
 863         TF_TYPE_PREDEFINED,
 864         TF_TYPE_DISTRIBUTED_POINTS,
 865         TF_TYPE_BYPASS,
 866         TF_TYPE_HWPWL
 867 };
 868
 869 struct dc_transfer_func_distributed_points {
 870         struct fixed31_32 red[TRANSFER_FUNC_POINTS];
 871         struct fixed31_32 green[TRANSFER_FUNC_POINTS];
 872         struct fixed31_32 blue[TRANSFER_FUNC_POINTS];
 873
 874         uint16_t end_exponent;
 875         uint16_t x_point_at_y1_red;
 876         uint16_t x_point_at_y1_green;
 877         uint16_t x_point_at_y1_blue;
 878 };
 879
 880 enum dc_transfer_func_predefined {
 881         TRANSFER_FUNCTION_SRGB,
 882         TRANSFER_FUNCTION_BT709,
 883         TRANSFER_FUNCTION_PQ,
 884         TRANSFER_FUNCTION_LINEAR,
 885         TRANSFER_FUNCTION_UNITY,
 886         TRANSFER_FUNCTION_HLG,
 887         TRANSFER_FUNCTION_HLG12,
 888         TRANSFER_FUNCTION_GAMMA22,
 889         TRANSFER_FUNCTION_GAMMA24,
 890         TRANSFER_FUNCTION_GAMMA26
 891 };
 892
 893
 894 struct dc_transfer_func {
 895         struct kref refcount;
 896         enum dc_transfer_func_type type;
 897         enum dc_transfer_func_predefined tf;
 898         /* FP16 1.0 reference level in nits, default is 80 nits, only for PQ*/
 899         uint32_t sdr_ref_white_level;
 900         union {
 901                 struct pwl_params pwl;
 902                 struct dc_transfer_func_distributed_points tf_pts;
 903         };
 904 };
 905
 906
 907 union dc_3dlut_state {
 908         struct {
 909                 uint32_t initialized:1;         /*if 3dlut is went through color module for initialization */
 910                 uint32_t rmu_idx_valid:1;       /*if mux settings are valid*/
 911                 uint32_t rmu_mux_num:3;         /*index of mux to use*/
 912                 uint32_t mpc_rmu0_mux:4;        /*select mpcc on mux, one of the following : mpcc0, mpcc1, mpcc2, mpcc3*/
 913                 uint32_t mpc_rmu1_mux:4;
 914                 uint32_t mpc_rmu2_mux:4;
 915                 uint32_t reserved:15;
 916         } bits;
 917         uint32_t raw;
 918 };
 919
 920
 921 struct dc_3dlut {
 922         struct kref refcount;
 923         struct tetrahedral_params lut_3d;
 924         struct fixed31_32 hdr_multiplier;
 925         union dc_3dlut_state state;
 926 };
 927 /*
 928  * This structure is filled in by dc_surface_get_status and contains
 929  * the last requested address and the currently active address so the called
 930  * can determine if there are any outstanding flips
 931  */
 932 struct dc_plane_status {
 933         struct dc_plane_address requested_address;
 934         struct dc_plane_address current_address;
 935         bool is_flip_pending;
 936         bool is_right_eye;
 937 };
 938
 939 union surface_update_flags {
 940
 941         struct {
 942                 uint32_t addr_update:1;
 943                 /* Medium updates */
 944                 uint32_t dcc_change:1;
 945                 uint32_t color_space_change:1;
 946                 uint32_t horizontal_mirror_change:1;
 947                 uint32_t per_pixel_alpha_change:1;
 948                 uint32_t global_alpha_change:1;
 949                 uint32_t hdr_mult:1;
 950                 uint32_t rotation_change:1;
 951                 uint32_t swizzle_change:1;
 952                 uint32_t scaling_change:1;
 953                 uint32_t position_change:1;
 954                 uint32_t in_transfer_func_change:1;
 955                 uint32_t input_csc_change:1;
 956                 uint32_t coeff_reduction_change:1;
 957                 uint32_t output_tf_change:1;
 958                 uint32_t pixel_format_change:1;
 959                 uint32_t plane_size_change:1;
 960                 uint32_t gamut_remap_change:1;
 961
 962                 /* Full updates */
 963                 uint32_t new_plane:1;
 964                 uint32_t bpp_change:1;
 965                 uint32_t gamma_change:1;
 966                 uint32_t bandwidth_change:1;
 967                 uint32_t clock_change:1;
 968                 uint32_t stereo_format_change:1;
 969                 uint32_t lut_3d:1;
 970                 uint32_t full_update:1;
 971         } bits;
 972
 973         uint32_t raw;
 974 };
 975
 976 struct dc_plane_state {
 977         struct dc_plane_address address;
 978         struct dc_plane_flip_time time;
 979         bool triplebuffer_flips;
 980         struct scaling_taps scaling_quality;
 981         struct rect src_rect;
 982         struct rect dst_rect;
 983         struct rect clip_rect;
 984
 985         struct plane_size plane_size;
 986         union dc_tiling_info tiling_info;
 987
 988         struct dc_plane_dcc_param dcc;
 989
 990         struct dc_gamma *gamma_correction;
 991         struct dc_transfer_func *in_transfer_func;
 992         struct dc_bias_and_scale *bias_and_scale;
 993         struct dc_csc_transform input_csc_color_matrix;
 994         struct fixed31_32 coeff_reduction_factor;
 995         struct fixed31_32 hdr_mult;
 996         struct colorspace_transform gamut_remap_matrix;
 997
 998         // TODO: No longer used, remove
 999         struct dc_hdr_static_metadata hdr_static_ctx;
1000
1001         enum dc_color_space color_space;
1002
1003         struct dc_3dlut *lut3d_func;
1004         struct dc_transfer_func *in_shaper_func;
1005         struct dc_transfer_func *blend_tf;
1006
1007         struct dc_transfer_func *gamcor_tf;
1008         enum surface_pixel_format format;
1009         enum dc_rotation_angle rotation;
1010         enum plane_stereo_format stereo_format;
1011
1012         bool is_tiling_rotated;
1013         bool per_pixel_alpha;
1014         bool global_alpha;
1015         int  global_alpha_value;
1016         bool visible;
1017         bool flip_immediate;
1018         bool horizontal_mirror;
1019         int layer_index;
1020
1021         union surface_update_flags update_flags;
1022         bool flip_int_enabled;
1023         bool skip_manual_trigger;
1024
1025         /* private to DC core */
1026         struct dc_plane_status status;
1027         struct dc_context *ctx;
1028
1029         /* HACK: Workaround for forcing full reprogramming under some conditions */
1030         bool force_full_update;
1031
1032         /* private to dc_surface.c */
1033         enum dc_irq_source irq_source;
1034         struct kref refcount;
1035 };
1036
1037 struct dc_plane_info {
1038         struct plane_size plane_size;
1039         union dc_tiling_info tiling_info;
1040         struct dc_plane_dcc_param dcc;
1041         enum surface_pixel_format format;
1042         enum dc_rotation_angle rotation;
1043         enum plane_stereo_format stereo_format;
1044         enum dc_color_space color_space;
1045         bool horizontal_mirror;
1046         bool visible;
1047         bool per_pixel_alpha;
1048         bool global_alpha;
1049         int  global_alpha_value;
1050         bool input_csc_enabled;
1051         int layer_index;
1052 };
1053
1054 struct dc_scaling_info {
1055         struct rect src_rect;
1056         struct rect dst_rect;
1057         struct rect clip_rect;
1058         struct scaling_taps scaling_quality;
1059 };
1060
1061 struct dc_surface_update {
1062         struct dc_plane_state *surface;
1063
1064         /* isr safe update parameters.  null means no updates */
1065         const struct dc_flip_addrs *flip_addr;
1066         const struct dc_plane_info *plane_info;
1067         const struct dc_scaling_info *scaling_info;
1068         struct fixed31_32 hdr_mult;
1069         /* following updates require alloc/sleep/spin that is not isr safe,
1070          * null means no updates
1071          */
1072         const struct dc_gamma *gamma;
1073         const struct dc_transfer_func *in_transfer_func;
1074
1075         const struct dc_csc_transform *input_csc_color_matrix;
1076         const struct fixed31_32 *coeff_reduction_factor;
1077         const struct dc_transfer_func *func_shaper;
1078         const struct dc_3dlut *lut3d_func;
1079         const struct dc_transfer_func *blend_tf;
1080         const struct colorspace_transform *gamut_remap_matrix;
1081 };
1082
1083 /*
1084  * Create a new surface with default parameters;
1085  */
1086 struct dc_plane_state *dc_create_plane_state(struct dc *dc);
1087 const struct dc_plane_status *dc_plane_get_status(
1088                 const struct dc_plane_state *plane_state);
1089
1090 void dc_plane_state_retain(struct dc_plane_state *plane_state);
1091 void dc_plane_state_release(struct dc_plane_state *plane_state);
1092
1093 void dc_gamma_retain(struct dc_gamma *dc_gamma);
1094 void dc_gamma_release(struct dc_gamma **dc_gamma);
1095 struct dc_gamma *dc_create_gamma(void);
1096
1097 void dc_transfer_func_retain(struct dc_transfer_func *dc_tf);
1098 void dc_transfer_func_release(struct dc_transfer_func *dc_tf);
1099 struct dc_transfer_func *dc_create_transfer_func(void);
1100
1101 struct dc_3dlut *dc_create_3dlut_func(void);
1102 void dc_3dlut_func_release(struct dc_3dlut *lut);
1103 void dc_3dlut_func_retain(struct dc_3dlut *lut);
1104
1105 void dc_post_update_surfaces_to_stream(
1106                 struct dc *dc);
1107
1108 #include "dc_stream.h"
1109
1110 /*
1111  * Structure to store surface/stream associations for validation
1112  */
1113 struct dc_validation_set {
1114         struct dc_stream_state *stream;
1115         struct dc_plane_state *plane_states[MAX_SURFACES];
1116         uint8_t plane_count;
1117 };
1118
1119 bool dc_validate_boot_timing(const struct dc *dc,
1120                                 const struct dc_sink *sink,
1121                                 struct dc_crtc_timing *crtc_timing);
1122
1123 enum dc_status dc_validate_plane(struct dc *dc, const struct dc_plane_state *plane_state);
1124
1125 void get_clock_requirements_for_state(struct dc_state *state, struct AsicStateEx *info);
1126
1127 bool dc_set_generic_gpio_for_stereo(bool enable,
1128                 struct gpio_service *gpio_service);
1129
1130 /*
1131  * fast_validate: we return after determining if we can support the new state,
1132  * but before we populate the programming info
1133  */
1134 enum dc_status dc_validate_global_state(
1135                 struct dc *dc,
1136                 struct dc_state *new_ctx,
1137                 bool fast_validate);
1138
1139
1140 void dc_resource_state_construct(
1141                 const struct dc *dc,
1142                 struct dc_state *dst_ctx);
1143
1144 bool dc_acquire_release_mpc_3dlut(
1145                 struct dc *dc, bool acquire,
1146                 struct dc_stream_state *stream,
1147                 struct dc_3dlut **lut,
1148                 struct dc_transfer_func **shaper);
1149
1150 void dc_resource_state_copy_construct(
1151                 const struct dc_state *src_ctx,
1152                 struct dc_state *dst_ctx);
1153
1154 void dc_resource_state_copy_construct_current(
1155                 const struct dc *dc,
1156                 struct dc_state *dst_ctx);
1157
1158 void dc_resource_state_destruct(struct dc_state *context);
1159
1160 bool dc_resource_is_dsc_encoding_supported(const struct dc *dc);
1161
1162 /*
1163  * TODO update to make it about validation sets
1164  * Set up streams and links associated to drive sinks
1165  * The streams parameter is an absolute set of all active streams.
1166  *
1167  * After this call:
1168  *   Phy, Encoder, Timing Generator are programmed and enabled.
1169  *   New streams are enabled with blank stream; no memory read.
1170  */
1171 bool dc_commit_state(struct dc *dc, struct dc_state *context);
1172
1173 struct dc_state *dc_create_state(struct dc *dc);
1174 struct dc_state *dc_copy_state(struct dc_state *src_ctx);
1175 void dc_retain_state(struct dc_state *context);
1176 void dc_release_state(struct dc_state *context);
1177
1178 /*******************************************************************************
1179  * Link Interfaces
1180  ******************************************************************************/
1181
1182 struct dpcd_caps {
1183         union dpcd_rev dpcd_rev;
1184         union max_lane_count max_ln_count;
1185         union max_down_spread max_down_spread;
1186         union dprx_feature dprx_feature;
1187
1188         /* valid only for eDP v1.4 or higher*/
1189         uint8_t edp_supported_link_rates_count;
1190         enum dc_link_rate edp_supported_link_rates[8];
1191
1192         /* dongle type (DP converter, CV smart dongle) */
1193         enum display_dongle_type dongle_type;
1194         bool is_dongle_type_one;
1195         /* branch device or sink device */
1196         bool is_branch_dev;
1197         /* Dongle's downstream count. */
1198         union sink_count sink_count;
1199         bool is_mst_capable;
1200         /* If dongle_type == DISPLAY_DONGLE_DP_HDMI_CONVERTER,
1201         indicates 'Frame Sequential-to-lllFrame Pack' conversion capability.*/
1202         struct dc_dongle_caps dongle_caps;
1203
1204         uint32_t sink_dev_id;
1205         int8_t sink_dev_id_str[6];
1206         int8_t sink_hw_revision;
1207         int8_t sink_fw_revision[2];
1208
1209         uint32_t branch_dev_id;
1210         int8_t branch_dev_name[6];
1211         int8_t branch_hw_revision;
1212         int8_t branch_fw_revision[2];
1213
1214         bool allow_invalid_MSA_timing_param;
1215         bool panel_mode_edp;
1216         bool dpcd_display_control_capable;
1217         bool ext_receiver_cap_field_present;
1218         bool dynamic_backlight_capable_edp;
1219         union dpcd_fec_capability fec_cap;
1220         struct dpcd_dsc_capabilities dsc_caps;
1221         struct dc_lttpr_caps lttpr_caps;
1222         struct dpcd_usb4_dp_tunneling_info usb4_dp_tun_info;
1223
1224         union dp_128b_132b_supported_link_rates dp_128b_132b_supported_link_rates;
1225         union dp_main_line_channel_coding_cap channel_coding_cap;
1226         union dp_sink_video_fallback_formats fallback_formats;
1227         union dp_fec_capability1 fec_cap1;
1228         union dp_cable_id cable_id;
1229         uint8_t edp_rev;
1230         union edp_alpm_caps alpm_caps;
1231         struct edp_psr_info psr_info;
1232 };
1233
1234 union dpcd_sink_ext_caps {
1235         struct {
1236                 /* 0 - Sink supports backlight adjust via PWM during SDR/HDR mode
1237                  * 1 - Sink supports backlight adjust via AUX during SDR/HDR mode.
1238                  */
1239                 uint8_t sdr_aux_backlight_control : 1;
1240                 uint8_t hdr_aux_backlight_control : 1;
1241                 uint8_t reserved_1 : 2;
1242                 uint8_t oled : 1;
1243                 uint8_t reserved : 3;
1244         } bits;
1245         uint8_t raw;
1246 };
1247
1248 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1249 union hdcp_rx_caps {
1250         struct {
1251                 uint8_t version;
1252                 uint8_t reserved;
1253                 struct {
1254                         uint8_t repeater        : 1;
1255                         uint8_t hdcp_capable    : 1;
1256                         uint8_t reserved        : 6;
1257                 } byte0;
1258         } fields;
1259         uint8_t raw[3];
1260 };
1261
1262 union hdcp_bcaps {
1263         struct {
1264                 uint8_t HDCP_CAPABLE:1;
1265                 uint8_t REPEATER:1;
1266                 uint8_t RESERVED:6;
1267         } bits;
1268         uint8_t raw;
1269 };
1270
1271 struct hdcp_caps {
1272         union hdcp_rx_caps rx_caps;
1273         union hdcp_bcaps bcaps;
1274 };
1275 #endif
1276
1277 #include "dc_link.h"
1278
1279 uint32_t dc_get_opp_for_plane(struct dc *dc, struct dc_plane_state *plane);
1280
1281 /*******************************************************************************
1282  * Sink Interfaces - A sink corresponds to a display output device
1283  ******************************************************************************/
1284
1285 struct dc_container_id {
1286         // 128bit GUID in binary form
1287         unsigned char  guid[16];
1288         // 8 byte port ID -> ELD.PortID
1289         unsigned int   portId[2];
1290         // 128bit GUID in binary formufacturer name -> ELD.ManufacturerName
1291         unsigned short manufacturerName;
1292         // 2 byte product code -> ELD.ProductCode
1293         unsigned short productCode;
1294 };
1295
1296
1297 struct dc_sink_dsc_caps {
1298         // 'true' if these are virtual DPCD's DSC caps (immediately upstream of sink in MST topology),
1299         // 'false' if they are sink's DSC caps
1300         bool is_virtual_dpcd_dsc;
1301 #if defined(CONFIG_DRM_AMD_DC_DCN)
1302         // 'true' if MST topology supports DSC passthrough for sink
1303         // 'false' if MST topology does not support DSC passthrough
1304         bool is_dsc_passthrough_supported;
1305 #endif
1306         struct dsc_dec_dpcd_caps dsc_dec_caps;
1307 };
1308
1309 struct dc_sink_fec_caps {
1310         bool is_rx_fec_supported;
1311         bool is_topology_fec_supported;
1312 };
1313
1314 /*
1315  * The sink structure contains EDID and other display device properties
1316  */
1317 struct dc_sink {
1318         enum signal_type sink_signal;
1319         struct dc_edid dc_edid; /* raw edid */
1320         struct dc_edid_caps edid_caps; /* parse display caps */
1321         struct dc_container_id *dc_container_id;
1322         uint32_t dongle_max_pix_clk;
1323         void *priv;
1324         struct stereo_3d_features features_3d[TIMING_3D_FORMAT_MAX];
1325         bool converter_disable_audio;
1326
1327         struct dc_sink_dsc_caps dsc_caps;
1328         struct dc_sink_fec_caps fec_caps;
1329
1330         bool is_vsc_sdp_colorimetry_supported;
1331
1332         /* private to DC core */
1333         struct dc_link *link;
1334         struct dc_context *ctx;
1335
1336         uint32_t sink_id;
1337
1338         /* private to dc_sink.c */
1339         // refcount must be the last member in dc_sink, since we want the
1340         // sink structure to be logically cloneable up to (but not including)
1341         // refcount
1342         struct kref refcount;
1343 };
1344
1345 void dc_sink_retain(struct dc_sink *sink);
1346 void dc_sink_release(struct dc_sink *sink);
1347
1348 struct dc_sink_init_data {
1349         enum signal_type sink_signal;
1350         struct dc_link *link;
1351         uint32_t dongle_max_pix_clk;
1352         bool converter_disable_audio;
1353 };
1354
1355 bool dc_extended_blank_supported(struct dc *dc);
1356
1357 struct dc_sink *dc_sink_create(const struct dc_sink_init_data *init_params);
1358
1359 /* Newer interfaces  */
1360 struct dc_cursor {
1361         struct dc_plane_address address;
1362         struct dc_cursor_attributes attributes;
1363 };
1364
1365
1366 /*******************************************************************************
1367  * Interrupt interfaces
1368  ******************************************************************************/
1369 enum dc_irq_source dc_interrupt_to_irq_source(
1370                 struct dc *dc,
1371                 uint32_t src_id,
1372                 uint32_t ext_id);
1373 bool dc_interrupt_set(struct dc *dc, enum dc_irq_source src, bool enable);
1374 void dc_interrupt_ack(struct dc *dc, enum dc_irq_source src);
1375 enum dc_irq_source dc_get_hpd_irq_source_at_index(
1376                 struct dc *dc, uint32_t link_index);
1377
1378 void dc_notify_vsync_int_state(struct dc *dc, struct dc_stream_state *stream, bool enable);
1379
1380 /*******************************************************************************
1381  * Power Interfaces
1382  ******************************************************************************/
1383
1384 void dc_set_power_state(
1385                 struct dc *dc,
1386                 enum dc_acpi_cm_power_state power_state);
1387 void dc_resume(struct dc *dc);
1388
1389 void dc_power_down_on_boot(struct dc *dc);
1390
1391 #if defined(CONFIG_DRM_AMD_DC_HDCP)
1392 /*
1393  * HDCP Interfaces
1394  */
1395 enum hdcp_message_status dc_process_hdcp_msg(
1396                 enum signal_type signal,
1397                 struct dc_link *link,
1398                 struct hdcp_protection_message *message_info);
1399 #endif
1400 bool dc_is_dmcu_initialized(struct dc *dc);
1401
1402 enum dc_status dc_set_clock(struct dc *dc, enum dc_clock_type clock_type, uint32_t clk_khz, uint32_t stepping);
1403 void dc_get_clock(struct dc *dc, enum dc_clock_type clock_type, struct dc_clock_config *clock_cfg);
1404
1405 bool dc_is_plane_eligible_for_idle_optimizations(struct dc *dc, struct dc_plane_state *plane,
1406                                 struct dc_cursor_attributes *cursor_attr);
1407
1408 void dc_allow_idle_optimizations(struct dc *dc, bool allow);
1409
1410 /*
1411  * blank all streams, and set min and max memory clock to
1412  * lowest and highest DPM level, respectively
1413  */
1414 void dc_unlock_memory_clock_frequency(struct dc *dc);
1415
1416 /*
1417  * set min memory clock to the min required for current mode,
1418  * max to maxDPM, and unblank streams
1419  */
1420 void dc_lock_memory_clock_frequency(struct dc *dc);
1421
1422 /* set soft max for memclk, to be used for AC/DC switching clock limitations */
1423 void dc_enable_dcmode_clk_limit(struct dc *dc, bool enable);
1424
1425 /* cleanup on driver unload */
1426 void dc_hardware_release(struct dc *dc);
1427
1428 bool dc_set_psr_allow_active(struct dc *dc, bool enable);
1429 void dc_z10_restore(const struct dc *dc);
1430 void dc_z10_save_init(struct dc *dc);
1431
1432 bool dc_is_dmub_outbox_supported(struct dc *dc);
1433 bool dc_enable_dmub_notifications(struct dc *dc);
1434
1435 void dc_enable_dmub_outbox(struct dc *dc);
1436
1437 bool dc_process_dmub_aux_transfer_async(struct dc *dc,
1438                                 uint32_t link_index,
1439                                 struct aux_payload *payload);
1440
1441 /* Get dc link index from dpia port index */
1442 uint8_t get_link_index_from_dpia_port_index(const struct dc *dc,
1443                                 uint8_t dpia_port_index);
1444
1445 bool dc_process_dmub_set_config_async(struct dc *dc,
1446                                 uint32_t link_index,
1447                                 struct set_config_cmd_payload *payload,
1448                                 struct dmub_notification *notify);
1449
1450 enum dc_status dc_process_dmub_set_mst_slots(const struct dc *dc,
1451                                 uint32_t link_index,
1452                                 uint8_t mst_alloc_slots,
1453                                 uint8_t *mst_slots_in_use);
1454
1455 /*******************************************************************************
1456  * DSC Interfaces
1457  ******************************************************************************/
1458 #include "dc_dsc.h"
1459
1460 /*******************************************************************************
1461  * Disable acc mode Interfaces
1462  ******************************************************************************/
1463 void dc_disable_accelerated_mode(struct dc *dc);
1464
1465 #endif /* DC_INTERFACE_H_ */