drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #ifdef pr_fmt
  32 #undef pr_fmt
  33 #endif
  34
  35 #define pr_fmt(fmt) "amdgpu: " fmt
  36
  37 #ifdef dev_fmt
  38 #undef dev_fmt
  39 #endif
  40
  41 #define dev_fmt(fmt) "amdgpu: " fmt
  42
  43 #include "amdgpu_ctx.h"
  44
  45 #include <linux/atomic.h>
  46 #include <linux/wait.h>
  47 #include <linux/list.h>
  48 #include <linux/kref.h>
  49 #include <linux/rbtree.h>
  50 #include <linux/hashtable.h>
  51 #include <linux/dma-fence.h>
  52 #include <linux/pci.h>
  53
  54 #include <drm/ttm/ttm_bo.h>
  55 #include <drm/ttm/ttm_placement.h>
  56
  57 #include <drm/amdgpu_drm.h>
  58 #include <drm/drm_gem.h>
  59 #include <drm/drm_ioctl.h>
  60
  61 #include <kgd_kfd_interface.h>
  62 #include "dm_pp_interface.h"
  63 #include "kgd_pp_interface.h"
  64
  65 #include "amd_shared.h"
  66 #include "amdgpu_mode.h"
  67 #include "amdgpu_ih.h"
  68 #include "amdgpu_irq.h"
  69 #include "amdgpu_ucode.h"
  70 #include "amdgpu_ttm.h"
  71 #include "amdgpu_psp.h"
  72 #include "amdgpu_gds.h"
  73 #include "amdgpu_sync.h"
  74 #include "amdgpu_ring.h"
  75 #include "amdgpu_vm.h"
  76 #include "amdgpu_dpm.h"
  77 #include "amdgpu_acp.h"
  78 #include "amdgpu_uvd.h"
  79 #include "amdgpu_vce.h"
  80 #include "amdgpu_vcn.h"
  81 #include "amdgpu_jpeg.h"
  82 #include "amdgpu_vpe.h"
  83 #include "amdgpu_umsch_mm.h"
  84 #include "amdgpu_gmc.h"
  85 #include "amdgpu_gfx.h"
  86 #include "amdgpu_sdma.h"
  87 #include "amdgpu_lsdma.h"
  88 #include "amdgpu_nbio.h"
  89 #include "amdgpu_hdp.h"
  90 #include "amdgpu_dm.h"
  91 #include "amdgpu_virt.h"
  92 #include "amdgpu_csa.h"
  93 #include "amdgpu_mes_ctx.h"
  94 #include "amdgpu_gart.h"
  95 #include "amdgpu_debugfs.h"
  96 #include "amdgpu_job.h"
  97 #include "amdgpu_bo_list.h"
  98 #include "amdgpu_gem.h"
  99 #include "amdgpu_doorbell.h"
 100 #include "amdgpu_amdkfd.h"
 101 #include "amdgpu_discovery.h"
 102 #include "amdgpu_mes.h"
 103 #include "amdgpu_umc.h"
 104 #include "amdgpu_mmhub.h"
 105 #include "amdgpu_gfxhub.h"
 106 #include "amdgpu_df.h"
 107 #include "amdgpu_smuio.h"
 108 #include "amdgpu_fdinfo.h"
 109 #include "amdgpu_mca.h"
 110 #include "amdgpu_aca.h"
 111 #include "amdgpu_ras.h"
 112 #include "amdgpu_xcp.h"
 113 #include "amdgpu_seq64.h"
 114 #include "amdgpu_reg_state.h"
 115 #if defined(CONFIG_DRM_AMD_ISP)
 116 #include "amdgpu_isp.h"
 117 #endif
 118
 119 #define MAX_GPU_INSTANCE                64
 120
 121 #define GFX_SLICE_PERIOD_MS             250
 122
 123 struct amdgpu_gpu_instance {
 124         struct amdgpu_device            *adev;
 125         int                             mgpu_fan_enabled;
 126 };
 127
 128 struct amdgpu_mgpu_info {
 129         struct amdgpu_gpu_instance      gpu_ins[MAX_GPU_INSTANCE];
 130         struct mutex                    mutex;
 131         uint32_t                        num_gpu;
 132         uint32_t                        num_dgpu;
 133         uint32_t                        num_apu;
 134 };
 135
 136 enum amdgpu_ss {
 137         AMDGPU_SS_DRV_LOAD,
 138         AMDGPU_SS_DEV_D0,
 139         AMDGPU_SS_DEV_D3,
 140         AMDGPU_SS_DRV_UNLOAD
 141 };
 142
 143 struct amdgpu_hwip_reg_entry {
 144         u32             hwip;
 145         u32             inst;
 146         u32             seg;
 147         u32             reg_offset;
 148         const char      *reg_name;
 149 };
 150
 151 struct amdgpu_watchdog_timer {
 152         bool timeout_fatal_disable;
 153         uint32_t period; /* maxCycles = (1 << period), the number of cycles before a timeout */
 154 };
 155
 156 #define AMDGPU_MAX_TIMEOUT_PARAM_LENGTH 256
 157
 158 /*
 159  * Modules parameters.
 160  */
 161 extern int amdgpu_modeset;
 162 extern unsigned int amdgpu_vram_limit;
 163 extern int amdgpu_vis_vram_limit;
 164 extern int amdgpu_gart_size;
 165 extern int amdgpu_gtt_size;
 166 extern int amdgpu_moverate;
 167 extern int amdgpu_audio;
 168 extern int amdgpu_disp_priority;
 169 extern int amdgpu_hw_i2c;
 170 extern int amdgpu_pcie_gen2;
 171 extern int amdgpu_msi;
 172 extern char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 173 extern int amdgpu_dpm;
 174 extern int amdgpu_fw_load_type;
 175 extern int amdgpu_aspm;
 176 extern int amdgpu_runtime_pm;
 177 extern uint amdgpu_ip_block_mask;
 178 extern int amdgpu_bapm;
 179 extern int amdgpu_deep_color;
 180 extern int amdgpu_vm_size;
 181 extern int amdgpu_vm_block_size;
 182 extern int amdgpu_vm_fragment_size;
 183 extern int amdgpu_vm_fault_stop;
 184 extern int amdgpu_vm_debug;
 185 extern int amdgpu_vm_update_mode;
 186 extern int amdgpu_exp_hw_support;
 187 extern int amdgpu_dc;
 188 extern int amdgpu_sched_jobs;
 189 extern int amdgpu_sched_hw_submission;
 190 extern uint amdgpu_pcie_gen_cap;
 191 extern uint amdgpu_pcie_lane_cap;
 192 extern u64 amdgpu_cg_mask;
 193 extern uint amdgpu_pg_mask;
 194 extern uint amdgpu_sdma_phase_quantum;
 195 extern char *amdgpu_disable_cu;
 196 extern char *amdgpu_virtual_display;
 197 extern uint amdgpu_pp_feature_mask;
 198 extern uint amdgpu_force_long_training;
 199 extern int amdgpu_lbpw;
 200 extern int amdgpu_compute_multipipe;
 201 extern int amdgpu_gpu_recovery;
 202 extern int amdgpu_emu_mode;
 203 extern uint amdgpu_smu_memory_pool_size;
 204 extern int amdgpu_smu_pptable_id;
 205 extern uint amdgpu_dc_feature_mask;
 206 extern uint amdgpu_freesync_vid_mode;
 207 extern uint amdgpu_dc_debug_mask;
 208 extern uint amdgpu_dc_visual_confirm;
 209 extern int amdgpu_dm_abm_level;
 210 extern int amdgpu_backlight;
 211 extern int amdgpu_damage_clips;
 212 extern struct amdgpu_mgpu_info mgpu_info;
 213 extern int amdgpu_ras_enable;
 214 extern uint amdgpu_ras_mask;
 215 extern int amdgpu_bad_page_threshold;
 216 extern bool amdgpu_ignore_bad_page_threshold;
 217 extern struct amdgpu_watchdog_timer amdgpu_watchdog_timer;
 218 extern int amdgpu_async_gfx_ring;
 219 extern int amdgpu_mcbp;
 220 extern int amdgpu_discovery;
 221 extern int amdgpu_mes;
 222 extern int amdgpu_mes_log_enable;
 223 extern int amdgpu_mes_kiq;
 224 extern int amdgpu_uni_mes;
 225 extern int amdgpu_noretry;
 226 extern int amdgpu_force_asic_type;
 227 extern int amdgpu_smartshift_bias;
 228 extern int amdgpu_use_xgmi_p2p;
 229 extern int amdgpu_mtype_local;
 230 extern bool enforce_isolation;
 231 #ifdef CONFIG_HSA_AMD
 232 extern int sched_policy;
 233 extern bool debug_evictions;
 234 extern bool no_system_mem_limit;
 235 extern int halt_if_hws_hang;
 236 extern uint amdgpu_svm_default_granularity;
 237 #else
 238 static const int __maybe_unused sched_policy = KFD_SCHED_POLICY_HWS;
 239 static const bool __maybe_unused debug_evictions; /* = false */
 240 static const bool __maybe_unused no_system_mem_limit;
 241 static const int __maybe_unused halt_if_hws_hang;
 242 #endif
 243 #ifdef CONFIG_HSA_AMD_P2P
 244 extern bool pcie_p2p;
 245 #endif
 246
 247 extern int amdgpu_tmz;
 248 extern int amdgpu_reset_method;
 249
 250 #ifdef CONFIG_DRM_AMDGPU_SI
 251 extern int amdgpu_si_support;
 252 #endif
 253 #ifdef CONFIG_DRM_AMDGPU_CIK
 254 extern int amdgpu_cik_support;
 255 #endif
 256 extern int amdgpu_num_kcq;
 257
 258 #define AMDGPU_VCNFW_LOG_SIZE (32 * 1024)
 259 #define AMDGPU_UMSCHFW_LOG_SIZE (32 * 1024)
 260 extern int amdgpu_vcnfw_log;
 261 extern int amdgpu_sg_display;
 262 extern int amdgpu_umsch_mm;
 263 extern int amdgpu_seamless;
 264 extern int amdgpu_umsch_mm_fwlog;
 265
 266 extern int amdgpu_user_partt_mode;
 267 extern int amdgpu_agp;
 268
 269 extern int amdgpu_wbrf;
 270
 271 #define AMDGPU_VM_MAX_NUM_CTX                   4096
 272 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 273 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 274 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 275 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 276 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 277 #define AMDGPUFB_CONN_LIMIT                     4
 278 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 279
 280 #define AMDGPU_VBIOS_VGA_ALLOCATION             (9 * 1024 * 1024) /* reserve 8MB for vga emulator and 1 MB for FB */
 281
 282 /* hard reset data */
 283 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 284
 285 /* reset flags */
 286 #define AMDGPU_RESET_GFX                        (1 << 0)
 287 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 288 #define AMDGPU_RESET_DMA                        (1 << 2)
 289 #define AMDGPU_RESET_CP                         (1 << 3)
 290 #define AMDGPU_RESET_GRBM                       (1 << 4)
 291 #define AMDGPU_RESET_DMA1                       (1 << 5)
 292 #define AMDGPU_RESET_RLC                        (1 << 6)
 293 #define AMDGPU_RESET_SEM                        (1 << 7)
 294 #define AMDGPU_RESET_IH                         (1 << 8)
 295 #define AMDGPU_RESET_VMC                        (1 << 9)
 296 #define AMDGPU_RESET_MC                         (1 << 10)
 297 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 298 #define AMDGPU_RESET_UVD                        (1 << 12)
 299 #define AMDGPU_RESET_VCE                        (1 << 13)
 300 #define AMDGPU_RESET_VCE1                       (1 << 14)
 301
 302 /* max cursor sizes (in pixels) */
 303 #define CIK_CURSOR_WIDTH 128
 304 #define CIK_CURSOR_HEIGHT 128
 305
 306 /* smart shift bias level limits */
 307 #define AMDGPU_SMARTSHIFT_MAX_BIAS (100)
 308 #define AMDGPU_SMARTSHIFT_MIN_BIAS (-100)
 309
 310 /* Extra time delay(in ms) to eliminate the influence of temperature momentary fluctuation */
 311 #define AMDGPU_SWCTF_EXTRA_DELAY                50
 312
 313 struct amdgpu_xcp_mgr;
 314 struct amdgpu_device;
 315 struct amdgpu_irq_src;
 316 struct amdgpu_fpriv;
 317 struct amdgpu_bo_va_mapping;
 318 struct kfd_vm_fault_info;
 319 struct amdgpu_hive_info;
 320 struct amdgpu_reset_context;
 321 struct amdgpu_reset_control;
 322
 323 enum amdgpu_cp_irq {
 324         AMDGPU_CP_IRQ_GFX_ME0_PIPE0_EOP = 0,
 325         AMDGPU_CP_IRQ_GFX_ME0_PIPE1_EOP,
 326         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 327         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 328         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 329         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 330         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 331         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 332         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 333         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 334
 335         AMDGPU_CP_IRQ_LAST
 336 };
 337
 338 enum amdgpu_thermal_irq {
 339         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 340         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 341
 342         AMDGPU_THERMAL_IRQ_LAST
 343 };
 344
 345 enum amdgpu_kiq_irq {
 346         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 347         AMDGPU_CP_KIQ_IRQ_LAST
 348 };
 349 #define SRIOV_USEC_TIMEOUT  1200000 /* wait 12 * 100ms for SRIOV */
 350 #define MAX_KIQ_REG_WAIT       5000 /* in usecs, 5ms */
 351 #define MAX_KIQ_REG_BAILOUT_INTERVAL   5 /* in msecs, 5ms */
 352 #define MAX_KIQ_REG_TRY 1000
 353
 354 int amdgpu_device_ip_set_clockgating_state(void *dev,
 355                                            enum amd_ip_block_type block_type,
 356                                            enum amd_clockgating_state state);
 357 int amdgpu_device_ip_set_powergating_state(void *dev,
 358                                            enum amd_ip_block_type block_type,
 359                                            enum amd_powergating_state state);
 360 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 361                                             u64 *flags);
 362 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 363                                    enum amd_ip_block_type block_type);
 364 bool amdgpu_device_ip_is_valid(struct amdgpu_device *adev,
 365                               enum amd_ip_block_type block_type);
 366 int amdgpu_ip_block_suspend(struct amdgpu_ip_block *ip_block);
 367
 368 int amdgpu_ip_block_resume(struct amdgpu_ip_block *ip_block);
 369
 370 #define AMDGPU_MAX_IP_NUM 16
 371
 372 struct amdgpu_ip_block_status {
 373         bool valid;
 374         bool sw;
 375         bool hw;
 376         bool late_initialized;
 377         bool hang;
 378 };
 379
 380 struct amdgpu_ip_block_version {
 381         const enum amd_ip_block_type type;
 382         const u32 major;
 383         const u32 minor;
 384         const u32 rev;
 385         const struct amd_ip_funcs *funcs;
 386 };
 387
 388 struct amdgpu_ip_block {
 389         struct amdgpu_ip_block_status status;
 390         const struct amdgpu_ip_block_version *version;
 391         struct amdgpu_device *adev;
 392 };
 393
 394 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 395                                        enum amd_ip_block_type type,
 396                                        u32 major, u32 minor);
 397
 398 struct amdgpu_ip_block *
 399 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 400                               enum amd_ip_block_type type);
 401
 402 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 403                                const struct amdgpu_ip_block_version *ip_block_version);
 404
 405 /*
 406  * BIOS.
 407  */
 408 bool amdgpu_get_bios(struct amdgpu_device *adev);
 409 bool amdgpu_read_bios(struct amdgpu_device *adev);
 410 bool amdgpu_soc15_read_bios_from_rom(struct amdgpu_device *adev,
 411                                      u8 *bios, u32 length_bytes);
 412 /*
 413  * Clocks
 414  */
 415
 416 #define AMDGPU_MAX_PPLL 3
 417
 418 struct amdgpu_clock {
 419         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 420         struct amdgpu_pll spll;
 421         struct amdgpu_pll mpll;
 422         /* 10 Khz units */
 423         uint32_t default_mclk;
 424         uint32_t default_sclk;
 425         uint32_t default_dispclk;
 426         uint32_t current_dispclk;
 427         uint32_t dp_extclk;
 428         uint32_t max_pixel_clock;
 429 };
 430
 431 /* sub-allocation manager, it has to be protected by another lock.
 432  * By conception this is an helper for other part of the driver
 433  * like the indirect buffer or semaphore, which both have their
 434  * locking.
 435  *
 436  * Principe is simple, we keep a list of sub allocation in offset
 437  * order (first entry has offset == 0, last entry has the highest
 438  * offset).
 439  *
 440  * When allocating new object we first check if there is room at
 441  * the end total_size - (last_object_offset + last_object_size) >=
 442  * alloc_size. If so we allocate new object there.
 443  *
 444  * When there is not enough room at the end, we start waiting for
 445  * each sub object until we reach object_offset+object_size >=
 446  * alloc_size, this object then become the sub object we return.
 447  *
 448  * Alignment can't be bigger than page size.
 449  *
 450  * Hole are not considered for allocation to keep things simple.
 451  * Assumption is that there won't be hole (all object on same
 452  * alignment).
 453  */
 454
 455 struct amdgpu_sa_manager {
 456         struct drm_suballoc_manager     base;
 457         struct amdgpu_bo                *bo;
 458         uint64_t                        gpu_addr;
 459         void                            *cpu_ptr;
 460 };
 461
 462 int amdgpu_fence_slab_init(void);
 463 void amdgpu_fence_slab_fini(void);
 464
 465 /*
 466  * IRQS.
 467  */
 468
 469 struct amdgpu_flip_work {
 470         struct delayed_work             flip_work;
 471         struct work_struct              unpin_work;
 472         struct amdgpu_device            *adev;
 473         int                             crtc_id;
 474         u32                             target_vblank;
 475         uint64_t                        base;
 476         struct drm_pending_vblank_event *event;
 477         struct amdgpu_bo                *old_abo;
 478         unsigned                        shared_count;
 479         struct dma_fence                **shared;
 480         struct dma_fence_cb             cb;
 481         bool                            async;
 482 };
 483
 484
 485 /*
 486  * file private structure
 487  */
 488
 489 struct amdgpu_fpriv {
 490         struct amdgpu_vm        vm;
 491         struct amdgpu_bo_va     *prt_va;
 492         struct amdgpu_bo_va     *csa_va;
 493         struct amdgpu_bo_va     *seq64_va;
 494         struct mutex            bo_list_lock;
 495         struct idr              bo_list_handles;
 496         struct amdgpu_ctx_mgr   ctx_mgr;
 497         /** GPU partition selection */
 498         uint32_t                xcp_id;
 499 };
 500
 501 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv);
 502
 503 /*
 504  * Writeback
 505  */
 506 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
 507
 508 struct amdgpu_wb {
 509         struct amdgpu_bo        *wb_obj;
 510         volatile uint32_t       *wb;
 511         uint64_t                gpu_addr;
 512         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 513         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 514         spinlock_t              lock;
 515 };
 516
 517 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 518 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 519
 520 /*
 521  * Benchmarking
 522  */
 523 int amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 524
 525 /*
 526  * ASIC specific register table accessible by UMD
 527  */
 528 struct amdgpu_allowed_register_entry {
 529         uint32_t reg_offset;
 530         bool grbm_indexed;
 531 };
 532
 533 /**
 534  * enum amd_reset_method - Methods for resetting AMD GPU devices
 535  *
 536  * @AMD_RESET_METHOD_NONE: The device will not be reset.
 537  * @AMD_RESET_LEGACY: Method reserved for SI, CIK and VI ASICs.
 538  * @AMD_RESET_MODE0: Reset the entire ASIC. Not currently available for the
 539  *                   any device.
 540  * @AMD_RESET_MODE1: Resets all IP blocks on the ASIC (SDMA, GFX, VCN, etc.)
 541  *                   individually. Suitable only for some discrete GPU, not
 542  *                   available for all ASICs.
 543  * @AMD_RESET_MODE2: Resets a lesser level of IPs compared to MODE1. Which IPs
 544  *                   are reset depends on the ASIC. Notably doesn't reset IPs
 545  *                   shared with the CPU on APUs or the memory controllers (so
 546  *                   VRAM is not lost). Not available on all ASICs.
 547  * @AMD_RESET_BACO: BACO (Bus Alive, Chip Off) method powers off and on the card
 548  *                  but without powering off the PCI bus. Suitable only for
 549  *                  discrete GPUs.
 550  * @AMD_RESET_PCI: Does a full bus reset using core Linux subsystem PCI reset
 551  *                 and does a secondary bus reset or FLR, depending on what the
 552  *                 underlying hardware supports.
 553  *
 554  * Methods available for AMD GPU driver for resetting the device. Not all
 555  * methods are suitable for every device. User can override the method using
 556  * module parameter `reset_method`.
 557  */
 558 enum amd_reset_method {
 559         AMD_RESET_METHOD_NONE = -1,
 560         AMD_RESET_METHOD_LEGACY = 0,
 561         AMD_RESET_METHOD_MODE0,
 562         AMD_RESET_METHOD_MODE1,
 563         AMD_RESET_METHOD_MODE2,
 564         AMD_RESET_METHOD_BACO,
 565         AMD_RESET_METHOD_PCI,
 566         AMD_RESET_METHOD_ON_INIT,
 567 };
 568
 569 struct amdgpu_video_codec_info {
 570         u32 codec_type;
 571         u32 max_width;
 572         u32 max_height;
 573         u32 max_pixels_per_frame;
 574         u32 max_level;
 575 };
 576
 577 #define codec_info_build(type, width, height, level) \
 578                          .codec_type = type,\
 579                          .max_width = width,\
 580                          .max_height = height,\
 581                          .max_pixels_per_frame = height * width,\
 582                          .max_level = level,
 583
 584 struct amdgpu_video_codecs {
 585         const u32 codec_count;
 586         const struct amdgpu_video_codec_info *codec_array;
 587 };
 588
 589 /*
 590  * ASIC specific functions.
 591  */
 592 struct amdgpu_asic_funcs {
 593         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 594         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 595                                    u8 *bios, u32 length_bytes);
 596         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 597                              u32 sh_num, u32 reg_offset, u32 *value);
 598         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 599         int (*reset)(struct amdgpu_device *adev);
 600         enum amd_reset_method (*reset_method)(struct amdgpu_device *adev);
 601         /* get the reference clock */
 602         u32 (*get_xclk)(struct amdgpu_device *adev);
 603         /* MM block clocks */
 604         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 605         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 606         /* static power management */
 607         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 608         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 609         /* get config memsize register */
 610         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 611         /* flush hdp write queue */
 612         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 613         /* invalidate hdp read cache */
 614         void (*invalidate_hdp)(struct amdgpu_device *adev,
 615                                struct amdgpu_ring *ring);
 616         /* check if the asic needs a full reset of if soft reset will work */
 617         bool (*need_full_reset)(struct amdgpu_device *adev);
 618         /* initialize doorbell layout for specific asic*/
 619         void (*init_doorbell_index)(struct amdgpu_device *adev);
 620         /* PCIe bandwidth usage */
 621         void (*get_pcie_usage)(struct amdgpu_device *adev, uint64_t *count0,
 622                                uint64_t *count1);
 623         /* do we need to reset the asic at init time (e.g., kexec) */
 624         bool (*need_reset_on_init)(struct amdgpu_device *adev);
 625         /* PCIe replay counter */
 626         uint64_t (*get_pcie_replay_count)(struct amdgpu_device *adev);
 627         /* device supports BACO */
 628         int (*supports_baco)(struct amdgpu_device *adev);
 629         /* pre asic_init quirks */
 630         void (*pre_asic_init)(struct amdgpu_device *adev);
 631         /* enter/exit umd stable pstate */
 632         int (*update_umd_stable_pstate)(struct amdgpu_device *adev, bool enter);
 633         /* query video codecs */
 634         int (*query_video_codecs)(struct amdgpu_device *adev, bool encode,
 635                                   const struct amdgpu_video_codecs **codecs);
 636         /* encode "> 32bits" smn addressing */
 637         u64 (*encode_ext_smn_addressing)(int ext_id);
 638
 639         ssize_t (*get_reg_state)(struct amdgpu_device *adev,
 640                                  enum amdgpu_reg_state reg_state, void *buf,
 641                                  size_t max_size);
 642 };
 643
 644 /*
 645  * IOCTL.
 646  */
 647 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 648                                 struct drm_file *filp);
 649
 650 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 651 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 652                                     struct drm_file *filp);
 653 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 654 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 655                                 struct drm_file *filp);
 656
 657 /* VRAM scratch page for HDP bug, default vram page */
 658 struct amdgpu_mem_scratch {
 659         struct amdgpu_bo                *robj;
 660         volatile uint32_t               *ptr;
 661         u64                             gpu_addr;
 662 };
 663
 664 /*
 665  * CGS
 666  */
 667 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 668 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 669
 670 /*
 671  * Core structure, functions and helpers.
 672  */
 673 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 674 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 675
 676 typedef uint32_t (*amdgpu_rreg_ext_t)(struct amdgpu_device*, uint64_t);
 677 typedef void (*amdgpu_wreg_ext_t)(struct amdgpu_device*, uint64_t, uint32_t);
 678
 679 typedef uint64_t (*amdgpu_rreg64_t)(struct amdgpu_device*, uint32_t);
 680 typedef void (*amdgpu_wreg64_t)(struct amdgpu_device*, uint32_t, uint64_t);
 681
 682 typedef uint64_t (*amdgpu_rreg64_ext_t)(struct amdgpu_device*, uint64_t);
 683 typedef void (*amdgpu_wreg64_ext_t)(struct amdgpu_device*, uint64_t, uint64_t);
 684
 685 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 686 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 687
 688 struct amdgpu_mmio_remap {
 689         u32 reg_offset;
 690         resource_size_t bus_addr;
 691 };
 692
 693 /* Define the HW IP blocks will be used in driver , add more if necessary */
 694 enum amd_hw_ip_block_type {
 695         GC_HWIP = 1,
 696         HDP_HWIP,
 697         SDMA0_HWIP,
 698         SDMA1_HWIP,
 699         SDMA2_HWIP,
 700         SDMA3_HWIP,
 701         SDMA4_HWIP,
 702         SDMA5_HWIP,
 703         SDMA6_HWIP,
 704         SDMA7_HWIP,
 705         LSDMA_HWIP,
 706         MMHUB_HWIP,
 707         ATHUB_HWIP,
 708         NBIO_HWIP,
 709         MP0_HWIP,
 710         MP1_HWIP,
 711         UVD_HWIP,
 712         VCN_HWIP = UVD_HWIP,
 713         JPEG_HWIP = VCN_HWIP,
 714         VCN1_HWIP,
 715         VCE_HWIP,
 716         VPE_HWIP,
 717         DF_HWIP,
 718         DCE_HWIP,
 719         OSSSYS_HWIP,
 720         SMUIO_HWIP,
 721         PWR_HWIP,
 722         NBIF_HWIP,
 723         THM_HWIP,
 724         CLK_HWIP,
 725         UMC_HWIP,
 726         RSMU_HWIP,
 727         XGMI_HWIP,
 728         DCI_HWIP,
 729         PCIE_HWIP,
 730         ISP_HWIP,
 731         MAX_HWIP
 732 };
 733
 734 #define HWIP_MAX_INSTANCE       44
 735
 736 #define HW_ID_MAX               300
 737 #define IP_VERSION_FULL(mj, mn, rv, var, srev) \
 738         (((mj) << 24) | ((mn) << 16) | ((rv) << 8) | ((var) << 4) | (srev))
 739 #define IP_VERSION(mj, mn, rv)          IP_VERSION_FULL(mj, mn, rv, 0, 0)
 740 #define IP_VERSION_MAJ(ver)             ((ver) >> 24)
 741 #define IP_VERSION_MIN(ver)             (((ver) >> 16) & 0xFF)
 742 #define IP_VERSION_REV(ver)             (((ver) >> 8) & 0xFF)
 743 #define IP_VERSION_VARIANT(ver)         (((ver) >> 4) & 0xF)
 744 #define IP_VERSION_SUBREV(ver)          ((ver) & 0xF)
 745 #define IP_VERSION_MAJ_MIN_REV(ver)     ((ver) >> 8)
 746
 747 struct amdgpu_ip_map_info {
 748         /* Map of logical to actual dev instances/mask */
 749         uint32_t                dev_inst[MAX_HWIP][HWIP_MAX_INSTANCE];
 750         int8_t (*logical_to_dev_inst)(struct amdgpu_device *adev,
 751                                       enum amd_hw_ip_block_type block,
 752                                       int8_t inst);
 753         uint32_t (*logical_to_dev_mask)(struct amdgpu_device *adev,
 754                                         enum amd_hw_ip_block_type block,
 755                                         uint32_t mask);
 756 };
 757
 758 struct amd_powerplay {
 759         void *pp_handle;
 760         const struct amd_pm_funcs *pp_funcs;
 761 };
 762
 763 struct ip_discovery_top;
 764
 765 /* polaris10 kickers */
 766 #define ASICID_IS_P20(did, rid)         (((did == 0x67DF) && \
 767                                          ((rid == 0xE3) || \
 768                                           (rid == 0xE4) || \
 769                                           (rid == 0xE5) || \
 770                                           (rid == 0xE7) || \
 771                                           (rid == 0xEF))) || \
 772                                          ((did == 0x6FDF) && \
 773                                          ((rid == 0xE7) || \
 774                                           (rid == 0xEF) || \
 775                                           (rid == 0xFF))))
 776
 777 #define ASICID_IS_P30(did, rid)         ((did == 0x67DF) && \
 778                                         ((rid == 0xE1) || \
 779                                          (rid == 0xF7)))
 780
 781 /* polaris11 kickers */
 782 #define ASICID_IS_P21(did, rid)         (((did == 0x67EF) && \
 783                                          ((rid == 0xE0) || \
 784                                           (rid == 0xE5))) || \
 785                                          ((did == 0x67FF) && \
 786                                          ((rid == 0xCF) || \
 787                                           (rid == 0xEF) || \
 788                                           (rid == 0xFF))))
 789
 790 #define ASICID_IS_P31(did, rid)         ((did == 0x67EF) && \
 791                                         ((rid == 0xE2)))
 792
 793 /* polaris12 kickers */
 794 #define ASICID_IS_P23(did, rid)         (((did == 0x6987) && \
 795                                          ((rid == 0xC0) || \
 796                                           (rid == 0xC1) || \
 797                                           (rid == 0xC3) || \
 798                                           (rid == 0xC7))) || \
 799                                          ((did == 0x6981) && \
 800                                          ((rid == 0x00) || \
 801                                           (rid == 0x01) || \
 802                                           (rid == 0x10))))
 803
 804 struct amdgpu_mqd_prop {
 805         uint64_t mqd_gpu_addr;
 806         uint64_t hqd_base_gpu_addr;
 807         uint64_t rptr_gpu_addr;
 808         uint64_t wptr_gpu_addr;
 809         uint32_t queue_size;
 810         bool use_doorbell;
 811         uint32_t doorbell_index;
 812         uint64_t eop_gpu_addr;
 813         uint32_t hqd_pipe_priority;
 814         uint32_t hqd_queue_priority;
 815         bool allow_tunneling;
 816         bool hqd_active;
 817 };
 818
 819 struct amdgpu_mqd {
 820         unsigned mqd_size;
 821         int (*init_mqd)(struct amdgpu_device *adev, void *mqd,
 822                         struct amdgpu_mqd_prop *p);
 823 };
 824
 825 /*
 826  * Custom Init levels could be defined for different situations where a full
 827  * initialization of all hardware blocks are not expected. Sample cases are
 828  * custom init sequences after resume after S0i3/S3, reset on initialization,
 829  * partial reset of blocks etc. Presently, this defines only two levels. Levels
 830  * are described in corresponding struct definitions - amdgpu_init_default,
 831  * amdgpu_init_minimal_xgmi.
 832  */
 833 enum amdgpu_init_lvl_id {
 834         AMDGPU_INIT_LEVEL_DEFAULT,
 835         AMDGPU_INIT_LEVEL_MINIMAL_XGMI,
 836 };
 837
 838 struct amdgpu_init_level {
 839         enum amdgpu_init_lvl_id level;
 840         uint32_t hwini_ip_block_mask;
 841 };
 842
 843 #define AMDGPU_RESET_MAGIC_NUM 64
 844 #define AMDGPU_MAX_DF_PERFMONS 4
 845 struct amdgpu_reset_domain;
 846 struct amdgpu_fru_info;
 847
 848 /*
 849  * Non-zero (true) if the GPU has VRAM. Zero (false) otherwise.
 850  */
 851 #define AMDGPU_HAS_VRAM(_adev) ((_adev)->gmc.real_vram_size)
 852
 853 struct amdgpu_device {
 854         struct device                   *dev;
 855         struct pci_dev                  *pdev;
 856         struct drm_device               ddev;
 857
 858 #ifdef CONFIG_DRM_AMD_ACP
 859         struct amdgpu_acp               acp;
 860 #endif
 861         struct amdgpu_hive_info *hive;
 862         struct amdgpu_xcp_mgr *xcp_mgr;
 863         /* ASIC */
 864         enum amd_asic_type              asic_type;
 865         uint32_t                        family;
 866         uint32_t                        rev_id;
 867         uint32_t                        external_rev_id;
 868         unsigned long                   flags;
 869         unsigned long                   apu_flags;
 870         int                             usec_timeout;
 871         const struct amdgpu_asic_funcs  *asic_funcs;
 872         bool                            shutdown;
 873         bool                            need_swiotlb;
 874         bool                            accel_working;
 875         struct notifier_block           acpi_nb;
 876         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 877         struct debugfs_blob_wrapper     debugfs_vbios_blob;
 878         struct debugfs_blob_wrapper     debugfs_discovery_blob;
 879         struct mutex                    srbm_mutex;
 880         /* GRBM index mutex. Protects concurrent access to GRBM index */
 881         struct mutex                    grbm_idx_mutex;
 882         struct dev_pm_domain            vga_pm_domain;
 883         bool                            have_disp_power_ref;
 884         bool                            have_atomics_support;
 885
 886         /* BIOS */
 887         bool                            is_atom_fw;
 888         uint8_t                         *bios;
 889         uint32_t                        bios_size;
 890         uint32_t                        bios_scratch_reg_offset;
 891         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 892
 893         /* Register/doorbell mmio */
 894         resource_size_t                 rmmio_base;
 895         resource_size_t                 rmmio_size;
 896         void __iomem                    *rmmio;
 897         /* protects concurrent MM_INDEX/DATA based register access */
 898         spinlock_t mmio_idx_lock;
 899         struct amdgpu_mmio_remap        rmmio_remap;
 900         /* protects concurrent SMC based register access */
 901         spinlock_t smc_idx_lock;
 902         amdgpu_rreg_t                   smc_rreg;
 903         amdgpu_wreg_t                   smc_wreg;
 904         /* protects concurrent PCIE register access */
 905         spinlock_t pcie_idx_lock;
 906         amdgpu_rreg_t                   pcie_rreg;
 907         amdgpu_wreg_t                   pcie_wreg;
 908         amdgpu_rreg_t                   pciep_rreg;
 909         amdgpu_wreg_t                   pciep_wreg;
 910         amdgpu_rreg_ext_t               pcie_rreg_ext;
 911         amdgpu_wreg_ext_t               pcie_wreg_ext;
 912         amdgpu_rreg64_t                 pcie_rreg64;
 913         amdgpu_wreg64_t                 pcie_wreg64;
 914         amdgpu_rreg64_ext_t                     pcie_rreg64_ext;
 915         amdgpu_wreg64_ext_t                     pcie_wreg64_ext;
 916         /* protects concurrent UVD register access */
 917         spinlock_t uvd_ctx_idx_lock;
 918         amdgpu_rreg_t                   uvd_ctx_rreg;
 919         amdgpu_wreg_t                   uvd_ctx_wreg;
 920         /* protects concurrent DIDT register access */
 921         spinlock_t didt_idx_lock;
 922         amdgpu_rreg_t                   didt_rreg;
 923         amdgpu_wreg_t                   didt_wreg;
 924         /* protects concurrent gc_cac register access */
 925         spinlock_t gc_cac_idx_lock;
 926         amdgpu_rreg_t                   gc_cac_rreg;
 927         amdgpu_wreg_t                   gc_cac_wreg;
 928         /* protects concurrent se_cac register access */
 929         spinlock_t se_cac_idx_lock;
 930         amdgpu_rreg_t                   se_cac_rreg;
 931         amdgpu_wreg_t                   se_cac_wreg;
 932         /* protects concurrent ENDPOINT (audio) register access */
 933         spinlock_t audio_endpt_idx_lock;
 934         amdgpu_block_rreg_t             audio_endpt_rreg;
 935         amdgpu_block_wreg_t             audio_endpt_wreg;
 936         struct amdgpu_doorbell          doorbell;
 937
 938         /* clock/pll info */
 939         struct amdgpu_clock            clock;
 940
 941         /* MC */
 942         struct amdgpu_gmc               gmc;
 943         struct amdgpu_gart              gart;
 944         dma_addr_t                      dummy_page_addr;
 945         struct amdgpu_vm_manager        vm_manager;
 946         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 947         DECLARE_BITMAP(vmhubs_mask, AMDGPU_MAX_VMHUBS);
 948
 949         /* memory management */
 950         struct amdgpu_mman              mman;
 951         struct amdgpu_mem_scratch       mem_scratch;
 952         struct amdgpu_wb                wb;
 953         atomic64_t                      num_bytes_moved;
 954         atomic64_t                      num_evictions;
 955         atomic64_t                      num_vram_cpu_page_faults;
 956         atomic_t                        gpu_reset_counter;
 957         atomic_t                        vram_lost_counter;
 958
 959         /* data for buffer migration throttling */
 960         struct {
 961                 spinlock_t              lock;
 962                 s64                     last_update_us;
 963                 s64                     accum_us; /* accumulated microseconds */
 964                 s64                     accum_us_vis; /* for visible VRAM */
 965                 u32                     log2_max_MBps;
 966         } mm_stats;
 967
 968         /* display */
 969         bool                            enable_virtual_display;
 970         struct amdgpu_vkms_output       *amdgpu_vkms_output;
 971         struct amdgpu_mode_info         mode_info;
 972         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
 973         struct delayed_work         hotplug_work;
 974         struct amdgpu_irq_src           crtc_irq;
 975         struct amdgpu_irq_src           vline0_irq;
 976         struct amdgpu_irq_src           vupdate_irq;
 977         struct amdgpu_irq_src           pageflip_irq;
 978         struct amdgpu_irq_src           hpd_irq;
 979         struct amdgpu_irq_src           dmub_trace_irq;
 980         struct amdgpu_irq_src           dmub_outbox_irq;
 981
 982         /* rings */
 983         u64                             fence_context;
 984         unsigned                        num_rings;
 985         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
 986         struct dma_fence __rcu          *gang_submit;
 987         bool                            ib_pool_ready;
 988         struct amdgpu_sa_manager        ib_pools[AMDGPU_IB_POOL_MAX];
 989         struct amdgpu_sched             gpu_sched[AMDGPU_HW_IP_NUM][AMDGPU_RING_PRIO_MAX];
 990
 991         /* interrupts */
 992         struct amdgpu_irq               irq;
 993
 994         /* powerplay */
 995         struct amd_powerplay            powerplay;
 996         struct amdgpu_pm                pm;
 997         u64                             cg_flags;
 998         u32                             pg_flags;
 999
1000         /* nbio */
1001         struct amdgpu_nbio              nbio;
1002
1003         /* hdp */
1004         struct amdgpu_hdp               hdp;
1005
1006         /* smuio */
1007         struct amdgpu_smuio             smuio;
1008
1009         /* mmhub */
1010         struct amdgpu_mmhub             mmhub;
1011
1012         /* gfxhub */
1013         struct amdgpu_gfxhub            gfxhub;
1014
1015         /* gfx */
1016         struct amdgpu_gfx               gfx;
1017
1018         /* sdma */
1019         struct amdgpu_sdma              sdma;
1020
1021         /* lsdma */
1022         struct amdgpu_lsdma             lsdma;
1023
1024         /* uvd */
1025         struct amdgpu_uvd               uvd;
1026
1027         /* vce */
1028         struct amdgpu_vce               vce;
1029
1030         /* vcn */
1031         struct amdgpu_vcn               vcn;
1032
1033         /* jpeg */
1034         struct amdgpu_jpeg              jpeg;
1035
1036         /* vpe */
1037         struct amdgpu_vpe               vpe;
1038
1039         /* umsch */
1040         struct amdgpu_umsch_mm          umsch_mm;
1041         bool                            enable_umsch_mm;
1042
1043         /* firmwares */
1044         struct amdgpu_firmware          firmware;
1045
1046         /* PSP */
1047         struct psp_context              psp;
1048
1049         /* GDS */
1050         struct amdgpu_gds               gds;
1051
1052         /* for userq and VM fences */
1053         struct amdgpu_seq64             seq64;
1054
1055         /* KFD */
1056         struct amdgpu_kfd_dev           kfd;
1057
1058         /* UMC */
1059         struct amdgpu_umc               umc;
1060
1061         /* display related functionality */
1062         struct amdgpu_display_manager dm;
1063
1064 #if defined(CONFIG_DRM_AMD_ISP)
1065         /* isp */
1066         struct amdgpu_isp               isp;
1067 #endif
1068
1069         /* mes */
1070         bool                            enable_mes;
1071         bool                            enable_mes_kiq;
1072         bool                            enable_uni_mes;
1073         struct amdgpu_mes               mes;
1074         struct amdgpu_mqd               mqds[AMDGPU_HW_IP_NUM];
1075
1076         /* df */
1077         struct amdgpu_df                df;
1078
1079         /* MCA */
1080         struct amdgpu_mca               mca;
1081
1082         /* ACA */
1083         struct amdgpu_aca               aca;
1084
1085         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1086         uint32_t                        harvest_ip_mask;
1087         int                             num_ip_blocks;
1088         struct mutex    mn_lock;
1089         DECLARE_HASHTABLE(mn_hash, 7);
1090
1091         /* tracking pinned memory */
1092         atomic64_t vram_pin_size;
1093         atomic64_t visible_pin_size;
1094         atomic64_t gart_pin_size;
1095
1096         /* soc15 register offset based on ip, instance and  segment */
1097         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
1098         struct amdgpu_ip_map_info       ip_map;
1099
1100         /* delayed work_func for deferring clockgating during resume */
1101         struct delayed_work     delayed_init_work;
1102
1103         struct amdgpu_virt      virt;
1104
1105         /* record hw reset is performed */
1106         bool has_hw_reset;
1107         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1108
1109         /* s3/s4 mask */
1110         bool                            in_suspend;
1111         bool                            in_s3;
1112         bool                            in_s4;
1113         bool                            in_s0ix;
1114
1115         enum pp_mp1_state               mp1_state;
1116         struct amdgpu_doorbell_index doorbell_index;
1117
1118         struct mutex                    notifier_lock;
1119
1120         int asic_reset_res;
1121         struct work_struct              xgmi_reset_work;
1122         struct list_head                reset_list;
1123
1124         long                            gfx_timeout;
1125         long                            sdma_timeout;
1126         long                            video_timeout;
1127         long                            compute_timeout;
1128         long                            psp_timeout;
1129
1130         uint64_t                        unique_id;
1131         uint64_t        df_perfmon_config_assign_mask[AMDGPU_MAX_DF_PERFMONS];
1132
1133         /* enable runtime pm on the device */
1134         bool                            in_runpm;
1135         bool                            has_pr3;
1136
1137         bool                            ucode_sysfs_en;
1138
1139         struct amdgpu_fru_info          *fru_info;
1140         atomic_t                        throttling_logging_enabled;
1141         struct ratelimit_state          throttling_logging_rs;
1142         uint32_t                        ras_hw_enabled;
1143         uint32_t                        ras_enabled;
1144
1145         bool                            no_hw_access;
1146         struct pci_saved_state          *pci_state;
1147         pci_channel_state_t             pci_channel_state;
1148
1149         /* Track auto wait count on s_barrier settings */
1150         bool                            barrier_has_auto_waitcnt;
1151
1152         struct amdgpu_reset_control     *reset_cntl;
1153         uint32_t                        ip_versions[MAX_HWIP][HWIP_MAX_INSTANCE];
1154
1155         bool                            ram_is_direct_mapped;
1156
1157         struct list_head                ras_list;
1158
1159         struct ip_discovery_top         *ip_top;
1160
1161         struct amdgpu_reset_domain      *reset_domain;
1162
1163         struct mutex                    benchmark_mutex;
1164
1165         bool                            scpm_enabled;
1166         uint32_t                        scpm_status;
1167
1168         struct work_struct              reset_work;
1169
1170         bool                            job_hang;
1171         bool                            dc_enabled;
1172         /* Mask of active clusters */
1173         uint32_t                        aid_mask;
1174
1175         /* Debug */
1176         bool                            debug_vm;
1177         bool                            debug_largebar;
1178         bool                            debug_disable_soft_recovery;
1179         bool                            debug_use_vram_fw_buf;
1180         bool                            debug_enable_ras_aca;
1181         bool                            debug_exp_resets;
1182
1183         bool                            enforce_isolation[MAX_XCP];
1184         /* Added this mutex for cleaner shader isolation between GFX and compute processes */
1185         struct mutex                    enforce_isolation_mutex;
1186
1187         struct amdgpu_init_level *init_lvl;
1188 };
1189
1190 static inline uint32_t amdgpu_ip_version(const struct amdgpu_device *adev,
1191                                          uint8_t ip, uint8_t inst)
1192 {
1193         /* This considers only major/minor/rev and ignores
1194          * subrevision/variant fields.
1195          */
1196         return adev->ip_versions[ip][inst] & ~0xFFU;
1197 }
1198
1199 static inline uint32_t amdgpu_ip_version_full(const struct amdgpu_device *adev,
1200                                               uint8_t ip, uint8_t inst)
1201 {
1202         /* This returns full version - major/minor/rev/variant/subrevision */
1203         return adev->ip_versions[ip][inst];
1204 }
1205
1206 static inline struct amdgpu_device *drm_to_adev(struct drm_device *ddev)
1207 {
1208         return container_of(ddev, struct amdgpu_device, ddev);
1209 }
1210
1211 static inline struct drm_device *adev_to_drm(struct amdgpu_device *adev)
1212 {
1213         return &adev->ddev;
1214 }
1215
1216 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_device *bdev)
1217 {
1218         return container_of(bdev, struct amdgpu_device, mman.bdev);
1219 }
1220
1221 int amdgpu_device_init(struct amdgpu_device *adev,
1222                        uint32_t flags);
1223 void amdgpu_device_fini_hw(struct amdgpu_device *adev);
1224 void amdgpu_device_fini_sw(struct amdgpu_device *adev);
1225
1226 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1227
1228 void amdgpu_device_mm_access(struct amdgpu_device *adev, loff_t pos,
1229                              void *buf, size_t size, bool write);
1230 size_t amdgpu_device_aper_access(struct amdgpu_device *adev, loff_t pos,
1231                                  void *buf, size_t size, bool write);
1232
1233 void amdgpu_device_vram_access(struct amdgpu_device *adev, loff_t pos,
1234                                void *buf, size_t size, bool write);
1235 uint32_t amdgpu_device_wait_on_rreg(struct amdgpu_device *adev,
1236                             uint32_t inst, uint32_t reg_addr, char reg_name[],
1237                             uint32_t expected_value, uint32_t mask);
1238 uint32_t amdgpu_device_rreg(struct amdgpu_device *adev,
1239                             uint32_t reg, uint32_t acc_flags);
1240 u32 amdgpu_device_indirect_rreg_ext(struct amdgpu_device *adev,
1241                                     u64 reg_addr);
1242 uint32_t amdgpu_device_xcc_rreg(struct amdgpu_device *adev,
1243                                 uint32_t reg, uint32_t acc_flags,
1244                                 uint32_t xcc_id);
1245 void amdgpu_device_wreg(struct amdgpu_device *adev,
1246                         uint32_t reg, uint32_t v,
1247                         uint32_t acc_flags);
1248 void amdgpu_device_indirect_wreg_ext(struct amdgpu_device *adev,
1249                                      u64 reg_addr, u32 reg_data);
1250 void amdgpu_device_xcc_wreg(struct amdgpu_device *adev,
1251                             uint32_t reg, uint32_t v,
1252                             uint32_t acc_flags,
1253                             uint32_t xcc_id);
1254 void amdgpu_mm_wreg_mmio_rlc(struct amdgpu_device *adev,
1255                              uint32_t reg, uint32_t v, uint32_t xcc_id);
1256 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1257 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1258
1259 u32 amdgpu_device_indirect_rreg(struct amdgpu_device *adev,
1260                                 u32 reg_addr);
1261 u64 amdgpu_device_indirect_rreg64(struct amdgpu_device *adev,
1262                                   u32 reg_addr);
1263 u64 amdgpu_device_indirect_rreg64_ext(struct amdgpu_device *adev,
1264                                   u64 reg_addr);
1265 void amdgpu_device_indirect_wreg(struct amdgpu_device *adev,
1266                                  u32 reg_addr, u32 reg_data);
1267 void amdgpu_device_indirect_wreg64(struct amdgpu_device *adev,
1268                                    u32 reg_addr, u64 reg_data);
1269 void amdgpu_device_indirect_wreg64_ext(struct amdgpu_device *adev,
1270                                    u64 reg_addr, u64 reg_data);
1271 u32 amdgpu_device_get_rev_id(struct amdgpu_device *adev);
1272 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1273 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1274
1275 void amdgpu_device_set_sriov_virtual_display(struct amdgpu_device *adev);
1276
1277 int amdgpu_device_pre_asic_reset(struct amdgpu_device *adev,
1278                                  struct amdgpu_reset_context *reset_context);
1279
1280 int amdgpu_do_asic_reset(struct list_head *device_list_handle,
1281                          struct amdgpu_reset_context *reset_context);
1282
1283 int amdgpu_device_reinit_after_reset(struct amdgpu_reset_context *reset_context);
1284
1285 int emu_soc_asic_init(struct amdgpu_device *adev);
1286
1287 /*
1288  * Registers read & write functions.
1289  */
1290 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1291 #define AMDGPU_REGS_RLC (1<<2)
1292
1293 #define RREG32_NO_KIQ(reg) amdgpu_device_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1294 #define WREG32_NO_KIQ(reg, v) amdgpu_device_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1295
1296 #define RREG32_KIQ(reg) amdgpu_kiq_rreg(adev, (reg), 0)
1297 #define WREG32_KIQ(reg, v) amdgpu_kiq_wreg(adev, (reg), (v), 0)
1298
1299 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1300 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1301
1302 #define RREG32(reg) amdgpu_device_rreg(adev, (reg), 0)
1303 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_device_rreg(adev, (reg), 0))
1304 #define WREG32(reg, v) amdgpu_device_wreg(adev, (reg), (v), 0)
1305 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1306 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1307 #define RREG32_XCC(reg, inst) amdgpu_device_xcc_rreg(adev, (reg), 0, inst)
1308 #define WREG32_XCC(reg, v, inst) amdgpu_device_xcc_wreg(adev, (reg), (v), 0, inst)
1309 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1310 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1311 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1312 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1313 #define RREG32_PCIE_EXT(reg) adev->pcie_rreg_ext(adev, (reg))
1314 #define WREG32_PCIE_EXT(reg, v) adev->pcie_wreg_ext(adev, (reg), (v))
1315 #define RREG64_PCIE(reg) adev->pcie_rreg64(adev, (reg))
1316 #define WREG64_PCIE(reg, v) adev->pcie_wreg64(adev, (reg), (v))
1317 #define RREG64_PCIE_EXT(reg) adev->pcie_rreg64_ext(adev, (reg))
1318 #define WREG64_PCIE_EXT(reg, v) adev->pcie_wreg64_ext(adev, (reg), (v))
1319 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1320 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1321 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1322 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1323 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1324 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1325 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1326 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1327 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1328 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1329 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1330 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1331 #define WREG32_P(reg, val, mask)                                \
1332         do {                                                    \
1333                 uint32_t tmp_ = RREG32(reg);                    \
1334                 tmp_ &= (mask);                                 \
1335                 tmp_ |= ((val) & ~(mask));                      \
1336                 WREG32(reg, tmp_);                              \
1337         } while (0)
1338 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1339 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1340 #define WREG32_PLL_P(reg, val, mask)                            \
1341         do {                                                    \
1342                 uint32_t tmp_ = RREG32_PLL(reg);                \
1343                 tmp_ &= (mask);                                 \
1344                 tmp_ |= ((val) & ~(mask));                      \
1345                 WREG32_PLL(reg, tmp_);                          \
1346         } while (0)
1347
1348 #define WREG32_SMC_P(_Reg, _Val, _Mask)                         \
1349         do {                                                    \
1350                 u32 tmp = RREG32_SMC(_Reg);                     \
1351                 tmp &= (_Mask);                                 \
1352                 tmp |= ((_Val) & ~(_Mask));                     \
1353                 WREG32_SMC(_Reg, tmp);                          \
1354         } while (0)
1355
1356 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_device_rreg((adev), (reg), false))
1357
1358 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1359 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1360
1361 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1362         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1363          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1364
1365 #define REG_GET_FIELD(value, reg, field)                                \
1366         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1367
1368 #define WREG32_FIELD(reg, field, val)   \
1369         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1370
1371 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1372         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1373
1374 #define AMDGPU_GET_REG_FIELD(x, h, l) (((x) & GENMASK_ULL(h, l)) >> (l))
1375 /*
1376  * BIOS helpers.
1377  */
1378 #define RBIOS8(i) (adev->bios[i])
1379 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1380 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1381
1382 /*
1383  * ASICs macro.
1384  */
1385 #define amdgpu_asic_set_vga_state(adev, state) \
1386     ((adev)->asic_funcs->set_vga_state ? (adev)->asic_funcs->set_vga_state((adev), (state)) : 0)
1387 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1388 #define amdgpu_asic_reset_method(adev) (adev)->asic_funcs->reset_method((adev))
1389 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1390 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1391 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1392 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1393 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1394 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1395 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1396 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1397 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1398 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1399 #define amdgpu_asic_flush_hdp(adev, r) \
1400         ((adev)->asic_funcs->flush_hdp ? (adev)->asic_funcs->flush_hdp((adev), (r)) : (adev)->hdp.funcs->flush_hdp((adev), (r)))
1401 #define amdgpu_asic_invalidate_hdp(adev, r) \
1402         ((adev)->asic_funcs->invalidate_hdp ? (adev)->asic_funcs->invalidate_hdp((adev), (r)) : \
1403          ((adev)->hdp.funcs->invalidate_hdp ? (adev)->hdp.funcs->invalidate_hdp((adev), (r)) : (void)0))
1404 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1405 #define amdgpu_asic_init_doorbell_index(adev) (adev)->asic_funcs->init_doorbell_index((adev))
1406 #define amdgpu_asic_get_pcie_usage(adev, cnt0, cnt1) ((adev)->asic_funcs->get_pcie_usage((adev), (cnt0), (cnt1)))
1407 #define amdgpu_asic_need_reset_on_init(adev) (adev)->asic_funcs->need_reset_on_init((adev))
1408 #define amdgpu_asic_get_pcie_replay_count(adev) ((adev)->asic_funcs->get_pcie_replay_count((adev)))
1409 #define amdgpu_asic_supports_baco(adev) (adev)->asic_funcs->supports_baco((adev))
1410 #define amdgpu_asic_pre_asic_init(adev) (adev)->asic_funcs->pre_asic_init((adev))
1411 #define amdgpu_asic_update_umd_stable_pstate(adev, enter) \
1412         ((adev)->asic_funcs->update_umd_stable_pstate ? (adev)->asic_funcs->update_umd_stable_pstate((adev), (enter)) : 0)
1413 #define amdgpu_asic_query_video_codecs(adev, e, c) (adev)->asic_funcs->query_video_codecs((adev), (e), (c))
1414
1415 #define amdgpu_inc_vram_lost(adev) atomic_inc(&((adev)->vram_lost_counter))
1416
1417 #define BIT_MASK_UPPER(i) ((i) >= BITS_PER_LONG ? 0 : ~0UL << (i))
1418 #define for_each_inst(i, inst_mask)        \
1419         for (i = ffs(inst_mask); i-- != 0; \
1420              i = ffs(inst_mask & BIT_MASK_UPPER(i + 1)))
1421
1422 /* Common functions */
1423 bool amdgpu_device_has_job_running(struct amdgpu_device *adev);
1424 bool amdgpu_device_should_recover_gpu(struct amdgpu_device *adev);
1425 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1426                               struct amdgpu_job *job,
1427                               struct amdgpu_reset_context *reset_context);
1428 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1429 int amdgpu_device_pci_reset(struct amdgpu_device *adev);
1430 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1431 bool amdgpu_device_seamless_boot_supported(struct amdgpu_device *adev);
1432 bool amdgpu_device_should_use_aspm(struct amdgpu_device *adev);
1433
1434 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1435                                   u64 num_vis_bytes);
1436 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1437 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1438                                              const u32 *registers,
1439                                              const u32 array_size);
1440
1441 int amdgpu_device_mode1_reset(struct amdgpu_device *adev);
1442 bool amdgpu_device_supports_atpx(struct drm_device *dev);
1443 bool amdgpu_device_supports_px(struct drm_device *dev);
1444 bool amdgpu_device_supports_boco(struct drm_device *dev);
1445 bool amdgpu_device_supports_smart_shift(struct drm_device *dev);
1446 int amdgpu_device_supports_baco(struct drm_device *dev);
1447 void amdgpu_device_detect_runtime_pm_mode(struct amdgpu_device *adev);
1448 bool amdgpu_device_is_peer_accessible(struct amdgpu_device *adev,
1449                                       struct amdgpu_device *peer_adev);
1450 int amdgpu_device_baco_enter(struct drm_device *dev);
1451 int amdgpu_device_baco_exit(struct drm_device *dev);
1452
1453 void amdgpu_device_flush_hdp(struct amdgpu_device *adev,
1454                 struct amdgpu_ring *ring);
1455 void amdgpu_device_invalidate_hdp(struct amdgpu_device *adev,
1456                 struct amdgpu_ring *ring);
1457
1458 void amdgpu_device_halt(struct amdgpu_device *adev);
1459 u32 amdgpu_device_pcie_port_rreg(struct amdgpu_device *adev,
1460                                 u32 reg);
1461 void amdgpu_device_pcie_port_wreg(struct amdgpu_device *adev,
1462                                 u32 reg, u32 v);
1463 struct dma_fence *amdgpu_device_get_gang(struct amdgpu_device *adev);
1464 struct dma_fence *amdgpu_device_switch_gang(struct amdgpu_device *adev,
1465                                             struct dma_fence *gang);
1466 bool amdgpu_device_has_display_hardware(struct amdgpu_device *adev);
1467
1468 /* atpx handler */
1469 #if defined(CONFIG_VGA_SWITCHEROO)
1470 void amdgpu_register_atpx_handler(void);
1471 void amdgpu_unregister_atpx_handler(void);
1472 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1473 bool amdgpu_is_atpx_hybrid(void);
1474 bool amdgpu_has_atpx(void);
1475 #else
1476 static inline void amdgpu_register_atpx_handler(void) {}
1477 static inline void amdgpu_unregister_atpx_handler(void) {}
1478 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1479 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1480 static inline bool amdgpu_has_atpx(void) { return false; }
1481 #endif
1482
1483 /*
1484  * KMS
1485  */
1486 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1487 extern const int amdgpu_max_kms_ioctl;
1488
1489 int amdgpu_driver_load_kms(struct amdgpu_device *adev, unsigned long flags);
1490 void amdgpu_driver_unload_kms(struct drm_device *dev);
1491 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1492 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1493                                  struct drm_file *file_priv);
1494 void amdgpu_driver_release_kms(struct drm_device *dev);
1495
1496 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1497 int amdgpu_device_prepare(struct drm_device *dev);
1498 int amdgpu_device_suspend(struct drm_device *dev, bool fbcon);
1499 int amdgpu_device_resume(struct drm_device *dev, bool fbcon);
1500 u32 amdgpu_get_vblank_counter_kms(struct drm_crtc *crtc);
1501 int amdgpu_enable_vblank_kms(struct drm_crtc *crtc);
1502 void amdgpu_disable_vblank_kms(struct drm_crtc *crtc);
1503 int amdgpu_info_ioctl(struct drm_device *dev, void *data,
1504                       struct drm_file *filp);
1505
1506 /*
1507  * functions used by amdgpu_encoder.c
1508  */
1509 struct amdgpu_afmt_acr {
1510         u32 clock;
1511
1512         int n_32khz;
1513         int cts_32khz;
1514
1515         int n_44_1khz;
1516         int cts_44_1khz;
1517
1518         int n_48khz;
1519         int cts_48khz;
1520
1521 };
1522
1523 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1524
1525 /* amdgpu_acpi.c */
1526
1527 struct amdgpu_numa_info {
1528         uint64_t size;
1529         int pxm;
1530         int nid;
1531 };
1532
1533 /* ATCS Device/Driver State */
1534 #define AMDGPU_ATCS_PSC_DEV_STATE_D0            0
1535 #define AMDGPU_ATCS_PSC_DEV_STATE_D3_HOT        3
1536 #define AMDGPU_ATCS_PSC_DRV_STATE_OPR           0
1537 #define AMDGPU_ATCS_PSC_DRV_STATE_NOT_OPR       1
1538
1539 #if defined(CONFIG_ACPI)
1540 int amdgpu_acpi_init(struct amdgpu_device *adev);
1541 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1542 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1543 bool amdgpu_acpi_is_power_shift_control_supported(void);
1544 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1545                                                 u8 perf_req, bool advertise);
1546 int amdgpu_acpi_power_shift_control(struct amdgpu_device *adev,
1547                                     u8 dev_state, bool drv_state);
1548 int amdgpu_acpi_smart_shift_update(struct drm_device *dev, enum amdgpu_ss ss_state);
1549 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1550 int amdgpu_acpi_get_tmr_info(struct amdgpu_device *adev, u64 *tmr_offset,
1551                              u64 *tmr_size);
1552 int amdgpu_acpi_get_mem_info(struct amdgpu_device *adev, int xcc_id,
1553                              struct amdgpu_numa_info *numa_info);
1554
1555 void amdgpu_acpi_get_backlight_caps(struct amdgpu_dm_backlight_caps *caps);
1556 bool amdgpu_acpi_should_gpu_reset(struct amdgpu_device *adev);
1557 void amdgpu_acpi_detect(void);
1558 void amdgpu_acpi_release(void);
1559 #else
1560 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1561 static inline int amdgpu_acpi_get_tmr_info(struct amdgpu_device *adev,
1562                                            u64 *tmr_offset, u64 *tmr_size)
1563 {
1564         return -EINVAL;
1565 }
1566 static inline int amdgpu_acpi_get_mem_info(struct amdgpu_device *adev,
1567                                            int xcc_id,
1568                                            struct amdgpu_numa_info *numa_info)
1569 {
1570         return -EINVAL;
1571 }
1572 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1573 static inline bool amdgpu_acpi_should_gpu_reset(struct amdgpu_device *adev) { return false; }
1574 static inline void amdgpu_acpi_detect(void) { }
1575 static inline void amdgpu_acpi_release(void) { }
1576 static inline bool amdgpu_acpi_is_power_shift_control_supported(void) { return false; }
1577 static inline int amdgpu_acpi_power_shift_control(struct amdgpu_device *adev,
1578                                                   u8 dev_state, bool drv_state) { return 0; }
1579 static inline int amdgpu_acpi_smart_shift_update(struct drm_device *dev,
1580                                                  enum amdgpu_ss ss_state) { return 0; }
1581 static inline void amdgpu_acpi_get_backlight_caps(struct amdgpu_dm_backlight_caps *caps) { }
1582 #endif
1583
1584 #if defined(CONFIG_ACPI) && defined(CONFIG_SUSPEND)
1585 bool amdgpu_acpi_is_s3_active(struct amdgpu_device *adev);
1586 bool amdgpu_acpi_is_s0ix_active(struct amdgpu_device *adev);
1587 void amdgpu_choose_low_power_state(struct amdgpu_device *adev);
1588 #else
1589 static inline bool amdgpu_acpi_is_s0ix_active(struct amdgpu_device *adev) { return false; }
1590 static inline bool amdgpu_acpi_is_s3_active(struct amdgpu_device *adev) { return false; }
1591 static inline void amdgpu_choose_low_power_state(struct amdgpu_device *adev) { }
1592 #endif
1593
1594 void amdgpu_register_gpu_instance(struct amdgpu_device *adev);
1595 void amdgpu_unregister_gpu_instance(struct amdgpu_device *adev);
1596
1597 pci_ers_result_t amdgpu_pci_error_detected(struct pci_dev *pdev,
1598                                            pci_channel_state_t state);
1599 pci_ers_result_t amdgpu_pci_mmio_enabled(struct pci_dev *pdev);
1600 pci_ers_result_t amdgpu_pci_slot_reset(struct pci_dev *pdev);
1601 void amdgpu_pci_resume(struct pci_dev *pdev);
1602
1603 bool amdgpu_device_cache_pci_state(struct pci_dev *pdev);
1604 bool amdgpu_device_load_pci_state(struct pci_dev *pdev);
1605
1606 bool amdgpu_device_skip_hw_access(struct amdgpu_device *adev);
1607
1608 int amdgpu_device_set_cg_state(struct amdgpu_device *adev,
1609                                enum amd_clockgating_state state);
1610 int amdgpu_device_set_pg_state(struct amdgpu_device *adev,
1611                                enum amd_powergating_state state);
1612
1613 static inline bool amdgpu_device_has_timeouts_enabled(struct amdgpu_device *adev)
1614 {
1615         return amdgpu_gpu_recovery != 0 &&
1616                 adev->gfx_timeout != MAX_SCHEDULE_TIMEOUT &&
1617                 adev->compute_timeout != MAX_SCHEDULE_TIMEOUT &&
1618                 adev->sdma_timeout != MAX_SCHEDULE_TIMEOUT &&
1619                 adev->video_timeout != MAX_SCHEDULE_TIMEOUT;
1620 }
1621
1622 #include "amdgpu_object.h"
1623
1624 static inline bool amdgpu_is_tmz(struct amdgpu_device *adev)
1625 {
1626        return adev->gmc.tmz_enabled;
1627 }
1628
1629 int amdgpu_in_reset(struct amdgpu_device *adev);
1630
1631 extern const struct attribute_group amdgpu_vram_mgr_attr_group;
1632 extern const struct attribute_group amdgpu_gtt_mgr_attr_group;
1633 extern const struct attribute_group amdgpu_flash_attr_group;
1634
1635 void amdgpu_set_init_level(struct amdgpu_device *adev,
1636                            enum amdgpu_init_lvl_id lvl);
1637 #endif