drivers/gpu/drm/amd/amdgpu/amdgpu_drv.c

   1 /*
   2  * Copyright 2000 VA Linux Systems, Inc., Sunnyvale, California.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the "Software"),
   7  * to deal in the Software without restriction, including without limitation
   8  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   9  * and/or sell copies of the Software, and to permit persons to whom the
  10  * Software is furnished to do so, subject to the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the next
  13  * paragraph) shall be included in all copies or substantial portions of the
  14  * Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * VA LINUX SYSTEMS AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #include <drm/amdgpu_drm.h>
  26 #include <drm/drm_drv.h>
  27 #include <drm/drm_gem.h>
  28 #include <drm/drm_vblank.h>
  29 #include "amdgpu_drv.h"
  30
  31 #include <drm/drm_pciids.h>
  32 #include <linux/console.h>
  33 #include <linux/module.h>
  34 #include <linux/pci.h>
  35 #include <linux/pm_runtime.h>
  36 #include <linux/vga_switcheroo.h>
  37 #include <drm/drm_probe_helper.h>
  38 #include <linux/mmu_notifier.h>
  39
  40 #include "amdgpu.h"
  41 #include "amdgpu_irq.h"
  42 #include "amdgpu_dma_buf.h"
  43
  44 #include "amdgpu_amdkfd.h"
  45
  46 #include "amdgpu_ras.h"
  47
  48 /*
  49  * KMS wrapper.
  50  * - 3.0.0 - initial driver
  51  * - 3.1.0 - allow reading more status registers (GRBM, SRBM, SDMA, CP)
  52  * - 3.2.0 - GFX8: Uses EOP_TC_WB_ACTION_EN, so UMDs don't have to do the same
  53  *           at the end of IBs.
  54  * - 3.3.0 - Add VM support for UVD on supported hardware.
  55  * - 3.4.0 - Add AMDGPU_INFO_NUM_EVICTIONS.
  56  * - 3.5.0 - Add support for new UVD_NO_OP register.
  57  * - 3.6.0 - kmd involves use CONTEXT_CONTROL in ring buffer.
  58  * - 3.7.0 - Add support for VCE clock list packet
  59  * - 3.8.0 - Add support raster config init in the kernel
  60  * - 3.9.0 - Add support for memory query info about VRAM and GTT.
  61  * - 3.10.0 - Add support for new fences ioctl, new gem ioctl flags
  62  * - 3.11.0 - Add support for sensor query info (clocks, temp, etc).
  63  * - 3.12.0 - Add query for double offchip LDS buffers
  64  * - 3.13.0 - Add PRT support
  65  * - 3.14.0 - Fix race in amdgpu_ctx_get_fence() and note new functionality
  66  * - 3.15.0 - Export more gpu info for gfx9
  67  * - 3.16.0 - Add reserved vmid support
  68  * - 3.17.0 - Add AMDGPU_NUM_VRAM_CPU_PAGE_FAULTS.
  69  * - 3.18.0 - Export gpu always on cu bitmap
  70  * - 3.19.0 - Add support for UVD MJPEG decode
  71  * - 3.20.0 - Add support for local BOs
  72  * - 3.21.0 - Add DRM_AMDGPU_FENCE_TO_HANDLE ioctl
  73  * - 3.22.0 - Add DRM_AMDGPU_SCHED ioctl
  74  * - 3.23.0 - Add query for VRAM lost counter
  75  * - 3.24.0 - Add high priority compute support for gfx9
  76  * - 3.25.0 - Add support for sensor query info (stable pstate sclk/mclk).
  77  * - 3.26.0 - GFX9: Process AMDGPU_IB_FLAG_TC_WB_NOT_INVALIDATE.
  78  * - 3.27.0 - Add new chunk to to AMDGPU_CS to enable BO_LIST creation.
  79  * - 3.28.0 - Add AMDGPU_CHUNK_ID_SCHEDULED_DEPENDENCIES
  80  * - 3.29.0 - Add AMDGPU_IB_FLAG_RESET_GDS_MAX_WAVE_ID
  81  * - 3.30.0 - Add AMDGPU_SCHED_OP_CONTEXT_PRIORITY_OVERRIDE.
  82  * - 3.31.0 - Add support for per-flip tiling attribute changes with DC
  83  * - 3.32.0 - Add syncobj timeline support to AMDGPU_CS.
  84  * - 3.33.0 - Fixes for GDS ENOMEM failures in AMDGPU_CS.
  85  * - 3.34.0 - Non-DC can flip correctly between buffers with different pitches
  86  * - 3.35.0 - Add drm_amdgpu_info_device::tcc_disabled_mask
  87  * - 3.36.0 - Allow reading more status registers on si/cik
  88  * - 3.37.0 - L2 is invalidated before SDMA IBs, needed for correctness
  89  */
  90 #define KMS_DRIVER_MAJOR        3
  91 #define KMS_DRIVER_MINOR        37
  92 #define KMS_DRIVER_PATCHLEVEL   0
  93
  94 int amdgpu_vram_limit = 0;
  95 int amdgpu_vis_vram_limit = 0;
  96 int amdgpu_gart_size = -1; /* auto */
  97 int amdgpu_gtt_size = -1; /* auto */
  98 int amdgpu_moverate = -1; /* auto */
  99 int amdgpu_benchmarking = 0;
 100 int amdgpu_testing = 0;
 101 int amdgpu_audio = -1;
 102 int amdgpu_disp_priority = 0;
 103 int amdgpu_hw_i2c = 0;
 104 int amdgpu_pcie_gen2 = -1;
 105 int amdgpu_msi = -1;
 106 char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 107 int amdgpu_dpm = -1;
 108 int amdgpu_fw_load_type = -1;
 109 int amdgpu_aspm = -1;
 110 int amdgpu_runtime_pm = -1;
 111 uint amdgpu_ip_block_mask = 0xffffffff;
 112 int amdgpu_bapm = -1;
 113 int amdgpu_deep_color = 0;
 114 int amdgpu_vm_size = -1;
 115 int amdgpu_vm_fragment_size = -1;
 116 int amdgpu_vm_block_size = -1;
 117 int amdgpu_vm_fault_stop = 0;
 118 int amdgpu_vm_debug = 0;
 119 int amdgpu_vm_update_mode = -1;
 120 int amdgpu_exp_hw_support = 0;
 121 int amdgpu_dc = -1;
 122 int amdgpu_sched_jobs = 32;
 123 int amdgpu_sched_hw_submission = 2;
 124 uint amdgpu_pcie_gen_cap = 0;
 125 uint amdgpu_pcie_lane_cap = 0;
 126 uint amdgpu_cg_mask = 0xffffffff;
 127 uint amdgpu_pg_mask = 0xffffffff;
 128 uint amdgpu_sdma_phase_quantum = 32;
 129 char *amdgpu_disable_cu = NULL;
 130 char *amdgpu_virtual_display = NULL;
 131 /* OverDrive(bit 14) disabled by default*/
 132 uint amdgpu_pp_feature_mask = 0xffffbfff;
 133 uint amdgpu_force_long_training = 0;
 134 int amdgpu_job_hang_limit = 0;
 135 int amdgpu_lbpw = -1;
 136 int amdgpu_compute_multipipe = -1;
 137 int amdgpu_gpu_recovery = -1; /* auto */
 138 int amdgpu_emu_mode = 0;
 139 uint amdgpu_smu_memory_pool_size = 0;
 140 /* FBC (bit 0) disabled by default*/
 141 uint amdgpu_dc_feature_mask = 0;
 142 int amdgpu_async_gfx_ring = 1;
 143 int amdgpu_mcbp = 0;
 144 int amdgpu_discovery = -1;
 145 int amdgpu_mes = 0;
 146 int amdgpu_noretry;
 147 int amdgpu_force_asic_type = -1;
 148 int amdgpu_tmz = 0;
 149
 150 struct amdgpu_mgpu_info mgpu_info = {
 151         .mutex = __MUTEX_INITIALIZER(mgpu_info.mutex),
 152 };
 153 int amdgpu_ras_enable = -1;
 154 uint amdgpu_ras_mask = 0xffffffff;
 155
 156 /**
 157  * DOC: vramlimit (int)
 158  * Restrict the total amount of VRAM in MiB for testing.  The default is 0 (Use full VRAM).
 159  */
 160 MODULE_PARM_DESC(vramlimit, "Restrict VRAM for testing, in megabytes");
 161 module_param_named(vramlimit, amdgpu_vram_limit, int, 0600);
 162
 163 /**
 164  * DOC: vis_vramlimit (int)
 165  * Restrict the amount of CPU visible VRAM in MiB for testing.  The default is 0 (Use full CPU visible VRAM).
 166  */
 167 MODULE_PARM_DESC(vis_vramlimit, "Restrict visible VRAM for testing, in megabytes");
 168 module_param_named(vis_vramlimit, amdgpu_vis_vram_limit, int, 0444);
 169
 170 /**
 171  * DOC: gartsize (uint)
 172  * Restrict the size of GART in Mib (32, 64, etc.) for testing. The default is -1 (The size depends on asic).
 173  */
 174 MODULE_PARM_DESC(gartsize, "Size of GART to setup in megabytes (32, 64, etc., -1=auto)");
 175 module_param_named(gartsize, amdgpu_gart_size, uint, 0600);
 176
 177 /**
 178  * DOC: gttsize (int)
 179  * Restrict the size of GTT domain in MiB for testing. The default is -1 (It's VRAM size if 3GB < VRAM < 3/4 RAM,
 180  * otherwise 3/4 RAM size).
 181  */
 182 MODULE_PARM_DESC(gttsize, "Size of the GTT domain in megabytes (-1 = auto)");
 183 module_param_named(gttsize, amdgpu_gtt_size, int, 0600);
 184
 185 /**
 186  * DOC: moverate (int)
 187  * Set maximum buffer migration rate in MB/s. The default is -1 (8 MB/s).
 188  */
 189 MODULE_PARM_DESC(moverate, "Maximum buffer migration rate in MB/s. (32, 64, etc., -1=auto, 0=1=disabled)");
 190 module_param_named(moverate, amdgpu_moverate, int, 0600);
 191
 192 /**
 193  * DOC: benchmark (int)
 194  * Run benchmarks. The default is 0 (Skip benchmarks).
 195  */
 196 MODULE_PARM_DESC(benchmark, "Run benchmark");
 197 module_param_named(benchmark, amdgpu_benchmarking, int, 0444);
 198
 199 /**
 200  * DOC: test (int)
 201  * Test BO GTT->VRAM and VRAM->GTT GPU copies. The default is 0 (Skip test, only set 1 to run test).
 202  */
 203 MODULE_PARM_DESC(test, "Run tests");
 204 module_param_named(test, amdgpu_testing, int, 0444);
 205
 206 /**
 207  * DOC: audio (int)
 208  * Set HDMI/DPAudio. Only affects non-DC display handling. The default is -1 (Enabled), set 0 to disabled it.
 209  */
 210 MODULE_PARM_DESC(audio, "Audio enable (-1 = auto, 0 = disable, 1 = enable)");
 211 module_param_named(audio, amdgpu_audio, int, 0444);
 212
 213 /**
 214  * DOC: disp_priority (int)
 215  * Set display Priority (1 = normal, 2 = high). Only affects non-DC display handling. The default is 0 (auto).
 216  */
 217 MODULE_PARM_DESC(disp_priority, "Display Priority (0 = auto, 1 = normal, 2 = high)");
 218 module_param_named(disp_priority, amdgpu_disp_priority, int, 0444);
 219
 220 /**
 221  * DOC: hw_i2c (int)
 222  * To enable hw i2c engine. Only affects non-DC display handling. The default is 0 (Disabled).
 223  */
 224 MODULE_PARM_DESC(hw_i2c, "hw i2c engine enable (0 = disable)");
 225 module_param_named(hw_i2c, amdgpu_hw_i2c, int, 0444);
 226
 227 /**
 228  * DOC: pcie_gen2 (int)
 229  * To disable PCIE Gen2/3 mode (0 = disable, 1 = enable). The default is -1 (auto, enabled).
 230  */
 231 MODULE_PARM_DESC(pcie_gen2, "PCIE Gen2 mode (-1 = auto, 0 = disable, 1 = enable)");
 232 module_param_named(pcie_gen2, amdgpu_pcie_gen2, int, 0444);
 233
 234 /**
 235  * DOC: msi (int)
 236  * To disable Message Signaled Interrupts (MSI) functionality (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 237  */
 238 MODULE_PARM_DESC(msi, "MSI support (1 = enable, 0 = disable, -1 = auto)");
 239 module_param_named(msi, amdgpu_msi, int, 0444);
 240
 241 /**
 242  * DOC: lockup_timeout (string)
 243  * Set GPU scheduler timeout value in ms.
 244  *
 245  * The format can be [Non-Compute] or [GFX,Compute,SDMA,Video]. That is there can be one or
 246  * multiple values specified. 0 and negative values are invalidated. They will be adjusted
 247  * to the default timeout.
 248  *
 249  * - With one value specified, the setting will apply to all non-compute jobs.
 250  * - With multiple values specified, the first one will be for GFX.
 251  *   The second one is for Compute. The third and fourth ones are
 252  *   for SDMA and Video.
 253  *
 254  * By default(with no lockup_timeout settings), the timeout for all non-compute(GFX, SDMA and Video)
 255  * jobs is 10000. And there is no timeout enforced on compute jobs.
 256  */
 257 MODULE_PARM_DESC(lockup_timeout, "GPU lockup timeout in ms (default: for bare metal 10000 for non-compute jobs and infinity timeout for compute jobs; "
 258                 "for passthrough or sriov, 10000 for all jobs."
 259                 " 0: keep default value. negative: infinity timeout), "
 260                 "format: for bare metal [Non-Compute] or [GFX,Compute,SDMA,Video]; "
 261                 "for passthrough or sriov [all jobs] or [GFX,Compute,SDMA,Video].");
 262 module_param_string(lockup_timeout, amdgpu_lockup_timeout, sizeof(amdgpu_lockup_timeout), 0444);
 263
 264 /**
 265  * DOC: dpm (int)
 266  * Override for dynamic power management setting
 267  * (0 = disable, 1 = enable, 2 = enable sw smu driver for vega20)
 268  * The default is -1 (auto).
 269  */
 270 MODULE_PARM_DESC(dpm, "DPM support (1 = enable, 0 = disable, -1 = auto)");
 271 module_param_named(dpm, amdgpu_dpm, int, 0444);
 272
 273 /**
 274  * DOC: fw_load_type (int)
 275  * Set different firmware loading type for debugging (0 = direct, 1 = SMU, 2 = PSP). The default is -1 (auto).
 276  */
 277 MODULE_PARM_DESC(fw_load_type, "firmware loading type (0 = direct, 1 = SMU, 2 = PSP, -1 = auto)");
 278 module_param_named(fw_load_type, amdgpu_fw_load_type, int, 0444);
 279
 280 /**
 281  * DOC: aspm (int)
 282  * To disable ASPM (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 283  */
 284 MODULE_PARM_DESC(aspm, "ASPM support (1 = enable, 0 = disable, -1 = auto)");
 285 module_param_named(aspm, amdgpu_aspm, int, 0444);
 286
 287 /**
 288  * DOC: runpm (int)
 289  * Override for runtime power management control for dGPUs in PX/HG laptops. The amdgpu driver can dynamically power down
 290  * the dGPU on PX/HG laptops when it is idle. The default is -1 (auto enable). Setting the value to 0 disables this functionality.
 291  */
 292 MODULE_PARM_DESC(runpm, "PX runtime pm (1 = force enable, 0 = disable, -1 = PX only default)");
 293 module_param_named(runpm, amdgpu_runtime_pm, int, 0444);
 294
 295 /**
 296  * DOC: ip_block_mask (uint)
 297  * Override what IP blocks are enabled on the GPU. Each GPU is a collection of IP blocks (gfx, display, video, etc.).
 298  * Use this parameter to disable specific blocks. Note that the IP blocks do not have a fixed index. Some asics may not have
 299  * some IPs or may include multiple instances of an IP so the ordering various from asic to asic. See the driver output in
 300  * the kernel log for the list of IPs on the asic. The default is 0xffffffff (enable all blocks on a device).
 301  */
 302 MODULE_PARM_DESC(ip_block_mask, "IP Block Mask (all blocks enabled (default))");
 303 module_param_named(ip_block_mask, amdgpu_ip_block_mask, uint, 0444);
 304
 305 /**
 306  * DOC: bapm (int)
 307  * Bidirectional Application Power Management (BAPM) used to dynamically share TDP between CPU and GPU. Set value 0 to disable it.
 308  * The default -1 (auto, enabled)
 309  */
 310 MODULE_PARM_DESC(bapm, "BAPM support (1 = enable, 0 = disable, -1 = auto)");
 311 module_param_named(bapm, amdgpu_bapm, int, 0444);
 312
 313 /**
 314  * DOC: deep_color (int)
 315  * Set 1 to enable Deep Color support. Only affects non-DC display handling. The default is 0 (disabled).
 316  */
 317 MODULE_PARM_DESC(deep_color, "Deep Color support (1 = enable, 0 = disable (default))");
 318 module_param_named(deep_color, amdgpu_deep_color, int, 0444);
 319
 320 /**
 321  * DOC: vm_size (int)
 322  * Override the size of the GPU's per client virtual address space in GiB.  The default is -1 (automatic for each asic).
 323  */
 324 MODULE_PARM_DESC(vm_size, "VM address space size in gigabytes (default 64GB)");
 325 module_param_named(vm_size, amdgpu_vm_size, int, 0444);
 326
 327 /**
 328  * DOC: vm_fragment_size (int)
 329  * Override VM fragment size in bits (4, 5, etc. 4 = 64K, 9 = 2M). The default is -1 (automatic for each asic).
 330  */
 331 MODULE_PARM_DESC(vm_fragment_size, "VM fragment size in bits (4, 5, etc. 4 = 64K (default), Max 9 = 2M)");
 332 module_param_named(vm_fragment_size, amdgpu_vm_fragment_size, int, 0444);
 333
 334 /**
 335  * DOC: vm_block_size (int)
 336  * Override VM page table size in bits (default depending on vm_size and hw setup). The default is -1 (automatic for each asic).
 337  */
 338 MODULE_PARM_DESC(vm_block_size, "VM page table size in bits (default depending on vm_size)");
 339 module_param_named(vm_block_size, amdgpu_vm_block_size, int, 0444);
 340
 341 /**
 342  * DOC: vm_fault_stop (int)
 343  * Stop on VM fault for debugging (0 = never, 1 = print first, 2 = always). The default is 0 (No stop).
 344  */
 345 MODULE_PARM_DESC(vm_fault_stop, "Stop on VM fault (0 = never (default), 1 = print first, 2 = always)");
 346 module_param_named(vm_fault_stop, amdgpu_vm_fault_stop, int, 0444);
 347
 348 /**
 349  * DOC: vm_debug (int)
 350  * Debug VM handling (0 = disabled, 1 = enabled). The default is 0 (Disabled).
 351  */
 352 MODULE_PARM_DESC(vm_debug, "Debug VM handling (0 = disabled (default), 1 = enabled)");
 353 module_param_named(vm_debug, amdgpu_vm_debug, int, 0644);
 354
 355 /**
 356  * DOC: vm_update_mode (int)
 357  * Override VM update mode. VM updated by using CPU (0 = never, 1 = Graphics only, 2 = Compute only, 3 = Both). The default
 358  * is -1 (Only in large BAR(LB) systems Compute VM tables will be updated by CPU, otherwise 0, never).
 359  */
 360 MODULE_PARM_DESC(vm_update_mode, "VM update using CPU (0 = never (default except for large BAR(LB)), 1 = Graphics only, 2 = Compute only (default for LB), 3 = Both");
 361 module_param_named(vm_update_mode, amdgpu_vm_update_mode, int, 0444);
 362
 363 /**
 364  * DOC: exp_hw_support (int)
 365  * Enable experimental hw support (1 = enable). The default is 0 (disabled).
 366  */
 367 MODULE_PARM_DESC(exp_hw_support, "experimental hw support (1 = enable, 0 = disable (default))");
 368 module_param_named(exp_hw_support, amdgpu_exp_hw_support, int, 0444);
 369
 370 /**
 371  * DOC: dc (int)
 372  * Disable/Enable Display Core driver for debugging (1 = enable, 0 = disable). The default is -1 (automatic for each asic).
 373  */
 374 MODULE_PARM_DESC(dc, "Display Core driver (1 = enable, 0 = disable, -1 = auto (default))");
 375 module_param_named(dc, amdgpu_dc, int, 0444);
 376
 377 /**
 378  * DOC: sched_jobs (int)
 379  * Override the max number of jobs supported in the sw queue. The default is 32.
 380  */
 381 MODULE_PARM_DESC(sched_jobs, "the max number of jobs supported in the sw queue (default 32)");
 382 module_param_named(sched_jobs, amdgpu_sched_jobs, int, 0444);
 383
 384 /**
 385  * DOC: sched_hw_submission (int)
 386  * Override the max number of HW submissions. The default is 2.
 387  */
 388 MODULE_PARM_DESC(sched_hw_submission, "the max number of HW submissions (default 2)");
 389 module_param_named(sched_hw_submission, amdgpu_sched_hw_submission, int, 0444);
 390
 391 /**
 392  * DOC: ppfeaturemask (uint)
 393  * Override power features enabled. See enum PP_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 394  * The default is the current set of stable power features.
 395  */
 396 MODULE_PARM_DESC(ppfeaturemask, "all power features enabled (default))");
 397 module_param_named(ppfeaturemask, amdgpu_pp_feature_mask, uint, 0444);
 398
 399 /**
 400  * DOC: forcelongtraining (uint)
 401  * Force long memory training in resume.
 402  * The default is zero, indicates short training in resume.
 403  */
 404 MODULE_PARM_DESC(forcelongtraining, "force memory long training");
 405 module_param_named(forcelongtraining, amdgpu_force_long_training, uint, 0444);
 406
 407 /**
 408  * DOC: pcie_gen_cap (uint)
 409  * Override PCIE gen speed capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 410  * The default is 0 (automatic for each asic).
 411  */
 412 MODULE_PARM_DESC(pcie_gen_cap, "PCIE Gen Caps (0: autodetect (default))");
 413 module_param_named(pcie_gen_cap, amdgpu_pcie_gen_cap, uint, 0444);
 414
 415 /**
 416  * DOC: pcie_lane_cap (uint)
 417  * Override PCIE lanes capabilities. See the CAIL flags in drivers/gpu/drm/amd/include/amd_pcie.h.
 418  * The default is 0 (automatic for each asic).
 419  */
 420 MODULE_PARM_DESC(pcie_lane_cap, "PCIE Lane Caps (0: autodetect (default))");
 421 module_param_named(pcie_lane_cap, amdgpu_pcie_lane_cap, uint, 0444);
 422
 423 /**
 424  * DOC: cg_mask (uint)
 425  * Override Clockgating features enabled on GPU (0 = disable clock gating). See the AMD_CG_SUPPORT flags in
 426  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 427  */
 428 MODULE_PARM_DESC(cg_mask, "Clockgating flags mask (0 = disable clock gating)");
 429 module_param_named(cg_mask, amdgpu_cg_mask, uint, 0444);
 430
 431 /**
 432  * DOC: pg_mask (uint)
 433  * Override Powergating features enabled on GPU (0 = disable power gating). See the AMD_PG_SUPPORT flags in
 434  * drivers/gpu/drm/amd/include/amd_shared.h. The default is 0xffffffff (all enabled).
 435  */
 436 MODULE_PARM_DESC(pg_mask, "Powergating flags mask (0 = disable power gating)");
 437 module_param_named(pg_mask, amdgpu_pg_mask, uint, 0444);
 438
 439 /**
 440  * DOC: sdma_phase_quantum (uint)
 441  * Override SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change). The default is 32.
 442  */
 443 MODULE_PARM_DESC(sdma_phase_quantum, "SDMA context switch phase quantum (x 1K GPU clock cycles, 0 = no change (default 32))");
 444 module_param_named(sdma_phase_quantum, amdgpu_sdma_phase_quantum, uint, 0444);
 445
 446 /**
 447  * DOC: disable_cu (charp)
 448  * Set to disable CUs (It's set like se.sh.cu,...). The default is NULL.
 449  */
 450 MODULE_PARM_DESC(disable_cu, "Disable CUs (se.sh.cu,...)");
 451 module_param_named(disable_cu, amdgpu_disable_cu, charp, 0444);
 452
 453 /**
 454  * DOC: virtual_display (charp)
 455  * Set to enable virtual display feature. This feature provides a virtual display hardware on headless boards
 456  * or in virtualized environments. It will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x. It's the pci address of
 457  * the device, plus the number of crtcs to expose. E.g., 0000:26:00.0,4 would enable 4 virtual crtcs on the pci
 458  * device at 26:00.0. The default is NULL.
 459  */
 460 MODULE_PARM_DESC(virtual_display,
 461                  "Enable virtual display feature (the virtual_display will be set like xxxx:xx:xx.x,x;xxxx:xx:xx.x,x)");
 462 module_param_named(virtual_display, amdgpu_virtual_display, charp, 0444);
 463
 464 /**
 465  * DOC: job_hang_limit (int)
 466  * Set how much time allow a job hang and not drop it. The default is 0.
 467  */
 468 MODULE_PARM_DESC(job_hang_limit, "how much time allow a job hang and not drop it (default 0)");
 469 module_param_named(job_hang_limit, amdgpu_job_hang_limit, int ,0444);
 470
 471 /**
 472  * DOC: lbpw (int)
 473  * Override Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable). The default is -1 (auto, enabled).
 474  */
 475 MODULE_PARM_DESC(lbpw, "Load Balancing Per Watt (LBPW) support (1 = enable, 0 = disable, -1 = auto)");
 476 module_param_named(lbpw, amdgpu_lbpw, int, 0444);
 477
 478 MODULE_PARM_DESC(compute_multipipe, "Force compute queues to be spread across pipes (1 = enable, 0 = disable, -1 = auto)");
 479 module_param_named(compute_multipipe, amdgpu_compute_multipipe, int, 0444);
 480
 481 /**
 482  * DOC: gpu_recovery (int)
 483  * Set to enable GPU recovery mechanism (1 = enable, 0 = disable). The default is -1 (auto, disabled except SRIOV).
 484  */
 485 MODULE_PARM_DESC(gpu_recovery, "Enable GPU recovery mechanism, (1 = enable, 0 = disable, -1 = auto)");
 486 module_param_named(gpu_recovery, amdgpu_gpu_recovery, int, 0444);
 487
 488 /**
 489  * DOC: emu_mode (int)
 490  * Set value 1 to enable emulation mode. This is only needed when running on an emulator. The default is 0 (disabled).
 491  */
 492 MODULE_PARM_DESC(emu_mode, "Emulation mode, (1 = enable, 0 = disable)");
 493 module_param_named(emu_mode, amdgpu_emu_mode, int, 0444);
 494
 495 /**
 496  * DOC: ras_enable (int)
 497  * Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))
 498  */
 499 MODULE_PARM_DESC(ras_enable, "Enable RAS features on the GPU (0 = disable, 1 = enable, -1 = auto (default))");
 500 module_param_named(ras_enable, amdgpu_ras_enable, int, 0444);
 501
 502 /**
 503  * DOC: ras_mask (uint)
 504  * Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1
 505  * See the flags in drivers/gpu/drm/amd/amdgpu/amdgpu_ras.h
 506  */
 507 MODULE_PARM_DESC(ras_mask, "Mask of RAS features to enable (default 0xffffffff), only valid when ras_enable == 1");
 508 module_param_named(ras_mask, amdgpu_ras_mask, uint, 0444);
 509
 510 /**
 511  * DOC: si_support (int)
 512  * Set SI support driver. This parameter works after set config CONFIG_DRM_AMDGPU_SI. For SI asic, when radeon driver is enabled,
 513  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 514  * otherwise using amdgpu driver.
 515  */
 516 #ifdef CONFIG_DRM_AMDGPU_SI
 517
 518 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 519 int amdgpu_si_support = 0;
 520 MODULE_PARM_DESC(si_support, "SI support (1 = enabled, 0 = disabled (default))");
 521 #else
 522 int amdgpu_si_support = 1;
 523 MODULE_PARM_DESC(si_support, "SI support (1 = enabled (default), 0 = disabled)");
 524 #endif
 525
 526 module_param_named(si_support, amdgpu_si_support, int, 0444);
 527 #endif
 528
 529 /**
 530  * DOC: cik_support (int)
 531  * Set CIK support driver. This parameter works after set config CONFIG_DRM_AMDGPU_CIK. For CIK asic, when radeon driver is enabled,
 532  * set value 0 to use radeon driver, while set value 1 to use amdgpu driver. The default is using radeon driver when it available,
 533  * otherwise using amdgpu driver.
 534  */
 535 #ifdef CONFIG_DRM_AMDGPU_CIK
 536
 537 #if defined(CONFIG_DRM_RADEON) || defined(CONFIG_DRM_RADEON_MODULE)
 538 int amdgpu_cik_support = 0;
 539 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled, 0 = disabled (default))");
 540 #else
 541 int amdgpu_cik_support = 1;
 542 MODULE_PARM_DESC(cik_support, "CIK support (1 = enabled (default), 0 = disabled)");
 543 #endif
 544
 545 module_param_named(cik_support, amdgpu_cik_support, int, 0444);
 546 #endif
 547
 548 /**
 549  * DOC: smu_memory_pool_size (uint)
 550  * It is used to reserve gtt for smu debug usage, setting value 0 to disable it. The actual size is value * 256MiB.
 551  * E.g. 0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte. The default is 0 (disabled).
 552  */
 553 MODULE_PARM_DESC(smu_memory_pool_size,
 554         "reserve gtt for smu debug usage, 0 = disable,"
 555                 "0x1 = 256Mbyte, 0x2 = 512Mbyte, 0x4 = 1 Gbyte, 0x8 = 2GByte");
 556 module_param_named(smu_memory_pool_size, amdgpu_smu_memory_pool_size, uint, 0444);
 557
 558 /**
 559  * DOC: async_gfx_ring (int)
 560  * It is used to enable gfx rings that could be configured with different prioritites or equal priorities
 561  */
 562 MODULE_PARM_DESC(async_gfx_ring,
 563         "Asynchronous GFX rings that could be configured with either different priorities (HP3D ring and LP3D ring), or equal priorities (0 = disabled, 1 = enabled (default))");
 564 module_param_named(async_gfx_ring, amdgpu_async_gfx_ring, int, 0444);
 565
 566 /**
 567  * DOC: mcbp (int)
 568  * It is used to enable mid command buffer preemption. (0 = disabled (default), 1 = enabled)
 569  */
 570 MODULE_PARM_DESC(mcbp,
 571         "Enable Mid-command buffer preemption (0 = disabled (default), 1 = enabled)");
 572 module_param_named(mcbp, amdgpu_mcbp, int, 0444);
 573
 574 /**
 575  * DOC: discovery (int)
 576  * Allow driver to discover hardware IP information from IP Discovery table at the top of VRAM.
 577  * (-1 = auto (default), 0 = disabled, 1 = enabled)
 578  */
 579 MODULE_PARM_DESC(discovery,
 580         "Allow driver to discover hardware IPs from IP Discovery table at the top of VRAM");
 581 module_param_named(discovery, amdgpu_discovery, int, 0444);
 582
 583 /**
 584  * DOC: mes (int)
 585  * Enable Micro Engine Scheduler. This is a new hw scheduling engine for gfx, sdma, and compute.
 586  * (0 = disabled (default), 1 = enabled)
 587  */
 588 MODULE_PARM_DESC(mes,
 589         "Enable Micro Engine Scheduler (0 = disabled (default), 1 = enabled)");
 590 module_param_named(mes, amdgpu_mes, int, 0444);
 591
 592 MODULE_PARM_DESC(noretry,
 593         "Disable retry faults (0 = retry enabled (default), 1 = retry disabled)");
 594 module_param_named(noretry, amdgpu_noretry, int, 0644);
 595
 596 /**
 597  * DOC: force_asic_type (int)
 598  * A non negative value used to specify the asic type for all supported GPUs.
 599  */
 600 MODULE_PARM_DESC(force_asic_type,
 601         "A non negative value used to specify the asic type for all supported GPUs");
 602 module_param_named(force_asic_type, amdgpu_force_asic_type, int, 0444);
 603
 604
 605
 606 #ifdef CONFIG_HSA_AMD
 607 /**
 608  * DOC: sched_policy (int)
 609  * Set scheduling policy. Default is HWS(hardware scheduling) with over-subscription.
 610  * Setting 1 disables over-subscription. Setting 2 disables HWS and statically
 611  * assigns queues to HQDs.
 612  */
 613 int sched_policy = KFD_SCHED_POLICY_HWS;
 614 module_param(sched_policy, int, 0444);
 615 MODULE_PARM_DESC(sched_policy,
 616         "Scheduling policy (0 = HWS (Default), 1 = HWS without over-subscription, 2 = Non-HWS (Used for debugging only)");
 617
 618 /**
 619  * DOC: hws_max_conc_proc (int)
 620  * Maximum number of processes that HWS can schedule concurrently. The maximum is the
 621  * number of VMIDs assigned to the HWS, which is also the default.
 622  */
 623 int hws_max_conc_proc = 8;
 624 module_param(hws_max_conc_proc, int, 0444);
 625 MODULE_PARM_DESC(hws_max_conc_proc,
 626         "Max # processes HWS can execute concurrently when sched_policy=0 (0 = no concurrency, #VMIDs for KFD = Maximum(default))");
 627
 628 /**
 629  * DOC: cwsr_enable (int)
 630  * CWSR(compute wave store and resume) allows the GPU to preempt shader execution in
 631  * the middle of a compute wave. Default is 1 to enable this feature. Setting 0
 632  * disables it.
 633  */
 634 int cwsr_enable = 1;
 635 module_param(cwsr_enable, int, 0444);
 636 MODULE_PARM_DESC(cwsr_enable, "CWSR enable (0 = Off, 1 = On (Default))");
 637
 638 /**
 639  * DOC: max_num_of_queues_per_device (int)
 640  * Maximum number of queues per device. Valid setting is between 1 and 4096. Default
 641  * is 4096.
 642  */
 643 int max_num_of_queues_per_device = KFD_MAX_NUM_OF_QUEUES_PER_DEVICE_DEFAULT;
 644 module_param(max_num_of_queues_per_device, int, 0444);
 645 MODULE_PARM_DESC(max_num_of_queues_per_device,
 646         "Maximum number of supported queues per device (1 = Minimum, 4096 = default)");
 647
 648 /**
 649  * DOC: send_sigterm (int)
 650  * Send sigterm to HSA process on unhandled exceptions. Default is not to send sigterm
 651  * but just print errors on dmesg. Setting 1 enables sending sigterm.
 652  */
 653 int send_sigterm;
 654 module_param(send_sigterm, int, 0444);
 655 MODULE_PARM_DESC(send_sigterm,
 656         "Send sigterm to HSA process on unhandled exception (0 = disable, 1 = enable)");
 657
 658 /**
 659  * DOC: debug_largebar (int)
 660  * Set debug_largebar as 1 to enable simulating large-bar capability on non-large bar
 661  * system. This limits the VRAM size reported to ROCm applications to the visible
 662  * size, usually 256MB.
 663  * Default value is 0, diabled.
 664  */
 665 int debug_largebar;
 666 module_param(debug_largebar, int, 0444);
 667 MODULE_PARM_DESC(debug_largebar,
 668         "Debug large-bar flag used to simulate large-bar capability on non-large bar machine (0 = disable, 1 = enable)");
 669
 670 /**
 671  * DOC: ignore_crat (int)
 672  * Ignore CRAT table during KFD initialization. By default, KFD uses the ACPI CRAT
 673  * table to get information about AMD APUs. This option can serve as a workaround on
 674  * systems with a broken CRAT table.
 675  */
 676 int ignore_crat;
 677 module_param(ignore_crat, int, 0444);
 678 MODULE_PARM_DESC(ignore_crat,
 679         "Ignore CRAT table during KFD initialization (0 = use CRAT (default), 1 = ignore CRAT)");
 680
 681 /**
 682  * DOC: halt_if_hws_hang (int)
 683  * Halt if HWS hang is detected. Default value, 0, disables the halt on hang.
 684  * Setting 1 enables halt on hang.
 685  */
 686 int halt_if_hws_hang;
 687 module_param(halt_if_hws_hang, int, 0644);
 688 MODULE_PARM_DESC(halt_if_hws_hang, "Halt if HWS hang is detected (0 = off (default), 1 = on)");
 689
 690 /**
 691  * DOC: hws_gws_support(bool)
 692  * Assume that HWS supports GWS barriers regardless of what firmware version
 693  * check says. Default value: false (rely on MEC2 firmware version check).
 694  */
 695 bool hws_gws_support;
 696 module_param(hws_gws_support, bool, 0444);
 697 MODULE_PARM_DESC(hws_gws_support, "Assume MEC2 FW supports GWS barriers (false = rely on FW version check (Default), true = force supported)");
 698
 699 /**
 700   * DOC: queue_preemption_timeout_ms (int)
 701   * queue preemption timeout in ms (1 = Minimum, 9000 = default)
 702   */
 703 int queue_preemption_timeout_ms = 9000;
 704 module_param(queue_preemption_timeout_ms, int, 0644);
 705 MODULE_PARM_DESC(queue_preemption_timeout_ms, "queue preemption timeout in ms (1 = Minimum, 9000 = default)");
 706 #endif
 707
 708 /**
 709  * DOC: dcfeaturemask (uint)
 710  * Override display features enabled. See enum DC_FEATURE_MASK in drivers/gpu/drm/amd/include/amd_shared.h.
 711  * The default is the current set of stable display features.
 712  */
 713 MODULE_PARM_DESC(dcfeaturemask, "all stable DC features enabled (default))");
 714 module_param_named(dcfeaturemask, amdgpu_dc_feature_mask, uint, 0444);
 715
 716 /**
 717  * DOC: abmlevel (uint)
 718  * Override the default ABM (Adaptive Backlight Management) level used for DC
 719  * enabled hardware. Requires DMCU to be supported and loaded.
 720  * Valid levels are 0-4. A value of 0 indicates that ABM should be disabled by
 721  * default. Values 1-4 control the maximum allowable brightness reduction via
 722  * the ABM algorithm, with 1 being the least reduction and 4 being the most
 723  * reduction.
 724  *
 725  * Defaults to 0, or disabled. Userspace can still override this level later
 726  * after boot.
 727  */
 728 uint amdgpu_dm_abm_level = 0;
 729 MODULE_PARM_DESC(abmlevel, "ABM level (0 = off (default), 1-4 = backlight reduction level) ");
 730 module_param_named(abmlevel, amdgpu_dm_abm_level, uint, 0444);
 731
 732 /**
 733  * DOC: tmz (int)
 734  * Trusted Memory Zone (TMZ) is a method to protect data being written
 735  * to or read from memory.
 736  *
 737  * The default value: 0 (off).  TODO: change to auto till it is completed.
 738  */
 739 MODULE_PARM_DESC(tmz, "Enable TMZ feature (-1 = auto, 0 = off (default), 1 = on)");
 740 module_param_named(tmz, amdgpu_tmz, int, 0444);
 741
 742 static const struct pci_device_id pciidlist[] = {
 743 #ifdef  CONFIG_DRM_AMDGPU_SI
 744         {0x1002, 0x6780, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 745         {0x1002, 0x6784, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 746         {0x1002, 0x6788, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 747         {0x1002, 0x678A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 748         {0x1002, 0x6790, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 749         {0x1002, 0x6791, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 750         {0x1002, 0x6792, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 751         {0x1002, 0x6798, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 752         {0x1002, 0x6799, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 753         {0x1002, 0x679A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 754         {0x1002, 0x679B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 755         {0x1002, 0x679E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 756         {0x1002, 0x679F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TAHITI},
 757         {0x1002, 0x6800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 758         {0x1002, 0x6801, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 759         {0x1002, 0x6802, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN|AMD_IS_MOBILITY},
 760         {0x1002, 0x6806, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 761         {0x1002, 0x6808, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 762         {0x1002, 0x6809, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 763         {0x1002, 0x6810, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 764         {0x1002, 0x6811, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 765         {0x1002, 0x6816, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 766         {0x1002, 0x6817, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 767         {0x1002, 0x6818, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 768         {0x1002, 0x6819, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_PITCAIRN},
 769         {0x1002, 0x6600, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 770         {0x1002, 0x6601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 771         {0x1002, 0x6602, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 772         {0x1002, 0x6603, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 773         {0x1002, 0x6604, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 774         {0x1002, 0x6605, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 775         {0x1002, 0x6606, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 776         {0x1002, 0x6607, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 777         {0x1002, 0x6608, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 778         {0x1002, 0x6610, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 779         {0x1002, 0x6611, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 780         {0x1002, 0x6613, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 781         {0x1002, 0x6617, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 782         {0x1002, 0x6620, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 783         {0x1002, 0x6621, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 784         {0x1002, 0x6623, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND|AMD_IS_MOBILITY},
 785         {0x1002, 0x6631, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_OLAND},
 786         {0x1002, 0x6820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 787         {0x1002, 0x6821, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 788         {0x1002, 0x6822, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 789         {0x1002, 0x6823, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 790         {0x1002, 0x6824, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 791         {0x1002, 0x6825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 792         {0x1002, 0x6826, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 793         {0x1002, 0x6827, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 794         {0x1002, 0x6828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 795         {0x1002, 0x6829, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 796         {0x1002, 0x682A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 797         {0x1002, 0x682B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 798         {0x1002, 0x682C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 799         {0x1002, 0x682D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 800         {0x1002, 0x682F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 801         {0x1002, 0x6830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 802         {0x1002, 0x6831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE|AMD_IS_MOBILITY},
 803         {0x1002, 0x6835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 804         {0x1002, 0x6837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 805         {0x1002, 0x6838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 806         {0x1002, 0x6839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 807         {0x1002, 0x683B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 808         {0x1002, 0x683D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 809         {0x1002, 0x683F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VERDE},
 810         {0x1002, 0x6660, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 811         {0x1002, 0x6663, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 812         {0x1002, 0x6664, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 813         {0x1002, 0x6665, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 814         {0x1002, 0x6667, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 815         {0x1002, 0x666F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAINAN|AMD_IS_MOBILITY},
 816 #endif
 817 #ifdef CONFIG_DRM_AMDGPU_CIK
 818         /* Kaveri */
 819         {0x1002, 0x1304, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 820         {0x1002, 0x1305, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 821         {0x1002, 0x1306, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 822         {0x1002, 0x1307, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 823         {0x1002, 0x1309, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 824         {0x1002, 0x130A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 825         {0x1002, 0x130B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 826         {0x1002, 0x130C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 827         {0x1002, 0x130D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 828         {0x1002, 0x130E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 829         {0x1002, 0x130F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 830         {0x1002, 0x1310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 831         {0x1002, 0x1311, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 832         {0x1002, 0x1312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 833         {0x1002, 0x1313, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 834         {0x1002, 0x1315, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 835         {0x1002, 0x1316, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 836         {0x1002, 0x1317, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 837         {0x1002, 0x1318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_MOBILITY|AMD_IS_APU},
 838         {0x1002, 0x131B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 839         {0x1002, 0x131C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 840         {0x1002, 0x131D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KAVERI|AMD_IS_APU},
 841         /* Bonaire */
 842         {0x1002, 0x6640, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 843         {0x1002, 0x6641, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 844         {0x1002, 0x6646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 845         {0x1002, 0x6647, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE|AMD_IS_MOBILITY},
 846         {0x1002, 0x6649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 847         {0x1002, 0x6650, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 848         {0x1002, 0x6651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 849         {0x1002, 0x6658, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 850         {0x1002, 0x665c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 851         {0x1002, 0x665d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 852         {0x1002, 0x665f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_BONAIRE},
 853         /* Hawaii */
 854         {0x1002, 0x67A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 855         {0x1002, 0x67A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 856         {0x1002, 0x67A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 857         {0x1002, 0x67A8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 858         {0x1002, 0x67A9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 859         {0x1002, 0x67AA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 860         {0x1002, 0x67B0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 861         {0x1002, 0x67B1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 862         {0x1002, 0x67B8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 863         {0x1002, 0x67B9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 864         {0x1002, 0x67BA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 865         {0x1002, 0x67BE, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_HAWAII},
 866         /* Kabini */
 867         {0x1002, 0x9830, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 868         {0x1002, 0x9831, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 869         {0x1002, 0x9832, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 870         {0x1002, 0x9833, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 871         {0x1002, 0x9834, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 872         {0x1002, 0x9835, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 873         {0x1002, 0x9836, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 874         {0x1002, 0x9837, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 875         {0x1002, 0x9838, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 876         {0x1002, 0x9839, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 877         {0x1002, 0x983a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 878         {0x1002, 0x983b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_MOBILITY|AMD_IS_APU},
 879         {0x1002, 0x983c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 880         {0x1002, 0x983d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 881         {0x1002, 0x983e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 882         {0x1002, 0x983f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_KABINI|AMD_IS_APU},
 883         /* mullins */
 884         {0x1002, 0x9850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 885         {0x1002, 0x9851, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 886         {0x1002, 0x9852, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 887         {0x1002, 0x9853, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 888         {0x1002, 0x9854, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 889         {0x1002, 0x9855, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 890         {0x1002, 0x9856, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 891         {0x1002, 0x9857, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 892         {0x1002, 0x9858, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 893         {0x1002, 0x9859, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 894         {0x1002, 0x985A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 895         {0x1002, 0x985B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 896         {0x1002, 0x985C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 897         {0x1002, 0x985D, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 898         {0x1002, 0x985E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 899         {0x1002, 0x985F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_MULLINS|AMD_IS_MOBILITY|AMD_IS_APU},
 900 #endif
 901         /* topaz */
 902         {0x1002, 0x6900, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 903         {0x1002, 0x6901, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 904         {0x1002, 0x6902, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 905         {0x1002, 0x6903, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 906         {0x1002, 0x6907, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TOPAZ},
 907         /* tonga */
 908         {0x1002, 0x6920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 909         {0x1002, 0x6921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 910         {0x1002, 0x6928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 911         {0x1002, 0x6929, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 912         {0x1002, 0x692B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 913         {0x1002, 0x692F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 914         {0x1002, 0x6930, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 915         {0x1002, 0x6938, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 916         {0x1002, 0x6939, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_TONGA},
 917         /* fiji */
 918         {0x1002, 0x7300, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
 919         {0x1002, 0x730F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_FIJI},
 920         /* carrizo */
 921         {0x1002, 0x9870, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 922         {0x1002, 0x9874, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 923         {0x1002, 0x9875, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 924         {0x1002, 0x9876, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 925         {0x1002, 0x9877, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_CARRIZO|AMD_IS_APU},
 926         /* stoney */
 927         {0x1002, 0x98E4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_STONEY|AMD_IS_APU},
 928         /* Polaris11 */
 929         {0x1002, 0x67E0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 930         {0x1002, 0x67E3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 931         {0x1002, 0x67E8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 932         {0x1002, 0x67EB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 933         {0x1002, 0x67EF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 934         {0x1002, 0x67FF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 935         {0x1002, 0x67E1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 936         {0x1002, 0x67E7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 937         {0x1002, 0x67E9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS11},
 938         /* Polaris10 */
 939         {0x1002, 0x67C0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 940         {0x1002, 0x67C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 941         {0x1002, 0x67C2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 942         {0x1002, 0x67C4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 943         {0x1002, 0x67C7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 944         {0x1002, 0x67D0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 945         {0x1002, 0x67DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 946         {0x1002, 0x67C8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 947         {0x1002, 0x67C9, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 948         {0x1002, 0x67CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 949         {0x1002, 0x67CC, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 950         {0x1002, 0x67CF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 951         {0x1002, 0x6FDF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS10},
 952         /* Polaris12 */
 953         {0x1002, 0x6980, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 954         {0x1002, 0x6981, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 955         {0x1002, 0x6985, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 956         {0x1002, 0x6986, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 957         {0x1002, 0x6987, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 958         {0x1002, 0x6995, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 959         {0x1002, 0x6997, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 960         {0x1002, 0x699F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_POLARIS12},
 961         /* VEGAM */
 962         {0x1002, 0x694C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
 963         {0x1002, 0x694E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
 964         {0x1002, 0x694F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGAM},
 965         /* Vega 10 */
 966         {0x1002, 0x6860, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 967         {0x1002, 0x6861, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 968         {0x1002, 0x6862, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 969         {0x1002, 0x6863, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 970         {0x1002, 0x6864, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 971         {0x1002, 0x6867, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 972         {0x1002, 0x6868, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 973         {0x1002, 0x6869, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 974         {0x1002, 0x686a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 975         {0x1002, 0x686b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 976         {0x1002, 0x686c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 977         {0x1002, 0x686d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 978         {0x1002, 0x686e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 979         {0x1002, 0x686f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 980         {0x1002, 0x687f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA10},
 981         /* Vega 12 */
 982         {0x1002, 0x69A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 983         {0x1002, 0x69A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 984         {0x1002, 0x69A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 985         {0x1002, 0x69A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 986         {0x1002, 0x69AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA12},
 987         /* Vega 20 */
 988         {0x1002, 0x66A0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 989         {0x1002, 0x66A1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 990         {0x1002, 0x66A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 991         {0x1002, 0x66A3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 992         {0x1002, 0x66A4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 993         {0x1002, 0x66A7, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 994         {0x1002, 0x66AF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_VEGA20},
 995         /* Raven */
 996         {0x1002, 0x15dd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
 997         {0x1002, 0x15d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RAVEN|AMD_IS_APU},
 998         /* Arcturus */
 999         {0x1002, 0x738C, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS|AMD_EXP_HW_SUPPORT},
1000         {0x1002, 0x7388, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS|AMD_EXP_HW_SUPPORT},
1001         {0x1002, 0x738E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS|AMD_EXP_HW_SUPPORT},
1002         {0x1002, 0x7390, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_ARCTURUS|AMD_EXP_HW_SUPPORT},
1003         /* Navi10 */
1004         {0x1002, 0x7310, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1005         {0x1002, 0x7312, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1006         {0x1002, 0x7318, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1007         {0x1002, 0x7319, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1008         {0x1002, 0x731A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1009         {0x1002, 0x731B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1010         {0x1002, 0x731F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI10},
1011         /* Navi14 */
1012         {0x1002, 0x7340, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1013         {0x1002, 0x7341, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1014         {0x1002, 0x7347, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1015         {0x1002, 0x734F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI14},
1016
1017         /* Renoir */
1018         {0x1002, 0x1636, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_RENOIR|AMD_IS_APU},
1019
1020         /* Navi12 */
1021         {0x1002, 0x7360, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12|AMD_EXP_HW_SUPPORT},
1022         {0x1002, 0x7362, PCI_ANY_ID, PCI_ANY_ID, 0, 0, CHIP_NAVI12|AMD_EXP_HW_SUPPORT},
1023
1024         {0, 0, 0}
1025 };
1026
1027 MODULE_DEVICE_TABLE(pci, pciidlist);
1028
1029 static struct drm_driver kms_driver;
1030
1031 static int amdgpu_pci_probe(struct pci_dev *pdev,
1032                             const struct pci_device_id *ent)
1033 {
1034         struct drm_device *dev;
1035         struct amdgpu_device *adev;
1036         unsigned long flags = ent->driver_data;
1037         int ret, retry = 0;
1038         bool supports_atomic = false;
1039
1040         if (!amdgpu_virtual_display &&
1041             amdgpu_device_asic_has_dc_support(flags & AMD_ASIC_MASK))
1042                 supports_atomic = true;
1043
1044         if ((flags & AMD_EXP_HW_SUPPORT) && !amdgpu_exp_hw_support) {
1045                 DRM_INFO("This hardware requires experimental hardware support.\n"
1046                          "See modparam exp_hw_support\n");
1047                 return -ENODEV;
1048         }
1049
1050 #ifdef CONFIG_DRM_AMDGPU_SI
1051         if (!amdgpu_si_support) {
1052                 switch (flags & AMD_ASIC_MASK) {
1053                 case CHIP_TAHITI:
1054                 case CHIP_PITCAIRN:
1055                 case CHIP_VERDE:
1056                 case CHIP_OLAND:
1057                 case CHIP_HAINAN:
1058                         dev_info(&pdev->dev,
1059                                  "SI support provided by radeon.\n");
1060                         dev_info(&pdev->dev,
1061                                  "Use radeon.si_support=0 amdgpu.si_support=1 to override.\n"
1062                                 );
1063                         return -ENODEV;
1064                 }
1065         }
1066 #endif
1067 #ifdef CONFIG_DRM_AMDGPU_CIK
1068         if (!amdgpu_cik_support) {
1069                 switch (flags & AMD_ASIC_MASK) {
1070                 case CHIP_KAVERI:
1071                 case CHIP_BONAIRE:
1072                 case CHIP_HAWAII:
1073                 case CHIP_KABINI:
1074                 case CHIP_MULLINS:
1075                         dev_info(&pdev->dev,
1076                                  "CIK support provided by radeon.\n");
1077                         dev_info(&pdev->dev,
1078                                  "Use radeon.cik_support=0 amdgpu.cik_support=1 to override.\n"
1079                                 );
1080                         return -ENODEV;
1081                 }
1082         }
1083 #endif
1084
1085         /* Get rid of things like offb */
1086         ret = drm_fb_helper_remove_conflicting_pci_framebuffers(pdev, "amdgpudrmfb");
1087         if (ret)
1088                 return ret;
1089
1090         dev = drm_dev_alloc(&kms_driver, &pdev->dev);
1091         if (IS_ERR(dev))
1092                 return PTR_ERR(dev);
1093
1094         if (!supports_atomic)
1095                 dev->driver_features &= ~DRIVER_ATOMIC;
1096
1097         ret = pci_enable_device(pdev);
1098         if (ret)
1099                 goto err_free;
1100
1101         dev->pdev = pdev;
1102
1103         pci_set_drvdata(pdev, dev);
1104
1105         amdgpu_driver_load_kms(dev, ent->driver_data);
1106
1107 retry_init:
1108         ret = drm_dev_register(dev, ent->driver_data);
1109         if (ret == -EAGAIN && ++retry <= 3) {
1110                 DRM_INFO("retry init %d\n", retry);
1111                 /* Don't request EX mode too frequently which is attacking */
1112                 msleep(5000);
1113                 goto retry_init;
1114         } else if (ret)
1115                 goto err_pci;
1116
1117         adev = dev->dev_private;
1118         ret = amdgpu_debugfs_init(adev);
1119         if (ret)
1120                 DRM_ERROR("Creating debugfs files failed (%d).\n", ret);
1121
1122         return 0;
1123
1124 err_pci:
1125         pci_disable_device(pdev);
1126 err_free:
1127         drm_dev_put(dev);
1128         return ret;
1129 }
1130
1131 static void
1132 amdgpu_pci_remove(struct pci_dev *pdev)
1133 {
1134         struct drm_device *dev = pci_get_drvdata(pdev);
1135
1136 #ifdef MODULE
1137         if (THIS_MODULE->state != MODULE_STATE_GOING)
1138 #endif
1139                 DRM_ERROR("Hotplug removal is not supported\n");
1140         drm_dev_unplug(dev);
1141         amdgpu_driver_unload_kms(dev);
1142         pci_disable_device(pdev);
1143         pci_set_drvdata(pdev, NULL);
1144         drm_dev_put(dev);
1145 }
1146
1147 static void
1148 amdgpu_pci_shutdown(struct pci_dev *pdev)
1149 {
1150         struct drm_device *dev = pci_get_drvdata(pdev);
1151         struct amdgpu_device *adev = dev->dev_private;
1152
1153         if (amdgpu_ras_intr_triggered())
1154                 return;
1155
1156         /* if we are running in a VM, make sure the device
1157          * torn down properly on reboot/shutdown.
1158          * unfortunately we can't detect certain
1159          * hypervisors so just do this all the time.
1160          */
1161         adev->mp1_state = PP_MP1_STATE_UNLOAD;
1162         amdgpu_device_ip_suspend(adev);
1163         adev->mp1_state = PP_MP1_STATE_NONE;
1164 }
1165
1166 static int amdgpu_pmops_suspend(struct device *dev)
1167 {
1168         struct drm_device *drm_dev = dev_get_drvdata(dev);
1169
1170         return amdgpu_device_suspend(drm_dev, true);
1171 }
1172
1173 static int amdgpu_pmops_resume(struct device *dev)
1174 {
1175         struct drm_device *drm_dev = dev_get_drvdata(dev);
1176
1177         /* GPU comes up enabled by the bios on resume */
1178         if (amdgpu_device_supports_boco(drm_dev) ||
1179             amdgpu_device_supports_baco(drm_dev)) {
1180                 pm_runtime_disable(dev);
1181                 pm_runtime_set_active(dev);
1182                 pm_runtime_enable(dev);
1183         }
1184
1185         return amdgpu_device_resume(drm_dev, true);
1186 }
1187
1188 static int amdgpu_pmops_freeze(struct device *dev)
1189 {
1190         struct drm_device *drm_dev = dev_get_drvdata(dev);
1191         struct amdgpu_device *adev = drm_dev->dev_private;
1192         int r;
1193
1194         r = amdgpu_device_suspend(drm_dev, true);
1195         if (r)
1196                 return r;
1197         return amdgpu_asic_reset(adev);
1198 }
1199
1200 static int amdgpu_pmops_thaw(struct device *dev)
1201 {
1202         struct drm_device *drm_dev = dev_get_drvdata(dev);
1203
1204         return amdgpu_device_resume(drm_dev, true);
1205 }
1206
1207 static int amdgpu_pmops_poweroff(struct device *dev)
1208 {
1209         struct drm_device *drm_dev = dev_get_drvdata(dev);
1210
1211         return amdgpu_device_suspend(drm_dev, true);
1212 }
1213
1214 static int amdgpu_pmops_restore(struct device *dev)
1215 {
1216         struct drm_device *drm_dev = dev_get_drvdata(dev);
1217
1218         return amdgpu_device_resume(drm_dev, true);
1219 }
1220
1221 static int amdgpu_pmops_runtime_suspend(struct device *dev)
1222 {
1223         struct pci_dev *pdev = to_pci_dev(dev);
1224         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1225         struct amdgpu_device *adev = drm_dev->dev_private;
1226         int ret, i;
1227
1228         if (!adev->runpm) {
1229                 pm_runtime_forbid(dev);
1230                 return -EBUSY;
1231         }
1232
1233         /* wait for all rings to drain before suspending */
1234         for (i = 0; i < AMDGPU_MAX_RINGS; i++) {
1235                 struct amdgpu_ring *ring = adev->rings[i];
1236                 if (ring && ring->sched.ready) {
1237                         ret = amdgpu_fence_wait_empty(ring);
1238                         if (ret)
1239                                 return -EBUSY;
1240                 }
1241         }
1242
1243         adev->in_runpm = true;
1244         if (amdgpu_device_supports_boco(drm_dev))
1245                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1246         drm_kms_helper_poll_disable(drm_dev);
1247
1248         ret = amdgpu_device_suspend(drm_dev, false);
1249         if (ret)
1250                 return ret;
1251
1252         if (amdgpu_device_supports_boco(drm_dev)) {
1253                 /* Only need to handle PCI state in the driver for ATPX
1254                  * PCI core handles it for _PR3.
1255                  */
1256                 if (amdgpu_is_atpx_hybrid()) {
1257                         pci_ignore_hotplug(pdev);
1258                 } else {
1259                         pci_save_state(pdev);
1260                         pci_disable_device(pdev);
1261                         pci_ignore_hotplug(pdev);
1262                         pci_set_power_state(pdev, PCI_D3cold);
1263                 }
1264                 drm_dev->switch_power_state = DRM_SWITCH_POWER_DYNAMIC_OFF;
1265         } else if (amdgpu_device_supports_baco(drm_dev)) {
1266                 amdgpu_device_baco_enter(drm_dev);
1267         }
1268
1269         return 0;
1270 }
1271
1272 static int amdgpu_pmops_runtime_resume(struct device *dev)
1273 {
1274         struct pci_dev *pdev = to_pci_dev(dev);
1275         struct drm_device *drm_dev = pci_get_drvdata(pdev);
1276         struct amdgpu_device *adev = drm_dev->dev_private;
1277         int ret;
1278
1279         if (!adev->runpm)
1280                 return -EINVAL;
1281
1282         if (amdgpu_device_supports_boco(drm_dev)) {
1283                 drm_dev->switch_power_state = DRM_SWITCH_POWER_CHANGING;
1284
1285                 /* Only need to handle PCI state in the driver for ATPX
1286                  * PCI core handles it for _PR3.
1287                  */
1288                 if (amdgpu_is_atpx_hybrid()) {
1289                         pci_set_master(pdev);
1290                 } else {
1291                         pci_set_power_state(pdev, PCI_D0);
1292                         pci_restore_state(pdev);
1293                         ret = pci_enable_device(pdev);
1294                         if (ret)
1295                                 return ret;
1296                         pci_set_master(pdev);
1297                 }
1298         } else if (amdgpu_device_supports_baco(drm_dev)) {
1299                 amdgpu_device_baco_exit(drm_dev);
1300         }
1301         ret = amdgpu_device_resume(drm_dev, false);
1302         drm_kms_helper_poll_enable(drm_dev);
1303         if (amdgpu_device_supports_boco(drm_dev))
1304                 drm_dev->switch_power_state = DRM_SWITCH_POWER_ON;
1305         adev->in_runpm = false;
1306         return 0;
1307 }
1308
1309 static int amdgpu_pmops_runtime_idle(struct device *dev)
1310 {
1311         struct drm_device *drm_dev = dev_get_drvdata(dev);
1312         struct amdgpu_device *adev = drm_dev->dev_private;
1313         /* we don't want the main rpm_idle to call suspend - we want to autosuspend */
1314         int ret = 1;
1315
1316         if (!adev->runpm) {
1317                 pm_runtime_forbid(dev);
1318                 return -EBUSY;
1319         }
1320
1321         if (amdgpu_device_has_dc_support(adev)) {
1322                 struct drm_crtc *crtc;
1323
1324                 drm_modeset_lock_all(drm_dev);
1325
1326                 drm_for_each_crtc(crtc, drm_dev) {
1327                         if (crtc->state->active) {
1328                                 ret = -EBUSY;
1329                                 break;
1330                         }
1331                 }
1332
1333                 drm_modeset_unlock_all(drm_dev);
1334
1335         } else {
1336                 struct drm_connector *list_connector;
1337                 struct drm_connector_list_iter iter;
1338
1339                 mutex_lock(&drm_dev->mode_config.mutex);
1340                 drm_modeset_lock(&drm_dev->mode_config.connection_mutex, NULL);
1341
1342                 drm_connector_list_iter_begin(drm_dev, &iter);
1343                 drm_for_each_connector_iter(list_connector, &iter) {
1344                         if (list_connector->dpms ==  DRM_MODE_DPMS_ON) {
1345                                 ret = -EBUSY;
1346                                 break;
1347                         }
1348                 }
1349
1350                 drm_connector_list_iter_end(&iter);
1351
1352                 drm_modeset_unlock(&drm_dev->mode_config.connection_mutex);
1353                 mutex_unlock(&drm_dev->mode_config.mutex);
1354         }
1355
1356         if (ret == -EBUSY)
1357                 DRM_DEBUG_DRIVER("failing to power off - crtc active\n");
1358
1359         pm_runtime_mark_last_busy(dev);
1360         pm_runtime_autosuspend(dev);
1361         return ret;
1362 }
1363
1364 long amdgpu_drm_ioctl(struct file *filp,
1365                       unsigned int cmd, unsigned long arg)
1366 {
1367         struct drm_file *file_priv = filp->private_data;
1368         struct drm_device *dev;
1369         long ret;
1370         dev = file_priv->minor->dev;
1371         ret = pm_runtime_get_sync(dev->dev);
1372         if (ret < 0)
1373                 return ret;
1374
1375         ret = drm_ioctl(filp, cmd, arg);
1376
1377         pm_runtime_mark_last_busy(dev->dev);
1378         pm_runtime_put_autosuspend(dev->dev);
1379         return ret;
1380 }
1381
1382 static const struct dev_pm_ops amdgpu_pm_ops = {
1383         .suspend = amdgpu_pmops_suspend,
1384         .resume = amdgpu_pmops_resume,
1385         .freeze = amdgpu_pmops_freeze,
1386         .thaw = amdgpu_pmops_thaw,
1387         .poweroff = amdgpu_pmops_poweroff,
1388         .restore = amdgpu_pmops_restore,
1389         .runtime_suspend = amdgpu_pmops_runtime_suspend,
1390         .runtime_resume = amdgpu_pmops_runtime_resume,
1391         .runtime_idle = amdgpu_pmops_runtime_idle,
1392 };
1393
1394 static int amdgpu_flush(struct file *f, fl_owner_t id)
1395 {
1396         struct drm_file *file_priv = f->private_data;
1397         struct amdgpu_fpriv *fpriv = file_priv->driver_priv;
1398         long timeout = MAX_WAIT_SCHED_ENTITY_Q_EMPTY;
1399
1400         timeout = amdgpu_ctx_mgr_entity_flush(&fpriv->ctx_mgr, timeout);
1401         timeout = amdgpu_vm_wait_idle(&fpriv->vm, timeout);
1402
1403         return timeout >= 0 ? 0 : timeout;
1404 }
1405
1406 static const struct file_operations amdgpu_driver_kms_fops = {
1407         .owner = THIS_MODULE,
1408         .open = drm_open,
1409         .flush = amdgpu_flush,
1410         .release = drm_release,
1411         .unlocked_ioctl = amdgpu_drm_ioctl,
1412         .mmap = amdgpu_mmap,
1413         .poll = drm_poll,
1414         .read = drm_read,
1415 #ifdef CONFIG_COMPAT
1416         .compat_ioctl = amdgpu_kms_compat_ioctl,
1417 #endif
1418 };
1419
1420 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv)
1421 {
1422         struct drm_file *file;
1423
1424         if (!filp)
1425                 return -EINVAL;
1426
1427         if (filp->f_op != &amdgpu_driver_kms_fops) {
1428                 return -EINVAL;
1429         }
1430
1431         file = filp->private_data;
1432         *fpriv = file->driver_priv;
1433         return 0;
1434 }
1435
1436 static struct drm_driver kms_driver = {
1437         .driver_features =
1438             DRIVER_ATOMIC |
1439             DRIVER_GEM |
1440             DRIVER_RENDER | DRIVER_MODESET | DRIVER_SYNCOBJ |
1441             DRIVER_SYNCOBJ_TIMELINE,
1442         .open = amdgpu_driver_open_kms,
1443         .postclose = amdgpu_driver_postclose_kms,
1444         .lastclose = amdgpu_driver_lastclose_kms,
1445         .irq_handler = amdgpu_irq_handler,
1446         .ioctls = amdgpu_ioctls_kms,
1447         .gem_free_object_unlocked = amdgpu_gem_object_free,
1448         .gem_open_object = amdgpu_gem_object_open,
1449         .gem_close_object = amdgpu_gem_object_close,
1450         .dumb_create = amdgpu_mode_dumb_create,
1451         .dumb_map_offset = amdgpu_mode_dumb_mmap,
1452         .fops = &amdgpu_driver_kms_fops,
1453
1454         .prime_handle_to_fd = drm_gem_prime_handle_to_fd,
1455         .prime_fd_to_handle = drm_gem_prime_fd_to_handle,
1456         .gem_prime_export = amdgpu_gem_prime_export,
1457         .gem_prime_import = amdgpu_gem_prime_import,
1458         .gem_prime_vmap = amdgpu_gem_prime_vmap,
1459         .gem_prime_vunmap = amdgpu_gem_prime_vunmap,
1460         .gem_prime_mmap = amdgpu_gem_prime_mmap,
1461
1462         .name = DRIVER_NAME,
1463         .desc = DRIVER_DESC,
1464         .date = DRIVER_DATE,
1465         .major = KMS_DRIVER_MAJOR,
1466         .minor = KMS_DRIVER_MINOR,
1467         .patchlevel = KMS_DRIVER_PATCHLEVEL,
1468 };
1469
1470 static struct pci_driver amdgpu_kms_pci_driver = {
1471         .name = DRIVER_NAME,
1472         .id_table = pciidlist,
1473         .probe = amdgpu_pci_probe,
1474         .remove = amdgpu_pci_remove,
1475         .shutdown = amdgpu_pci_shutdown,
1476         .driver.pm = &amdgpu_pm_ops,
1477 };
1478
1479
1480
1481 static int __init amdgpu_init(void)
1482 {
1483         int r;
1484
1485         if (vgacon_text_force()) {
1486                 DRM_ERROR("VGACON disables amdgpu kernel modesetting.\n");
1487                 return -EINVAL;
1488         }
1489
1490         r = amdgpu_sync_init();
1491         if (r)
1492                 goto error_sync;
1493
1494         r = amdgpu_fence_slab_init();
1495         if (r)
1496                 goto error_fence;
1497
1498         DRM_INFO("amdgpu kernel modesetting enabled.\n");
1499         kms_driver.num_ioctls = amdgpu_max_kms_ioctl;
1500         amdgpu_register_atpx_handler();
1501
1502         /* Ignore KFD init failures. Normal when CONFIG_HSA_AMD is not set. */
1503         amdgpu_amdkfd_init();
1504
1505         /* let modprobe override vga console setting */
1506         return pci_register_driver(&amdgpu_kms_pci_driver);
1507
1508 error_fence:
1509         amdgpu_sync_fini();
1510
1511 error_sync:
1512         return r;
1513 }
1514
1515 static void __exit amdgpu_exit(void)
1516 {
1517         amdgpu_amdkfd_fini();
1518         pci_unregister_driver(&amdgpu_kms_pci_driver);
1519         amdgpu_unregister_atpx_handler();
1520         amdgpu_sync_fini();
1521         amdgpu_fence_slab_fini();
1522         mmu_notifier_synchronize();
1523 }
1524
1525 module_init(amdgpu_init);
1526 module_exit(amdgpu_exit);
1527
1528 MODULE_AUTHOR(DRIVER_AUTHOR);
1529 MODULE_DESCRIPTION(DRIVER_DESC);
1530 MODULE_LICENSE("GPL and additional rights");