include/configs/MPC8349EMDS_SDRAM.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * (C) Copyright 2006-2010
   4  * Wolfgang Denk, DENX Software Engineering, [email protected].
   5  */
   6
   7 /*
   8  * mpc8349emds board configuration file
   9  *
  10  */
  11
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 /*
  16  * High Level Configuration Options
  17  */
  18 #define CONFIG_E300             1       /* E300 Family */
  19
  20 #undef CONFIG_SYS_DRAM_TEST             /* memory test, takes time */
  21 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest region */
  22 #define CONFIG_SYS_MEMTEST_END          0x00100000
  23
  24 /*
  25  * DDR Setup
  26  */
  27 #define CONFIG_DDR_ECC                  /* support DDR ECC function */
  28 #define CONFIG_DDR_ECC_CMD              /* use DDR ECC user commands */
  29 #define CONFIG_SPD_EEPROM               /* use SPD EEPROM for DDR setup*/
  30
  31 /*
  32  * SYS_FSL_DDR2 is selected in Kconfig to use unified DDR driver
  33  * unselect it to use old spd_sdram.c
  34  */
  35 #define CONFIG_SYS_SPD_BUS_NUM  0
  36 #define SPD_EEPROM_ADDRESS1     0x52
  37 #define SPD_EEPROM_ADDRESS2     0x51
  38 #define CONFIG_DIMM_SLOTS_PER_CTLR      2
  39 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
  40 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
  41 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  42
  43 /*
  44  * 32-bit data path mode.
  45  *
  46  * Please note that using this mode for devices with the real density of 64-bit
  47  * effectively reduces the amount of available memory due to the effect of
  48  * wrapping around while translating address to row/columns, for example in the
  49  * 256MB module the upper 128MB get aliased with contents of the lower
  50  * 128MB); normally this define should be used for devices with real 32-bit
  51  * data path.
  52  */
  53 #undef CONFIG_DDR_32BIT
  54
  55 #define CONFIG_SYS_DDR_BASE     0x00000000      /* DDR is system memory*/
  56 #define CONFIG_SYS_SDRAM_BASE   CONFIG_SYS_DDR_BASE
  57 #define CONFIG_SYS_DDR_SDRAM_BASE       CONFIG_SYS_DDR_BASE
  58 #define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   (DDR_SDRAM_CLK_CNTL_SS_EN \
  59                                         | DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
  60 #undef  CONFIG_DDR_2T_TIMING
  61
  62 /*
  63  * DDRCDR - DDR Control Driver Register
  64  */
  65 #define CONFIG_SYS_DDRCDR_VALUE 0x80080001
  66
  67 #if defined(CONFIG_SPD_EEPROM)
  68 /*
  69  * Determine DDR configuration from I2C interface.
  70  */
  71 #define SPD_EEPROM_ADDRESS      0x51            /* DDR DIMM */
  72 #else
  73 /*
  74  * Manually set up DDR parameters
  75  */
  76 #define CONFIG_SYS_DDR_SIZE             256             /* MB */
  77 #if defined(CONFIG_DDR_II)
  78 #define CONFIG_SYS_DDRCDR               0x80080001
  79 #define CONFIG_SYS_DDR_CS2_BNDS         0x0000000f
  80 #define CONFIG_SYS_DDR_CS2_CONFIG       0x80330102
  81 #define CONFIG_SYS_DDR_TIMING_0         0x00220802
  82 #define CONFIG_SYS_DDR_TIMING_1         0x38357322
  83 #define CONFIG_SYS_DDR_TIMING_2         0x2f9048c8
  84 #define CONFIG_SYS_DDR_TIMING_3         0x00000000
  85 #define CONFIG_SYS_DDR_CLK_CNTL         0x02000000
  86 #define CONFIG_SYS_DDR_MODE             0x47d00432
  87 #define CONFIG_SYS_DDR_MODE2            0x8000c000
  88 #define CONFIG_SYS_DDR_INTERVAL         0x03cf0080
  89 #define CONFIG_SYS_DDR_SDRAM_CFG        0x43000000
  90 #define CONFIG_SYS_DDR_SDRAM_CFG2       0x00401000
  91 #else
  92 #define CONFIG_SYS_DDR_CS2_CONFIG       (CSCONFIG_EN \
  93                                 | CSCONFIG_ROW_BIT_13 \
  94                                 | CSCONFIG_COL_BIT_10)
  95 #define CONFIG_SYS_DDR_TIMING_1 0x36332321
  96 #define CONFIG_SYS_DDR_TIMING_2 0x00000800      /* P9-45,may need tuning */
  97 #define CONFIG_SYS_DDR_CONTROL  0xc2000000      /* unbuffered,no DYN_PWR */
  98 #define CONFIG_SYS_DDR_INTERVAL 0x04060100      /* autocharge,no open page */
  99
 100 #if defined(CONFIG_DDR_32BIT)
 101 /* set burst length to 8 for 32-bit data path */
 102                                 /* DLL,normal,seq,4/2.5, 8 burst len */
 103 #define CONFIG_SYS_DDR_MODE     0x00000023
 104 #else
 105 /* the default burst length is 4 - for 64-bit data path */
 106                                 /* DLL,normal,seq,4/2.5, 4 burst len */
 107 #define CONFIG_SYS_DDR_MODE     0x00000022
 108 #endif
 109 #endif
 110 #endif
 111
 112 /*
 113  * SDRAM on the Local Bus
 114  */
 115 #define CONFIG_SYS_LBC_SDRAM_BASE       0xF0000000      /* Localbus SDRAM */
 116 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
 117
 118 /*
 119  * FLASH on the Local Bus
 120  */
 121 #define CONFIG_SYS_FLASH_BASE           0xFE000000      /* start of FLASH   */
 122 #define CONFIG_SYS_FLASH_SIZE           32      /* max flash size in MB */
 123
 124 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 125 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max sectors per device */
 126
 127 #undef CONFIG_SYS_FLASH_CHECKSUM
 128 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 129 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 130
 131 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 132
 133 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
 134 #define CONFIG_SYS_RAMBOOT
 135 #else
 136 #undef  CONFIG_SYS_RAMBOOT
 137 #endif
 138
 139 /*
 140  * BCSR register on local bus 32KB, 8-bit wide for MDS config reg
 141  */
 142 #define CONFIG_SYS_BCSR                 0xE2400000
 143                                         /* Access window base at BCSR base */
 144 #define CONFIG_SYS_INIT_RAM_LOCK        1
 145 #define CONFIG_SYS_INIT_RAM_ADDR        0xFD000000      /* Initial RAM addr */
 146 #define CONFIG_SYS_INIT_RAM_SIZE        0x1000  /* Size of used area in RAM*/
 147
 148 #define CONFIG_SYS_GBL_DATA_OFFSET      \
 149                         (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 150 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 151
 152 #define CONFIG_SYS_MONITOR_LEN  (512 * 1024)    /* Reserve 512 kB for Mon */
 153 #define CONFIG_SYS_MALLOC_LEN   (256 * 1024)    /* Reserved for malloc */
 154
 155 /*
 156  * Local Bus LCRR and LBCR regs
 157  *    LCRR:  DLL bypass, Clock divider is 4
 158  * External Local Bus rate is
 159  *    CLKIN * HRCWL_CSB_TO_CLKIN / HRCWL_LCL_BUS_TO_SCB_CLK / LCRR_CLKDIV
 160  */
 161 #define CONFIG_SYS_LCRR_DBYP    LCRR_DBYP
 162 #define CONFIG_SYS_LCRR_CLKDIV  LCRR_CLKDIV_4
 163 #define CONFIG_SYS_LBC_LBCR     0x00000000
 164
 165 /*
 166  * The MPC834xEA MDS for 834xE rev3.1 may not be assembled SDRAM memory.
 167  */
 168
 169 /* Local bus BR2, OR2 definition for SDRAM if soldered on the MDS board */
 170 /*
 171  * Base Register 2 and Option Register 2 configure SDRAM.
 172  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
 173  *
 174  * For BR2, need:
 175  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 176  *    port-size = 32-bits = BR2[19:20] = 11
 177  *    no parity checking = BR2[21:22] = 00
 178  *    SDRAM for MSEL = BR2[24:26] = 011
 179  *    Valid = BR[31] = 1
 180  *
 181  * 0    4    8    12   16   20   24   28
 182  * 1111 0000 0000 0000 0001 1000 0110 0001 = F0001861
 183  */
 184
 185 /*
 186  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
 187  *
 188  * For OR2, need:
 189  *    64MB mask for AM, OR2[0:7] = 1111 1100
 190  *                 XAM, OR2[17:18] = 11
 191  *    9 columns OR2[19-21] = 010
 192  *    13 rows   OR2[23-25] = 100
 193  *    EAD set for extra time OR[31] = 1
 194  *
 195  * 0    4    8    12   16   20   24   28
 196  * 1111 1100 0000 0000 0110 1001 0000 0001 = FC006901
 197  */
 198
 199
 200                                 /* LB sdram refresh timer, about 6us */
 201 #define CONFIG_SYS_LBC_LSRT     0x32000000
 202                                 /* LB refresh timer prescal, 266MHz/32 */
 203 #define CONFIG_SYS_LBC_MRTPR    0x20000000
 204
 205 #define CONFIG_SYS_LBC_LSDMR_COMMON    (LSDMR_RFEN      \
 206                                 | LSDMR_BSMA1516        \
 207                                 | LSDMR_RFCR8           \
 208                                 | LSDMR_PRETOACT6       \
 209                                 | LSDMR_ACTTORW3        \
 210                                 | LSDMR_BL8             \
 211                                 | LSDMR_WRC3            \
 212                                 | LSDMR_CL3)
 213
 214 /*
 215  * SDRAM Controller configuration sequence.
 216  */
 217 #define CONFIG_SYS_LBC_LSDMR_1  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_PCHALL)
 218 #define CONFIG_SYS_LBC_LSDMR_2  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
 219 #define CONFIG_SYS_LBC_LSDMR_3  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
 220 #define CONFIG_SYS_LBC_LSDMR_4  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_MRW)
 221 #define CONFIG_SYS_LBC_LSDMR_5  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_NORMAL)
 222
 223 /*
 224  * Serial Port
 225  */
 226 #define CONFIG_SYS_NS16550_SERIAL
 227 #define CONFIG_SYS_NS16550_REG_SIZE    1
 228 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 229
 230 #define CONFIG_SYS_BAUDRATE_TABLE  \
 231                 {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 115200}
 232
 233 #define CONFIG_SYS_NS16550_COM1        (CONFIG_SYS_IMMR+0x4500)
 234 #define CONFIG_SYS_NS16550_COM2        (CONFIG_SYS_IMMR+0x4600)
 235
 236 /* I2C */
 237 #define CONFIG_SYS_I2C
 238 #define CONFIG_SYS_I2C_FSL
 239 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 240 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 241 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 242 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
 243 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 244 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 245 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 246
 247 /* SPI */
 248 #undef CONFIG_SOFT_SPI                  /* SPI bit-banged */
 249
 250 /* GPIOs.  Used as SPI chip selects */
 251 #define CONFIG_SYS_GPIO1_PRELIM
 252 #define CONFIG_SYS_GPIO1_DIR            0xC0000000  /* SPI CS on 0, LED on 1 */
 253 #define CONFIG_SYS_GPIO1_DAT            0xC0000000  /* Both are active LOW */
 254
 255 /* TSEC */
 256 #define CONFIG_SYS_TSEC1_OFFSET 0x24000
 257 #define CONFIG_SYS_TSEC1        (CONFIG_SYS_IMMR+CONFIG_SYS_TSEC1_OFFSET)
 258 #define CONFIG_SYS_TSEC2_OFFSET 0x25000
 259 #define CONFIG_SYS_TSEC2        (CONFIG_SYS_IMMR+CONFIG_SYS_TSEC2_OFFSET)
 260
 261 /* USB */
 262 #define CONFIG_SYS_USE_MPC834XSYS_USB_PHY       1 /* Use SYS board PHY */
 263
 264 /*
 265  * General PCI
 266  * Addresses are mapped 1-1.
 267  */
 268 #define CONFIG_SYS_PCI1_MEM_BASE        0x80000000
 269 #define CONFIG_SYS_PCI1_MEM_PHYS        CONFIG_SYS_PCI1_MEM_BASE
 270 #define CONFIG_SYS_PCI1_MEM_SIZE        0x10000000      /* 256M */
 271 #define CONFIG_SYS_PCI1_MMIO_BASE       0x90000000
 272 #define CONFIG_SYS_PCI1_MMIO_PHYS       CONFIG_SYS_PCI1_MMIO_BASE
 273 #define CONFIG_SYS_PCI1_MMIO_SIZE       0x10000000      /* 256M */
 274 #define CONFIG_SYS_PCI1_IO_BASE         0x00000000
 275 #define CONFIG_SYS_PCI1_IO_PHYS         0xE2000000
 276 #define CONFIG_SYS_PCI1_IO_SIZE         0x00100000      /* 1M */
 277
 278 #define CONFIG_SYS_PCI2_MEM_BASE        0xA0000000
 279 #define CONFIG_SYS_PCI2_MEM_PHYS        CONFIG_SYS_PCI2_MEM_BASE
 280 #define CONFIG_SYS_PCI2_MEM_SIZE        0x10000000      /* 256M */
 281 #define CONFIG_SYS_PCI2_MMIO_BASE       0xB0000000
 282 #define CONFIG_SYS_PCI2_MMIO_PHYS       CONFIG_SYS_PCI2_MMIO_BASE
 283 #define CONFIG_SYS_PCI2_MMIO_SIZE       0x10000000      /* 256M */
 284 #define CONFIG_SYS_PCI2_IO_BASE         0x00000000
 285 #define CONFIG_SYS_PCI2_IO_PHYS         0xE2100000
 286 #define CONFIG_SYS_PCI2_IO_SIZE         0x00100000      /* 1M */
 287
 288 #if defined(CONFIG_PCI)
 289
 290 #define CONFIG_83XX_PCI_STREAMING
 291
 292 #undef CONFIG_EEPRO100
 293 #undef CONFIG_TULIP
 294
 295 #if !defined(CONFIG_PCI_PNP)
 296         #define PCI_ENET0_IOADDR        0xFIXME
 297         #define PCI_ENET0_MEMADDR       0xFIXME
 298         #define PCI_IDSEL_NUMBER        0x0c    /* slot0->3(IDSEL)=12->15 */
 299 #endif
 300
 301 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 302 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1957  /* Freescale */
 303
 304 #endif  /* CONFIG_PCI */
 305
 306 /*
 307  * TSEC configuration
 308  */
 309
 310 #if defined(CONFIG_TSEC_ENET)
 311
 312 #define CONFIG_GMII             1       /* MII PHY management */
 313 #define CONFIG_TSEC1            1
 314 #define CONFIG_TSEC1_NAME       "TSEC0"
 315 #define CONFIG_TSEC2            1
 316 #define CONFIG_TSEC2_NAME       "TSEC1"
 317 #define TSEC1_PHY_ADDR          0
 318 #define TSEC2_PHY_ADDR          1
 319 #define TSEC1_PHYIDX            0
 320 #define TSEC2_PHYIDX            0
 321 #define TSEC1_FLAGS             TSEC_GIGABIT
 322 #define TSEC2_FLAGS             TSEC_GIGABIT
 323
 324 /* Options are: TSEC[0-1] */
 325 #define CONFIG_ETHPRIME         "TSEC0"
 326
 327 #endif  /* CONFIG_TSEC_ENET */
 328
 329 /*
 330  * Configure on-board RTC
 331  */
 332 #define CONFIG_RTC_DS1374               /* use ds1374 rtc via i2c */
 333 #define CONFIG_SYS_I2C_RTC_ADDR 0x68    /* at address 0x68 */
 334
 335 /*
 336  * Environment
 337  */
 338 #ifndef CONFIG_SYS_RAMBOOT
 339         #define CONFIG_ENV_ADDR         \
 340                         (CONFIG_SYS_MONITOR_BASE + CONFIG_SYS_MONITOR_LEN)
 341         #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K(one sector) for env */
 342         #define CONFIG_ENV_SIZE         0x2000
 343
 344 /* Address and size of Redundant Environment Sector     */
 345 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_ENV_ADDR + CONFIG_ENV_SECT_SIZE)
 346 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 347
 348 #else
 349         #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 350         #define CONFIG_ENV_SIZE         0x2000
 351 #endif
 352
 353 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 354 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 355
 356 /*
 357  * BOOTP options
 358  */
 359 #define CONFIG_BOOTP_BOOTFILESIZE
 360
 361 /*
 362  * Command line configuration.
 363  */
 364
 365 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 366
 367 /*
 368  * Miscellaneous configurable options
 369  */
 370 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 371
 372 /*
 373  * For booting Linux, the board info and command line data
 374  * have to be in the first 256 MB of memory, since this is
 375  * the maximum mapped by the Linux kernel during initialization.
 376  */
 377                                 /* Initial Memory map for Linux*/
 378 #define CONFIG_SYS_BOOTMAPSZ    (256 << 20)
 379 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 380
 381 #define CONFIG_SYS_RCWH_PCIHOST 0x80000000 /* PCIHOST  */
 382
 383 /*
 384  * System performance
 385  */
 386 #define CONFIG_SYS_SPCR_TSEC1EP 3       /* TSEC1 emergency priority (0-3) */
 387 #define CONFIG_SYS_SPCR_TSEC2EP 3       /* TSEC2 emergency priority (0-3) */
 388 #define CONFIG_SYS_SCCR_TSEC1CM 1       /* TSEC1 clock mode (0-3) */
 389 #define CONFIG_SYS_SCCR_TSEC2CM 1       /* TSEC2 & I2C0 clock mode (0-3) */
 390
 391 /* System IO Config */
 392 #define CONFIG_SYS_SICRH 0
 393 #define CONFIG_SYS_SICRL SICRL_LDP_A
 394
 395 #ifdef CONFIG_PCI
 396 #define CONFIG_PCI_INDIRECT_BRIDGE
 397 #endif
 398
 399 #if defined(CONFIG_CMD_KGDB)
 400 #define CONFIG_KGDB_BAUDRATE    230400  /* speed of kgdb serial port */
 401 #endif
 402
 403 /*
 404  * Environment Configuration
 405  */
 406 #define CONFIG_ENV_OVERWRITE
 407
 408 #if defined(CONFIG_TSEC_ENET)
 409 #define CONFIG_HAS_ETH1
 410 #define CONFIG_HAS_ETH0
 411 #endif
 412
 413 #define CONFIG_HOSTNAME         "mpc8349emds"
 414 #define CONFIG_ROOTPATH         "/nfsroot/rootfs"
 415 #define CONFIG_BOOTFILE         "uImage"
 416
 417 #define CONFIG_LOADADDR 800000  /* default location for tftp and bootm */
 418
 419 #define CONFIG_PREBOOT  "echo;" \
 420         "echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;" \
 421         "echo"
 422
 423 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 424         "netdev=eth0\0"                                                 \
 425         "hostname=mpc8349emds\0"                                        \
 426         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 427                 "nfsroot=${serverip}:${rootpath}\0"                     \
 428         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 429         "addip=setenv bootargs ${bootargs} "                            \
 430                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 431                 ":${hostname}:${netdev}:off panic=1\0"                  \
 432         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
 433         "flash_nfs=run nfsargs addip addtty;"                           \
 434                 "bootm ${kernel_addr}\0"                                \
 435         "flash_self=run ramargs addip addtty;"                          \
 436                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 437         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip addtty;"     \
 438                 "bootm\0"                                               \
 439         "load=tftp 100000 /tftpboot/mpc8349emds/u-boot.bin\0"           \
 440         "update=protect off fe000000 fe03ffff; "                        \
 441                 "era fe000000 fe03ffff; cp.b 100000 fe000000 ${filesize}\0"\
 442         "upd=run load update\0"                                         \
 443         "fdtaddr=780000\0"                                              \
 444         "fdtfile=mpc834x_mds.dtb\0"                                     \
 445         ""
 446
 447 #define CONFIG_NFSBOOTCOMMAND                                           \
 448         "setenv bootargs root=/dev/nfs rw "                             \
 449                 "nfsroot=$serverip:$rootpath "                          \
 450                 "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:"   \
 451                                                         "$netdev:off "  \
 452                 "console=$consoledev,$baudrate $othbootargs;"           \
 453         "tftp $loadaddr $bootfile;"                                     \
 454         "tftp $fdtaddr $fdtfile;"                                       \
 455         "bootm $loadaddr - $fdtaddr"
 456
 457 #define CONFIG_RAMBOOTCOMMAND                                           \
 458         "setenv bootargs root=/dev/ram rw "                             \
 459                 "console=$consoledev,$baudrate $othbootargs;"           \
 460         "tftp $ramdiskaddr $ramdiskfile;"                               \
 461         "tftp $loadaddr $bootfile;"                                     \
 462         "tftp $fdtaddr $fdtfile;"                                       \
 463         "bootm $loadaddr $ramdiskaddr $fdtaddr"
 464
 465 #define CONFIG_BOOTCOMMAND      "run flash_self"
 466
 467 #endif  /* __CONFIG_H */