arch/riscv/Kconfig

   1 menu "RISC-V architecture"
   2         depends on RISCV
   3
   4 config SYS_ARCH
   5         default "riscv"
   6
   7 choice
   8         prompt "Target select"
   9         optional
  10
  11 config TARGET_AE350
  12         bool "Support ae350"
  13
  14 config TARGET_MICROCHIP_ICICLE
  15         bool "Support Microchip PolarFire-SoC Icicle Board"
  16
  17 config TARGET_QEMU_VIRT
  18         bool "Support QEMU Virt Board"
  19
  20 config TARGET_SIFIVE_UNLEASHED
  21         bool "Support SiFive Unleashed Board"
  22
  23 config TARGET_SIFIVE_UNMATCHED
  24         bool "Support SiFive Unmatched Board"
  25         select SYS_CACHE_SHIFT_6
  26
  27 config TARGET_STARFIVE_VISIONFIVE2
  28         bool "Support StarFive VisionFive2 Board"
  29         select BOARD_LATE_INIT
  30
  31 config TARGET_TH1520_LPI4A
  32         bool "Support Sipeed's TH1520 Lichee PI 4A Board"
  33         select SYS_CACHE_SHIFT_6
  34
  35 config TARGET_SIPEED_MAIX
  36         bool "Support Sipeed Maix Board"
  37         select SYS_CACHE_SHIFT_6
  38
  39 config TARGET_OPENPITON_RISCV64
  40         bool "Support RISC-V cores on OpenPiton SoC"
  41
  42 endchoice
  43
  44 config SYS_ICACHE_OFF
  45         bool "Do not enable icache"
  46         help
  47           Do not enable instruction cache in U-Boot.
  48
  49 config SPL_SYS_ICACHE_OFF
  50         bool "Do not enable icache in SPL"
  51         depends on SPL
  52         default SYS_ICACHE_OFF
  53         help
  54           Do not enable instruction cache in SPL.
  55
  56 config SYS_DCACHE_OFF
  57         bool "Do not enable dcache"
  58         help
  59           Do not enable data cache in U-Boot.
  60
  61 config SPL_SYS_DCACHE_OFF
  62         bool "Do not enable dcache in SPL"
  63         depends on SPL
  64         default SYS_DCACHE_OFF
  65         help
  66           Do not enable data cache in SPL.
  67
  68 config SPL_ZERO_MEM_BEFORE_USE
  69         bool "Zero memory before use"
  70         depends on SPL
  71         default n
  72         help
  73           Zero stack/GD/malloc area in SPL before using them, this is needed for
  74           Sifive core devices that uses L2 cache to store SPL.
  75
  76 # board-specific options below
  77 source "board/AndesTech/ae350/Kconfig"
  78 source "board/emulation/qemu-riscv/Kconfig"
  79 source "board/microchip/mpfs_icicle/Kconfig"
  80 source "board/sifive/unleashed/Kconfig"
  81 source "board/sifive/unmatched/Kconfig"
  82 source "board/thead/th1520_lpi4a/Kconfig"
  83 source "board/openpiton/riscv64/Kconfig"
  84 source "board/sipeed/maix/Kconfig"
  85 source "board/starfive/visionfive2/Kconfig"
  86
  87 # platform-specific options below
  88 source "arch/riscv/cpu/andesv5/Kconfig"
  89 source "arch/riscv/cpu/fu540/Kconfig"
  90 source "arch/riscv/cpu/fu740/Kconfig"
  91 source "arch/riscv/cpu/generic/Kconfig"
  92 source "arch/riscv/cpu/jh7110/Kconfig"
  93
  94 # architecture-specific options below
  95
  96 choice
  97         prompt "Base ISA"
  98         default ARCH_RV32I
  99
 100 config ARCH_RV32I
 101         bool "RV32I"
 102         select 32BIT
 103         help
 104           Choose this option to target the RV32I base integer instruction set.
 105
 106 config ARCH_RV64I
 107         bool "RV64I"
 108         select 64BIT
 109         select PHYS_64BIT
 110         help
 111           Choose this option to target the RV64I base integer instruction set.
 112
 113 endchoice
 114
 115 choice
 116         prompt "Code Model"
 117         default CMODEL_MEDLOW
 118
 119 config CMODEL_MEDLOW
 120         bool "medium low code model"
 121         help
 122           U-Boot and its statically defined symbols must lie within a single 2 GiB
 123           address range and must lie between absolute addresses -2 GiB and +2 GiB.
 124
 125 config CMODEL_MEDANY
 126         bool "medium any code model"
 127         help
 128           U-Boot and its statically defined symbols must be within any single 2 GiB
 129           address range.
 130
 131 endchoice
 132
 133 choice
 134         prompt "Run Mode"
 135         default RISCV_MMODE
 136
 137 config RISCV_MMODE
 138         bool "Machine"
 139         help
 140           Choose this option to build U-Boot for RISC-V M-Mode.
 141
 142 config RISCV_SMODE
 143         bool "Supervisor"
 144         help
 145           Choose this option to build U-Boot for RISC-V S-Mode.
 146
 147 endchoice
 148
 149 choice
 150         prompt "SPL Run Mode"
 151         default SPL_RISCV_MMODE
 152         depends on SPL
 153
 154 config SPL_RISCV_MMODE
 155         bool "Machine"
 156         help
 157           Choose this option to build U-Boot SPL for RISC-V M-Mode.
 158
 159 config SPL_RISCV_SMODE
 160         bool "Supervisor"
 161         help
 162           Choose this option to build U-Boot SPL for RISC-V S-Mode.
 163
 164 endchoice
 165
 166 config RISCV_ISA_C
 167         bool "Emit compressed instructions"
 168         default y
 169         help
 170           Adds "C" to the ISA subsets that the toolchain is allowed to emit
 171           when building U-Boot, which results in compressed instructions in the
 172           U-Boot binary.
 173
 174 config RISCV_ISA_F
 175         bool "Standard extension for Single-Precision Floating Point"
 176         default y
 177         help
 178           Adds "F" to the ISA string passed to the compiler.
 179
 180 config RISCV_ISA_D
 181         bool "Standard extension for Double-Precision Floating Point"
 182         depends on RISCV_ISA_F
 183         default y
 184         help
 185           Adds "D" to the ISA string passed to the compiler and changes the
 186           riscv32 ABI from ilp32 to ilp32d and the riscv64 ABI from lp64 to
 187           lp64d.
 188
 189 config RISCV_ISA_A
 190         def_bool y
 191
 192 config 32BIT
 193         bool
 194
 195 config 64BIT
 196         bool
 197
 198 config DMA_ADDR_T_64BIT
 199         bool
 200         default y if 64BIT
 201
 202 config RISCV_ACLINT
 203         bool
 204         depends on RISCV_MMODE
 205         select REGMAP
 206         select SYSCON
 207         help
 208           The RISC-V ACLINT block holds memory-mapped control and status registers
 209           associated with software and timer interrupts.
 210
 211 config SPL_RISCV_ACLINT
 212         bool
 213         depends on SPL_RISCV_MMODE
 214         select SPL_REGMAP
 215         select SPL_SYSCON
 216         help
 217           The RISC-V ACLINT block holds memory-mapped control and status registers
 218           associated with software and timer interrupts.
 219
 220 config SIFIVE_CACHE
 221         bool
 222         help
 223           This enables the operations to configure SiFive cache
 224
 225 config ANDES_PLICSW
 226         bool
 227         depends on RISCV_MMODE || SPL_RISCV_MMODE
 228         select REGMAP
 229         select SYSCON
 230         select SPL_REGMAP if SPL
 231         select SPL_SYSCON if SPL
 232         help
 233           The Andes PLICSW block holds memory-mapped claim and pending
 234           registers associated with software interrupt.
 235
 236 config SMP
 237         bool "Symmetric Multi-Processing"
 238         depends on SBI_V01 || !RISCV_SMODE
 239         help
 240           This enables support for systems with more than one CPU. If
 241           you say N here, U-Boot will run on single and multiprocessor
 242           machines, but will use only one CPU of a multiprocessor
 243           machine. If you say Y here, U-Boot will run on many, but not
 244           all, single processor machines.
 245
 246 config SPL_SMP
 247         bool "Symmetric Multi-Processing in SPL"
 248         depends on SPL && SPL_RISCV_MMODE
 249         default y
 250         help
 251           This enables support for systems with more than one CPU in SPL.
 252           If you say N here, U-Boot SPL will run on single and multiprocessor
 253           machines, but will use only one CPU of a multiprocessor
 254           machine. If you say Y here, U-Boot SPL will run on many, but not
 255           all, single processor machines.
 256
 257 config NR_CPUS
 258         int "Maximum number of CPUs (2-32)"
 259         range 2 32
 260         depends on SMP || SPL_SMP
 261         default 8
 262         help
 263           On multiprocessor machines, U-Boot sets up a stack for each CPU.
 264           Stack memory is pre-allocated. U-Boot must therefore know the
 265           maximum number of CPUs that may be present.
 266
 267 config SBI
 268         bool
 269         default y if RISCV_SMODE || SPL_RISCV_SMODE
 270
 271 choice
 272         prompt "SBI support"
 273         default SBI_V02
 274
 275 config SBI_V01
 276         bool "SBI v0.1 support"
 277         depends on SBI
 278         help
 279           This config allows kernel to use SBI v0.1 APIs. This will be
 280           deprecated in future once legacy M-mode software are no longer in use.
 281
 282 config SBI_V02
 283         bool "SBI v0.2 or later support"
 284         depends on SBI
 285         help
 286           The SBI specification introduced the concept of extensions in version
 287           v0.2. With this configuration option U-Boot can detect and use SBI
 288           extensions. With the HSM extension introduced in SBI 0.2, only a
 289           single hart needs to boot and enter the operating system. The booting
 290           hart can bring up secondary harts one by one afterwards.
 291
 292           Choose this option if OpenSBI release v0.7 or above is used together
 293           with U-Boot.
 294
 295 endchoice
 296
 297 config SBI_IPI
 298         bool
 299         depends on SBI
 300         default y if RISCV_SMODE || SPL_RISCV_SMODE
 301         depends on SMP
 302
 303 config XIP
 304         bool "XIP mode"
 305         help
 306           XIP (eXecute In Place) is a method for executing code directly
 307           from a NOR flash memory without copying the code to ram.
 308           Say yes here if U-Boot boots from flash directly.
 309
 310 config SPL_XIP
 311         bool "Enable XIP mode for SPL"
 312         help
 313           If SPL starts in read-only memory (XIP for example) then we shouldn't
 314           rely on lock variables (for example hart_lottery and available_harts_lock),
 315           this affects only SPL, other stages should proceed as non-XIP.
 316
 317 config AVAILABLE_HARTS
 318         bool "Send IPI by available harts"
 319         default y
 320         help
 321           By default, IPI sending mechanism will depend on available_harts.
 322           If disable this, it will send IPI by CPUs node numbers of device tree.
 323
 324 config SHOW_REGS
 325         bool "Show registers on unhandled exception"
 326
 327 config RISCV_PRIV_1_9
 328         bool "Use version 1.9 of the RISC-V priviledged specification"
 329         help
 330           Older versions of the RISC-V priviledged specification had
 331           separate counter enable CSRs for each privilege mode. Writing
 332           to the unified mcounteren CSR on a processor implementing the
 333           old specification will result in an illegal instruction
 334           exception. In addition to counter CSR changes, the way virtual
 335           memory is configured was also changed.
 336
 337 config STACK_SIZE_SHIFT
 338         int
 339         default 14
 340
 341 config OF_BOARD_FIXUP
 342         default y if OF_SEPARATE && RISCV_SMODE
 343
 344 menu "Use assembly optimized implementation of memory routines"
 345
 346 config USE_ARCH_MEMCPY
 347         bool "Use an assembly optimized implementation of memcpy"
 348         default y
 349         help
 350           Enable the generation of an optimized version of memcpy.
 351           Such an implementation may be faster under some conditions
 352           but may increase the binary size.
 353
 354 config SPL_USE_ARCH_MEMCPY
 355         bool "Use an assembly optimized implementation of memcpy for SPL"
 356         default y if USE_ARCH_MEMCPY
 357         depends on SPL
 358         help
 359           Enable the generation of an optimized version of memcpy.
 360           Such an implementation may be faster under some conditions
 361           but may increase the binary size.
 362
 363 config TPL_USE_ARCH_MEMCPY
 364         bool "Use an assembly optimized implementation of memcpy for TPL"
 365         default y if USE_ARCH_MEMCPY
 366         depends on TPL
 367         help
 368           Enable the generation of an optimized version of memcpy.
 369           Such an implementation may be faster under some conditions
 370           but may increase the binary size.
 371
 372 config USE_ARCH_MEMMOVE
 373         bool "Use an assembly optimized implementation of memmove"
 374         default y
 375         help
 376           Enable the generation of an optimized version of memmove.
 377           Such an implementation may be faster under some conditions
 378           but may increase the binary size.
 379
 380 config SPL_USE_ARCH_MEMMOVE
 381         bool "Use an assembly optimized implementation of memmove for SPL"
 382         default y if USE_ARCH_MEMCPY
 383         depends on SPL
 384         help
 385           Enable the generation of an optimized version of memmove.
 386           Such an implementation may be faster under some conditions
 387           but may increase the binary size.
 388
 389 config TPL_USE_ARCH_MEMMOVE
 390         bool "Use an assembly optimized implementation of memmove for TPL"
 391         default y if USE_ARCH_MEMCPY
 392         depends on TPL
 393         help
 394           Enable the generation of an optimized version of memmove.
 395           Such an implementation may be faster under some conditions
 396           but may increase the binary size.
 397
 398 config USE_ARCH_MEMSET
 399         bool "Use an assembly optimized implementation of memset"
 400         default y
 401         help
 402           Enable the generation of an optimized version of memset.
 403           Such an implementation may be faster under some conditions
 404           but may increase the binary size.
 405
 406 config SPL_USE_ARCH_MEMSET
 407         bool "Use an assembly optimized implementation of memset for SPL"
 408         default y if USE_ARCH_MEMSET
 409         depends on SPL
 410         help
 411           Enable the generation of an optimized version of memset.
 412           Such an implementation may be faster under some conditions
 413           but may increase the binary size.
 414
 415 config TPL_USE_ARCH_MEMSET
 416         bool "Use an assembly optimized implementation of memset for TPL"
 417         default y if USE_ARCH_MEMSET
 418         depends on TPL
 419         help
 420           Enable the generation of an optimized version of memset.
 421           Such an implementation may be faster under some conditions
 422           but may increase the binary size.
 423
 424 endmenu
 425
 426 endmenu