target/arm/helper.c

   1 #include "qemu/osdep.h"
   2 #include "target/arm/idau.h"
   3 #include "trace.h"
   4 #include "cpu.h"
   5 #include "internals.h"
   6 #include "exec/gdbstub.h"
   7 #include "exec/helper-proto.h"
   8 #include "qemu/host-utils.h"
   9 #include "sysemu/arch_init.h"
  10 #include "sysemu/sysemu.h"
  11 #include "qemu/bitops.h"
  12 #include "qemu/crc32c.h"
  13 #include "exec/exec-all.h"
  14 #include "exec/cpu_ldst.h"
  15 #include "arm_ldst.h"
  16 #include <zlib.h> /* For crc32 */
  17 #include "exec/semihost.h"
  18 #include "sysemu/kvm.h"
  19 #include "fpu/softfloat.h"
  20 #include "qemu/range.h"
  21
  22 #define ARM_CPU_FREQ 1000000000 /* FIXME: 1 GHz, should be configurable */
  23
  24 #ifndef CONFIG_USER_ONLY
  25 /* Cacheability and shareability attributes for a memory access */
  26 typedef struct ARMCacheAttrs {
  27     unsigned int attrs:8; /* as in the MAIR register encoding */
  28     unsigned int shareability:2; /* as in the SH field of the VMSAv8-64 PTEs */
  29 } ARMCacheAttrs;
  30
  31 static bool get_phys_addr(CPUARMState *env, target_ulong address,
  32                           MMUAccessType access_type, ARMMMUIdx mmu_idx,
  33                           hwaddr *phys_ptr, MemTxAttrs *attrs, int *prot,
  34                           target_ulong *page_size,
  35                           ARMMMUFaultInfo *fi, ARMCacheAttrs *cacheattrs);
  36
  37 static bool get_phys_addr_lpae(CPUARMState *env, target_ulong address,
  38                                MMUAccessType access_type, ARMMMUIdx mmu_idx,
  39                                hwaddr *phys_ptr, MemTxAttrs *txattrs, int *prot,
  40                                target_ulong *page_size_ptr,
  41                                ARMMMUFaultInfo *fi, ARMCacheAttrs *cacheattrs);
  42
  43 /* Security attributes for an address, as returned by v8m_security_lookup. */
  44 typedef struct V8M_SAttributes {
  45     bool subpage; /* true if these attrs don't cover the whole TARGET_PAGE */
  46     bool ns;
  47     bool nsc;
  48     uint8_t sregion;
  49     bool srvalid;
  50     uint8_t iregion;
  51     bool irvalid;
  52 } V8M_SAttributes;
  53
  54 static void v8m_security_lookup(CPUARMState *env, uint32_t address,
  55                                 MMUAccessType access_type, ARMMMUIdx mmu_idx,
  56                                 V8M_SAttributes *sattrs);
  57 #endif
  58
  59 static int vfp_gdb_get_reg(CPUARMState *env, uint8_t *buf, int reg)
  60 {
  61     int nregs;
  62
  63     /* VFP data registers are always little-endian.  */
  64     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  65     if (reg < nregs) {
  66         stq_le_p(buf, *aa32_vfp_dreg(env, reg));
  67         return 8;
  68     }
  69     if (arm_feature(env, ARM_FEATURE_NEON)) {
  70         /* Aliases for Q regs.  */
  71         nregs += 16;
  72         if (reg < nregs) {
  73             uint64_t *q = aa32_vfp_qreg(env, reg - 32);
  74             stq_le_p(buf, q[0]);
  75             stq_le_p(buf + 8, q[1]);
  76             return 16;
  77         }
  78     }
  79     switch (reg - nregs) {
  80     case 0: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSID]); return 4;
  81     case 1: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSCR]); return 4;
  82     case 2: stl_p(buf, env->vfp.xregs[ARM_VFP_FPEXC]); return 4;
  83     }
  84     return 0;
  85 }
  86
  87 static int vfp_gdb_set_reg(CPUARMState *env, uint8_t *buf, int reg)
  88 {
  89     int nregs;
  90
  91     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  92     if (reg < nregs) {
  93         *aa32_vfp_dreg(env, reg) = ldq_le_p(buf);
  94         return 8;
  95     }
  96     if (arm_feature(env, ARM_FEATURE_NEON)) {
  97         nregs += 16;
  98         if (reg < nregs) {
  99             uint64_t *q = aa32_vfp_qreg(env, reg - 32);
 100             q[0] = ldq_le_p(buf);
 101             q[1] = ldq_le_p(buf + 8);
 102             return 16;
 103         }
 104     }
 105     switch (reg - nregs) {
 106     case 0: env->vfp.xregs[ARM_VFP_FPSID] = ldl_p(buf); return 4;
 107     case 1: env->vfp.xregs[ARM_VFP_FPSCR] = ldl_p(buf); return 4;
 108     case 2: env->vfp.xregs[ARM_VFP_FPEXC] = ldl_p(buf) & (1 << 30); return 4;
 109     }
 110     return 0;
 111 }
 112
 113 static int aarch64_fpu_gdb_get_reg(CPUARMState *env, uint8_t *buf, int reg)
 114 {
 115     switch (reg) {
 116     case 0 ... 31:
 117         /* 128 bit FP register */
 118         {
 119             uint64_t *q = aa64_vfp_qreg(env, reg);
 120             stq_le_p(buf, q[0]);
 121             stq_le_p(buf + 8, q[1]);
 122             return 16;
 123         }
 124     case 32:
 125         /* FPSR */
 126         stl_p(buf, vfp_get_fpsr(env));
 127         return 4;
 128     case 33:
 129         /* FPCR */
 130         stl_p(buf, vfp_get_fpcr(env));
 131         return 4;
 132     default:
 133         return 0;
 134     }
 135 }
 136
 137 static int aarch64_fpu_gdb_set_reg(CPUARMState *env, uint8_t *buf, int reg)
 138 {
 139     switch (reg) {
 140     case 0 ... 31:
 141         /* 128 bit FP register */
 142         {
 143             uint64_t *q = aa64_vfp_qreg(env, reg);
 144             q[0] = ldq_le_p(buf);
 145             q[1] = ldq_le_p(buf + 8);
 146             return 16;
 147         }
 148     case 32:
 149         /* FPSR */
 150         vfp_set_fpsr(env, ldl_p(buf));
 151         return 4;
 152     case 33:
 153         /* FPCR */
 154         vfp_set_fpcr(env, ldl_p(buf));
 155         return 4;
 156     default:
 157         return 0;
 158     }
 159 }
 160
 161 static uint64_t raw_read(CPUARMState *env, const ARMCPRegInfo *ri)
 162 {
 163     assert(ri->fieldoffset);
 164     if (cpreg_field_is_64bit(ri)) {
 165         return CPREG_FIELD64(env, ri);
 166     } else {
 167         return CPREG_FIELD32(env, ri);
 168     }
 169 }
 170
 171 static void raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
 172                       uint64_t value)
 173 {
 174     assert(ri->fieldoffset);
 175     if (cpreg_field_is_64bit(ri)) {
 176         CPREG_FIELD64(env, ri) = value;
 177     } else {
 178         CPREG_FIELD32(env, ri) = value;
 179     }
 180 }
 181
 182 static void *raw_ptr(CPUARMState *env, const ARMCPRegInfo *ri)
 183 {
 184     return (char *)env + ri->fieldoffset;
 185 }
 186
 187 uint64_t read_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri)
 188 {
 189     /* Raw read of a coprocessor register (as needed for migration, etc). */
 190     if (ri->type & ARM_CP_CONST) {
 191         return ri->resetvalue;
 192     } else if (ri->raw_readfn) {
 193         return ri->raw_readfn(env, ri);
 194     } else if (ri->readfn) {
 195         return ri->readfn(env, ri);
 196     } else {
 197         return raw_read(env, ri);
 198     }
 199 }
 200
 201 static void write_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri,
 202                              uint64_t v)
 203 {
 204     /* Raw write of a coprocessor register (as needed for migration, etc).
 205      * Note that constant registers are treated as write-ignored; the
 206      * caller should check for success by whether a readback gives the
 207      * value written.
 208      */
 209     if (ri->type & ARM_CP_CONST) {
 210         return;
 211     } else if (ri->raw_writefn) {
 212         ri->raw_writefn(env, ri, v);
 213     } else if (ri->writefn) {
 214         ri->writefn(env, ri, v);
 215     } else {
 216         raw_write(env, ri, v);
 217     }
 218 }
 219
 220 static int arm_gdb_get_sysreg(CPUARMState *env, uint8_t *buf, int reg)
 221 {
 222     ARMCPU *cpu = arm_env_get_cpu(env);
 223     const ARMCPRegInfo *ri;
 224     uint32_t key;
 225
 226     key = cpu->dyn_xml.cpregs_keys[reg];
 227     ri = get_arm_cp_reginfo(cpu->cp_regs, key);
 228     if (ri) {
 229         if (cpreg_field_is_64bit(ri)) {
 230             return gdb_get_reg64(buf, (uint64_t)read_raw_cp_reg(env, ri));
 231         } else {
 232             return gdb_get_reg32(buf, (uint32_t)read_raw_cp_reg(env, ri));
 233         }
 234     }
 235     return 0;
 236 }
 237
 238 static int arm_gdb_set_sysreg(CPUARMState *env, uint8_t *buf, int reg)
 239 {
 240     return 0;
 241 }
 242
 243 static bool raw_accessors_invalid(const ARMCPRegInfo *ri)
 244 {
 245    /* Return true if the regdef would cause an assertion if you called
 246     * read_raw_cp_reg() or write_raw_cp_reg() on it (ie if it is a
 247     * program bug for it not to have the NO_RAW flag).
 248     * NB that returning false here doesn't necessarily mean that calling
 249     * read/write_raw_cp_reg() is safe, because we can't distinguish "has
 250     * read/write access functions which are safe for raw use" from "has
 251     * read/write access functions which have side effects but has forgotten
 252     * to provide raw access functions".
 253     * The tests here line up with the conditions in read/write_raw_cp_reg()
 254     * and assertions in raw_read()/raw_write().
 255     */
 256     if ((ri->type & ARM_CP_CONST) ||
 257         ri->fieldoffset ||
 258         ((ri->raw_writefn || ri->writefn) && (ri->raw_readfn || ri->readfn))) {
 259         return false;
 260     }
 261     return true;
 262 }
 263
 264 bool write_cpustate_to_list(ARMCPU *cpu)
 265 {
 266     /* Write the coprocessor state from cpu->env to the (index,value) list. */
 267     int i;
 268     bool ok = true;
 269
 270     for (i = 0; i < cpu->cpreg_array_len; i++) {
 271         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 272         const ARMCPRegInfo *ri;
 273
 274         ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 275         if (!ri) {
 276             ok = false;
 277             continue;
 278         }
 279         if (ri->type & ARM_CP_NO_RAW) {
 280             continue;
 281         }
 282         cpu->cpreg_values[i] = read_raw_cp_reg(&cpu->env, ri);
 283     }
 284     return ok;
 285 }
 286
 287 bool write_list_to_cpustate(ARMCPU *cpu)
 288 {
 289     int i;
 290     bool ok = true;
 291
 292     for (i = 0; i < cpu->cpreg_array_len; i++) {
 293         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 294         uint64_t v = cpu->cpreg_values[i];
 295         const ARMCPRegInfo *ri;
 296
 297         ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 298         if (!ri) {
 299             ok = false;
 300             continue;
 301         }
 302         if (ri->type & ARM_CP_NO_RAW) {
 303             continue;
 304         }
 305         /* Write value and confirm it reads back as written
 306          * (to catch read-only registers and partially read-only
 307          * registers where the incoming migration value doesn't match)
 308          */
 309         write_raw_cp_reg(&cpu->env, ri, v);
 310         if (read_raw_cp_reg(&cpu->env, ri) != v) {
 311             ok = false;
 312         }
 313     }
 314     return ok;
 315 }
 316
 317 static void add_cpreg_to_list(gpointer key, gpointer opaque)
 318 {
 319     ARMCPU *cpu = opaque;
 320     uint64_t regidx;
 321     const ARMCPRegInfo *ri;
 322
 323     regidx = *(uint32_t *)key;
 324     ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 325
 326     if (!(ri->type & (ARM_CP_NO_RAW|ARM_CP_ALIAS))) {
 327         cpu->cpreg_indexes[cpu->cpreg_array_len] = cpreg_to_kvm_id(regidx);
 328         /* The value array need not be initialized at this point */
 329         cpu->cpreg_array_len++;
 330     }
 331 }
 332
 333 static void count_cpreg(gpointer key, gpointer opaque)
 334 {
 335     ARMCPU *cpu = opaque;
 336     uint64_t regidx;
 337     const ARMCPRegInfo *ri;
 338
 339     regidx = *(uint32_t *)key;
 340     ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 341
 342     if (!(ri->type & (ARM_CP_NO_RAW|ARM_CP_ALIAS))) {
 343         cpu->cpreg_array_len++;
 344     }
 345 }
 346
 347 static gint cpreg_key_compare(gconstpointer a, gconstpointer b)
 348 {
 349     uint64_t aidx = cpreg_to_kvm_id(*(uint32_t *)a);
 350     uint64_t bidx = cpreg_to_kvm_id(*(uint32_t *)b);
 351
 352     if (aidx > bidx) {
 353         return 1;
 354     }
 355     if (aidx < bidx) {
 356         return -1;
 357     }
 358     return 0;
 359 }
 360
 361 void init_cpreg_list(ARMCPU *cpu)
 362 {
 363     /* Initialise the cpreg_tuples[] array based on the cp_regs hash.
 364      * Note that we require cpreg_tuples[] to be sorted by key ID.
 365      */
 366     GList *keys;
 367     int arraylen;
 368
 369     keys = g_hash_table_get_keys(cpu->cp_regs);
 370     keys = g_list_sort(keys, cpreg_key_compare);
 371
 372     cpu->cpreg_array_len = 0;
 373
 374     g_list_foreach(keys, count_cpreg, cpu);
 375
 376     arraylen = cpu->cpreg_array_len;
 377     cpu->cpreg_indexes = g_new(uint64_t, arraylen);
 378     cpu->cpreg_values = g_new(uint64_t, arraylen);
 379     cpu->cpreg_vmstate_indexes = g_new(uint64_t, arraylen);
 380     cpu->cpreg_vmstate_values = g_new(uint64_t, arraylen);
 381     cpu->cpreg_vmstate_array_len = cpu->cpreg_array_len;
 382     cpu->cpreg_array_len = 0;
 383
 384     g_list_foreach(keys, add_cpreg_to_list, cpu);
 385
 386     assert(cpu->cpreg_array_len == arraylen);
 387
 388     g_list_free(keys);
 389 }
 390
 391 /*
 392  * Some registers are not accessible if EL3.NS=0 and EL3 is using AArch32 but
 393  * they are accessible when EL3 is using AArch64 regardless of EL3.NS.
 394  *
 395  * access_el3_aa32ns: Used to check AArch32 register views.
 396  * access_el3_aa32ns_aa64any: Used to check both AArch32/64 register views.
 397  */
 398 static CPAccessResult access_el3_aa32ns(CPUARMState *env,
 399                                         const ARMCPRegInfo *ri,
 400                                         bool isread)
 401 {
 402     bool secure = arm_is_secure_below_el3(env);
 403
 404     assert(!arm_el_is_aa64(env, 3));
 405     if (secure) {
 406         return CP_ACCESS_TRAP_UNCATEGORIZED;
 407     }
 408     return CP_ACCESS_OK;
 409 }
 410
 411 static CPAccessResult access_el3_aa32ns_aa64any(CPUARMState *env,
 412                                                 const ARMCPRegInfo *ri,
 413                                                 bool isread)
 414 {
 415     if (!arm_el_is_aa64(env, 3)) {
 416         return access_el3_aa32ns(env, ri, isread);
 417     }
 418     return CP_ACCESS_OK;
 419 }
 420
 421 /* Some secure-only AArch32 registers trap to EL3 if used from
 422  * Secure EL1 (but are just ordinary UNDEF in other non-EL3 contexts).
 423  * Note that an access from Secure EL1 can only happen if EL3 is AArch64.
 424  * We assume that the .access field is set to PL1_RW.
 425  */
 426 static CPAccessResult access_trap_aa32s_el1(CPUARMState *env,
 427                                             const ARMCPRegInfo *ri,
 428                                             bool isread)
 429 {
 430     if (arm_current_el(env) == 3) {
 431         return CP_ACCESS_OK;
 432     }
 433     if (arm_is_secure_below_el3(env)) {
 434         return CP_ACCESS_TRAP_EL3;
 435     }
 436     /* This will be EL1 NS and EL2 NS, which just UNDEF */
 437     return CP_ACCESS_TRAP_UNCATEGORIZED;
 438 }
 439
 440 /* Check for traps to "powerdown debug" registers, which are controlled
 441  * by MDCR.TDOSA
 442  */
 443 static CPAccessResult access_tdosa(CPUARMState *env, const ARMCPRegInfo *ri,
 444                                    bool isread)
 445 {
 446     int el = arm_current_el(env);
 447     bool mdcr_el2_tdosa = (env->cp15.mdcr_el2 & MDCR_TDOSA) ||
 448         (env->cp15.mdcr_el2 & MDCR_TDE) ||
 449         (env->cp15.hcr_el2 & HCR_TGE);
 450
 451     if (el < 2 && mdcr_el2_tdosa && !arm_is_secure_below_el3(env)) {
 452         return CP_ACCESS_TRAP_EL2;
 453     }
 454     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TDOSA)) {
 455         return CP_ACCESS_TRAP_EL3;
 456     }
 457     return CP_ACCESS_OK;
 458 }
 459
 460 /* Check for traps to "debug ROM" registers, which are controlled
 461  * by MDCR_EL2.TDRA for EL2 but by the more general MDCR_EL3.TDA for EL3.
 462  */
 463 static CPAccessResult access_tdra(CPUARMState *env, const ARMCPRegInfo *ri,
 464                                   bool isread)
 465 {
 466     int el = arm_current_el(env);
 467     bool mdcr_el2_tdra = (env->cp15.mdcr_el2 & MDCR_TDRA) ||
 468         (env->cp15.mdcr_el2 & MDCR_TDE) ||
 469         (env->cp15.hcr_el2 & HCR_TGE);
 470
 471     if (el < 2 && mdcr_el2_tdra && !arm_is_secure_below_el3(env)) {
 472         return CP_ACCESS_TRAP_EL2;
 473     }
 474     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TDA)) {
 475         return CP_ACCESS_TRAP_EL3;
 476     }
 477     return CP_ACCESS_OK;
 478 }
 479
 480 /* Check for traps to general debug registers, which are controlled
 481  * by MDCR_EL2.TDA for EL2 and MDCR_EL3.TDA for EL3.
 482  */
 483 static CPAccessResult access_tda(CPUARMState *env, const ARMCPRegInfo *ri,
 484                                   bool isread)
 485 {
 486     int el = arm_current_el(env);
 487     bool mdcr_el2_tda = (env->cp15.mdcr_el2 & MDCR_TDA) ||
 488         (env->cp15.mdcr_el2 & MDCR_TDE) ||
 489         (env->cp15.hcr_el2 & HCR_TGE);
 490
 491     if (el < 2 && mdcr_el2_tda && !arm_is_secure_below_el3(env)) {
 492         return CP_ACCESS_TRAP_EL2;
 493     }
 494     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TDA)) {
 495         return CP_ACCESS_TRAP_EL3;
 496     }
 497     return CP_ACCESS_OK;
 498 }
 499
 500 /* Check for traps to performance monitor registers, which are controlled
 501  * by MDCR_EL2.TPM for EL2 and MDCR_EL3.TPM for EL3.
 502  */
 503 static CPAccessResult access_tpm(CPUARMState *env, const ARMCPRegInfo *ri,
 504                                  bool isread)
 505 {
 506     int el = arm_current_el(env);
 507
 508     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TPM)
 509         && !arm_is_secure_below_el3(env)) {
 510         return CP_ACCESS_TRAP_EL2;
 511     }
 512     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TPM)) {
 513         return CP_ACCESS_TRAP_EL3;
 514     }
 515     return CP_ACCESS_OK;
 516 }
 517
 518 static void dacr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 519 {
 520     ARMCPU *cpu = arm_env_get_cpu(env);
 521
 522     raw_write(env, ri, value);
 523     tlb_flush(CPU(cpu)); /* Flush TLB as domain not tracked in TLB */
 524 }
 525
 526 static void fcse_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 527 {
 528     ARMCPU *cpu = arm_env_get_cpu(env);
 529
 530     if (raw_read(env, ri) != value) {
 531         /* Unlike real hardware the qemu TLB uses virtual addresses,
 532          * not modified virtual addresses, so this causes a TLB flush.
 533          */
 534         tlb_flush(CPU(cpu));
 535         raw_write(env, ri, value);
 536     }
 537 }
 538
 539 static void contextidr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 540                              uint64_t value)
 541 {
 542     ARMCPU *cpu = arm_env_get_cpu(env);
 543
 544     if (raw_read(env, ri) != value && !arm_feature(env, ARM_FEATURE_PMSA)
 545         && !extended_addresses_enabled(env)) {
 546         /* For VMSA (when not using the LPAE long descriptor page table
 547          * format) this register includes the ASID, so do a TLB flush.
 548          * For PMSA it is purely a process ID and no action is needed.
 549          */
 550         tlb_flush(CPU(cpu));
 551     }
 552     raw_write(env, ri, value);
 553 }
 554
 555 static void tlbiall_write(CPUARMState *env, const ARMCPRegInfo *ri,
 556                           uint64_t value)
 557 {
 558     /* Invalidate all (TLBIALL) */
 559     ARMCPU *cpu = arm_env_get_cpu(env);
 560
 561     tlb_flush(CPU(cpu));
 562 }
 563
 564 static void tlbimva_write(CPUARMState *env, const ARMCPRegInfo *ri,
 565                           uint64_t value)
 566 {
 567     /* Invalidate single TLB entry by MVA and ASID (TLBIMVA) */
 568     ARMCPU *cpu = arm_env_get_cpu(env);
 569
 570     tlb_flush_page(CPU(cpu), value & TARGET_PAGE_MASK);
 571 }
 572
 573 static void tlbiasid_write(CPUARMState *env, const ARMCPRegInfo *ri,
 574                            uint64_t value)
 575 {
 576     /* Invalidate by ASID (TLBIASID) */
 577     ARMCPU *cpu = arm_env_get_cpu(env);
 578
 579     tlb_flush(CPU(cpu));
 580 }
 581
 582 static void tlbimvaa_write(CPUARMState *env, const ARMCPRegInfo *ri,
 583                            uint64_t value)
 584 {
 585     /* Invalidate single entry by MVA, all ASIDs (TLBIMVAA) */
 586     ARMCPU *cpu = arm_env_get_cpu(env);
 587
 588     tlb_flush_page(CPU(cpu), value & TARGET_PAGE_MASK);
 589 }
 590
 591 /* IS variants of TLB operations must affect all cores */
 592 static void tlbiall_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 593                              uint64_t value)
 594 {
 595     CPUState *cs = ENV_GET_CPU(env);
 596
 597     tlb_flush_all_cpus_synced(cs);
 598 }
 599
 600 static void tlbiasid_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 601                              uint64_t value)
 602 {
 603     CPUState *cs = ENV_GET_CPU(env);
 604
 605     tlb_flush_all_cpus_synced(cs);
 606 }
 607
 608 static void tlbimva_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 609                              uint64_t value)
 610 {
 611     CPUState *cs = ENV_GET_CPU(env);
 612
 613     tlb_flush_page_all_cpus_synced(cs, value & TARGET_PAGE_MASK);
 614 }
 615
 616 static void tlbimvaa_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 617                              uint64_t value)
 618 {
 619     CPUState *cs = ENV_GET_CPU(env);
 620
 621     tlb_flush_page_all_cpus_synced(cs, value & TARGET_PAGE_MASK);
 622 }
 623
 624 static void tlbiall_nsnh_write(CPUARMState *env, const ARMCPRegInfo *ri,
 625                                uint64_t value)
 626 {
 627     CPUState *cs = ENV_GET_CPU(env);
 628
 629     tlb_flush_by_mmuidx(cs,
 630                         ARMMMUIdxBit_S12NSE1 |
 631                         ARMMMUIdxBit_S12NSE0 |
 632                         ARMMMUIdxBit_S2NS);
 633 }
 634
 635 static void tlbiall_nsnh_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 636                                   uint64_t value)
 637 {
 638     CPUState *cs = ENV_GET_CPU(env);
 639
 640     tlb_flush_by_mmuidx_all_cpus_synced(cs,
 641                                         ARMMMUIdxBit_S12NSE1 |
 642                                         ARMMMUIdxBit_S12NSE0 |
 643                                         ARMMMUIdxBit_S2NS);
 644 }
 645
 646 static void tlbiipas2_write(CPUARMState *env, const ARMCPRegInfo *ri,
 647                             uint64_t value)
 648 {
 649     /* Invalidate by IPA. This has to invalidate any structures that
 650      * contain only stage 2 translation information, but does not need
 651      * to apply to structures that contain combined stage 1 and stage 2
 652      * translation information.
 653      * This must NOP if EL2 isn't implemented or SCR_EL3.NS is zero.
 654      */
 655     CPUState *cs = ENV_GET_CPU(env);
 656     uint64_t pageaddr;
 657
 658     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
 659         return;
 660     }
 661
 662     pageaddr = sextract64(value << 12, 0, 40);
 663
 664     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S2NS);
 665 }
 666
 667 static void tlbiipas2_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 668                                uint64_t value)
 669 {
 670     CPUState *cs = ENV_GET_CPU(env);
 671     uint64_t pageaddr;
 672
 673     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
 674         return;
 675     }
 676
 677     pageaddr = sextract64(value << 12, 0, 40);
 678
 679     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
 680                                              ARMMMUIdxBit_S2NS);
 681 }
 682
 683 static void tlbiall_hyp_write(CPUARMState *env, const ARMCPRegInfo *ri,
 684                               uint64_t value)
 685 {
 686     CPUState *cs = ENV_GET_CPU(env);
 687
 688     tlb_flush_by_mmuidx(cs, ARMMMUIdxBit_S1E2);
 689 }
 690
 691 static void tlbiall_hyp_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 692                                  uint64_t value)
 693 {
 694     CPUState *cs = ENV_GET_CPU(env);
 695
 696     tlb_flush_by_mmuidx_all_cpus_synced(cs, ARMMMUIdxBit_S1E2);
 697 }
 698
 699 static void tlbimva_hyp_write(CPUARMState *env, const ARMCPRegInfo *ri,
 700                               uint64_t value)
 701 {
 702     CPUState *cs = ENV_GET_CPU(env);
 703     uint64_t pageaddr = value & ~MAKE_64BIT_MASK(0, 12);
 704
 705     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S1E2);
 706 }
 707
 708 static void tlbimva_hyp_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 709                                  uint64_t value)
 710 {
 711     CPUState *cs = ENV_GET_CPU(env);
 712     uint64_t pageaddr = value & ~MAKE_64BIT_MASK(0, 12);
 713
 714     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
 715                                              ARMMMUIdxBit_S1E2);
 716 }
 717
 718 static const ARMCPRegInfo cp_reginfo[] = {
 719     /* Define the secure and non-secure FCSE identifier CP registers
 720      * separately because there is no secure bank in V8 (no _EL3).  This allows
 721      * the secure register to be properly reset and migrated. There is also no
 722      * v8 EL1 version of the register so the non-secure instance stands alone.
 723      */
 724     { .name = "FCSEIDR",
 725       .cp = 15, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 0,
 726       .access = PL1_RW, .secure = ARM_CP_SECSTATE_NS,
 727       .fieldoffset = offsetof(CPUARMState, cp15.fcseidr_ns),
 728       .resetvalue = 0, .writefn = fcse_write, .raw_writefn = raw_write, },
 729     { .name = "FCSEIDR_S",
 730       .cp = 15, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 0,
 731       .access = PL1_RW, .secure = ARM_CP_SECSTATE_S,
 732       .fieldoffset = offsetof(CPUARMState, cp15.fcseidr_s),
 733       .resetvalue = 0, .writefn = fcse_write, .raw_writefn = raw_write, },
 734     /* Define the secure and non-secure context identifier CP registers
 735      * separately because there is no secure bank in V8 (no _EL3).  This allows
 736      * the secure register to be properly reset and migrated.  In the
 737      * non-secure case, the 32-bit register will have reset and migration
 738      * disabled during registration as it is handled by the 64-bit instance.
 739      */
 740     { .name = "CONTEXTIDR_EL1", .state = ARM_CP_STATE_BOTH,
 741       .opc0 = 3, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 1,
 742       .access = PL1_RW, .secure = ARM_CP_SECSTATE_NS,
 743       .fieldoffset = offsetof(CPUARMState, cp15.contextidr_el[1]),
 744       .resetvalue = 0, .writefn = contextidr_write, .raw_writefn = raw_write, },
 745     { .name = "CONTEXTIDR_S", .state = ARM_CP_STATE_AA32,
 746       .cp = 15, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 1,
 747       .access = PL1_RW, .secure = ARM_CP_SECSTATE_S,
 748       .fieldoffset = offsetof(CPUARMState, cp15.contextidr_s),
 749       .resetvalue = 0, .writefn = contextidr_write, .raw_writefn = raw_write, },
 750     REGINFO_SENTINEL
 751 };
 752
 753 static const ARMCPRegInfo not_v8_cp_reginfo[] = {
 754     /* NB: Some of these registers exist in v8 but with more precise
 755      * definitions that don't use CP_ANY wildcards (mostly in v8_cp_reginfo[]).
 756      */
 757     /* MMU Domain access control / MPU write buffer control */
 758     { .name = "DACR",
 759       .cp = 15, .opc1 = CP_ANY, .crn = 3, .crm = CP_ANY, .opc2 = CP_ANY,
 760       .access = PL1_RW, .resetvalue = 0,
 761       .writefn = dacr_write, .raw_writefn = raw_write,
 762       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.dacr_s),
 763                              offsetoflow32(CPUARMState, cp15.dacr_ns) } },
 764     /* ARMv7 allocates a range of implementation defined TLB LOCKDOWN regs.
 765      * For v6 and v5, these mappings are overly broad.
 766      */
 767     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 0,
 768       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 769     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 1,
 770       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 771     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 4,
 772       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 773     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 8,
 774       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 775     /* Cache maintenance ops; some of this space may be overridden later. */
 776     { .name = "CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
 777       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
 778       .type = ARM_CP_NOP | ARM_CP_OVERRIDE },
 779     REGINFO_SENTINEL
 780 };
 781
 782 static const ARMCPRegInfo not_v6_cp_reginfo[] = {
 783     /* Not all pre-v6 cores implemented this WFI, so this is slightly
 784      * over-broad.
 785      */
 786     { .name = "WFI_v5", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = 2,
 787       .access = PL1_W, .type = ARM_CP_WFI },
 788     REGINFO_SENTINEL
 789 };
 790
 791 static const ARMCPRegInfo not_v7_cp_reginfo[] = {
 792     /* Standard v6 WFI (also used in some pre-v6 cores); not in v7 (which
 793      * is UNPREDICTABLE; we choose to NOP as most implementations do).
 794      */
 795     { .name = "WFI_v6", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
 796       .access = PL1_W, .type = ARM_CP_WFI },
 797     /* L1 cache lockdown. Not architectural in v6 and earlier but in practice
 798      * implemented in 926, 946, 1026, 1136, 1176 and 11MPCore. StrongARM and
 799      * OMAPCP will override this space.
 800      */
 801     { .name = "DLOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 0,
 802       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_data),
 803       .resetvalue = 0 },
 804     { .name = "ILOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 1,
 805       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_insn),
 806       .resetvalue = 0 },
 807     /* v6 doesn't have the cache ID registers but Linux reads them anyway */
 808     { .name = "DUMMY", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = CP_ANY,
 809       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
 810       .resetvalue = 0 },
 811     /* We don't implement pre-v7 debug but most CPUs had at least a DBGDIDR;
 812      * implementing it as RAZ means the "debug architecture version" bits
 813      * will read as a reserved value, which should cause Linux to not try
 814      * to use the debug hardware.
 815      */
 816     { .name = "DBGDIDR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 0,
 817       .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 818     /* MMU TLB control. Note that the wildcarding means we cover not just
 819      * the unified TLB ops but also the dside/iside/inner-shareable variants.
 820      */
 821     { .name = "TLBIALL", .cp = 15, .crn = 8, .crm = CP_ANY,
 822       .opc1 = CP_ANY, .opc2 = 0, .access = PL1_W, .writefn = tlbiall_write,
 823       .type = ARM_CP_NO_RAW },
 824     { .name = "TLBIMVA", .cp = 15, .crn = 8, .crm = CP_ANY,
 825       .opc1 = CP_ANY, .opc2 = 1, .access = PL1_W, .writefn = tlbimva_write,
 826       .type = ARM_CP_NO_RAW },
 827     { .name = "TLBIASID", .cp = 15, .crn = 8, .crm = CP_ANY,
 828       .opc1 = CP_ANY, .opc2 = 2, .access = PL1_W, .writefn = tlbiasid_write,
 829       .type = ARM_CP_NO_RAW },
 830     { .name = "TLBIMVAA", .cp = 15, .crn = 8, .crm = CP_ANY,
 831       .opc1 = CP_ANY, .opc2 = 3, .access = PL1_W, .writefn = tlbimvaa_write,
 832       .type = ARM_CP_NO_RAW },
 833     { .name = "PRRR", .cp = 15, .crn = 10, .crm = 2,
 834       .opc1 = 0, .opc2 = 0, .access = PL1_RW, .type = ARM_CP_NOP },
 835     { .name = "NMRR", .cp = 15, .crn = 10, .crm = 2,
 836       .opc1 = 0, .opc2 = 1, .access = PL1_RW, .type = ARM_CP_NOP },
 837     REGINFO_SENTINEL
 838 };
 839
 840 static void cpacr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 841                         uint64_t value)
 842 {
 843     uint32_t mask = 0;
 844
 845     /* In ARMv8 most bits of CPACR_EL1 are RES0. */
 846     if (!arm_feature(env, ARM_FEATURE_V8)) {
 847         /* ARMv7 defines bits for unimplemented coprocessors as RAZ/WI.
 848          * ASEDIS [31] and D32DIS [30] are both UNK/SBZP without VFP.
 849          * TRCDIS [28] is RAZ/WI since we do not implement a trace macrocell.
 850          */
 851         if (arm_feature(env, ARM_FEATURE_VFP)) {
 852             /* VFP coprocessor: cp10 & cp11 [23:20] */
 853             mask |= (1 << 31) | (1 << 30) | (0xf << 20);
 854
 855             if (!arm_feature(env, ARM_FEATURE_NEON)) {
 856                 /* ASEDIS [31] bit is RAO/WI */
 857                 value |= (1 << 31);
 858             }
 859
 860             /* VFPv3 and upwards with NEON implement 32 double precision
 861              * registers (D0-D31).
 862              */
 863             if (!arm_feature(env, ARM_FEATURE_NEON) ||
 864                     !arm_feature(env, ARM_FEATURE_VFP3)) {
 865                 /* D32DIS [30] is RAO/WI if D16-31 are not implemented. */
 866                 value |= (1 << 30);
 867             }
 868         }
 869         value &= mask;
 870     }
 871     env->cp15.cpacr_el1 = value;
 872 }
 873
 874 static void cpacr_reset(CPUARMState *env, const ARMCPRegInfo *ri)
 875 {
 876     /* Call cpacr_write() so that we reset with the correct RAO bits set
 877      * for our CPU features.
 878      */
 879     cpacr_write(env, ri, 0);
 880 }
 881
 882 static CPAccessResult cpacr_access(CPUARMState *env, const ARMCPRegInfo *ri,
 883                                    bool isread)
 884 {
 885     if (arm_feature(env, ARM_FEATURE_V8)) {
 886         /* Check if CPACR accesses are to be trapped to EL2 */
 887         if (arm_current_el(env) == 1 &&
 888             (env->cp15.cptr_el[2] & CPTR_TCPAC) && !arm_is_secure(env)) {
 889             return CP_ACCESS_TRAP_EL2;
 890         /* Check if CPACR accesses are to be trapped to EL3 */
 891         } else if (arm_current_el(env) < 3 &&
 892                    (env->cp15.cptr_el[3] & CPTR_TCPAC)) {
 893             return CP_ACCESS_TRAP_EL3;
 894         }
 895     }
 896
 897     return CP_ACCESS_OK;
 898 }
 899
 900 static CPAccessResult cptr_access(CPUARMState *env, const ARMCPRegInfo *ri,
 901                                   bool isread)
 902 {
 903     /* Check if CPTR accesses are set to trap to EL3 */
 904     if (arm_current_el(env) == 2 && (env->cp15.cptr_el[3] & CPTR_TCPAC)) {
 905         return CP_ACCESS_TRAP_EL3;
 906     }
 907
 908     return CP_ACCESS_OK;
 909 }
 910
 911 static const ARMCPRegInfo v6_cp_reginfo[] = {
 912     /* prefetch by MVA in v6, NOP in v7 */
 913     { .name = "MVA_prefetch",
 914       .cp = 15, .crn = 7, .crm = 13, .opc1 = 0, .opc2 = 1,
 915       .access = PL1_W, .type = ARM_CP_NOP },
 916     /* We need to break the TB after ISB to execute self-modifying code
 917      * correctly and also to take any pending interrupts immediately.
 918      * So use arm_cp_write_ignore() function instead of ARM_CP_NOP flag.
 919      */
 920     { .name = "ISB", .cp = 15, .crn = 7, .crm = 5, .opc1 = 0, .opc2 = 4,
 921       .access = PL0_W, .type = ARM_CP_NO_RAW, .writefn = arm_cp_write_ignore },
 922     { .name = "DSB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 4,
 923       .access = PL0_W, .type = ARM_CP_NOP },
 924     { .name = "DMB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 5,
 925       .access = PL0_W, .type = ARM_CP_NOP },
 926     { .name = "IFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 2,
 927       .access = PL1_RW,
 928       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ifar_s),
 929                              offsetof(CPUARMState, cp15.ifar_ns) },
 930       .resetvalue = 0, },
 931     /* Watchpoint Fault Address Register : should actually only be present
 932      * for 1136, 1176, 11MPCore.
 933      */
 934     { .name = "WFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 1,
 935       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0, },
 936     { .name = "CPACR", .state = ARM_CP_STATE_BOTH, .opc0 = 3,
 937       .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 2, .accessfn = cpacr_access,
 938       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.cpacr_el1),
 939       .resetfn = cpacr_reset, .writefn = cpacr_write },
 940     REGINFO_SENTINEL
 941 };
 942
 943 /* Definitions for the PMU registers */
 944 #define PMCRN_MASK  0xf800
 945 #define PMCRN_SHIFT 11
 946 #define PMCRD   0x8
 947 #define PMCRC   0x4
 948 #define PMCRE   0x1
 949
 950 static inline uint32_t pmu_num_counters(CPUARMState *env)
 951 {
 952   return (env->cp15.c9_pmcr & PMCRN_MASK) >> PMCRN_SHIFT;
 953 }
 954
 955 /* Bits allowed to be set/cleared for PMCNTEN* and PMINTEN* */
 956 static inline uint64_t pmu_counter_mask(CPUARMState *env)
 957 {
 958   return (1 << 31) | ((1 << pmu_num_counters(env)) - 1);
 959 }
 960
 961 static CPAccessResult pmreg_access(CPUARMState *env, const ARMCPRegInfo *ri,
 962                                    bool isread)
 963 {
 964     /* Performance monitor registers user accessibility is controlled
 965      * by PMUSERENR. MDCR_EL2.TPM and MDCR_EL3.TPM allow configurable
 966      * trapping to EL2 or EL3 for other accesses.
 967      */
 968     int el = arm_current_el(env);
 969
 970     if (el == 0 && !(env->cp15.c9_pmuserenr & 1)) {
 971         return CP_ACCESS_TRAP;
 972     }
 973     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TPM)
 974         && !arm_is_secure_below_el3(env)) {
 975         return CP_ACCESS_TRAP_EL2;
 976     }
 977     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TPM)) {
 978         return CP_ACCESS_TRAP_EL3;
 979     }
 980
 981     return CP_ACCESS_OK;
 982 }
 983
 984 static CPAccessResult pmreg_access_xevcntr(CPUARMState *env,
 985                                            const ARMCPRegInfo *ri,
 986                                            bool isread)
 987 {
 988     /* ER: event counter read trap control */
 989     if (arm_feature(env, ARM_FEATURE_V8)
 990         && arm_current_el(env) == 0
 991         && (env->cp15.c9_pmuserenr & (1 << 3)) != 0
 992         && isread) {
 993         return CP_ACCESS_OK;
 994     }
 995
 996     return pmreg_access(env, ri, isread);
 997 }
 998
 999 static CPAccessResult pmreg_access_swinc(CPUARMState *env,
1000                                          const ARMCPRegInfo *ri,
1001                                          bool isread)
1002 {
1003     /* SW: software increment write trap control */
1004     if (arm_feature(env, ARM_FEATURE_V8)
1005         && arm_current_el(env) == 0
1006         && (env->cp15.c9_pmuserenr & (1 << 1)) != 0
1007         && !isread) {
1008         return CP_ACCESS_OK;
1009     }
1010
1011     return pmreg_access(env, ri, isread);
1012 }
1013
1014 #ifndef CONFIG_USER_ONLY
1015
1016 static CPAccessResult pmreg_access_selr(CPUARMState *env,
1017                                         const ARMCPRegInfo *ri,
1018                                         bool isread)
1019 {
1020     /* ER: event counter read trap control */
1021     if (arm_feature(env, ARM_FEATURE_V8)
1022         && arm_current_el(env) == 0
1023         && (env->cp15.c9_pmuserenr & (1 << 3)) != 0) {
1024         return CP_ACCESS_OK;
1025     }
1026
1027     return pmreg_access(env, ri, isread);
1028 }
1029
1030 static CPAccessResult pmreg_access_ccntr(CPUARMState *env,
1031                                          const ARMCPRegInfo *ri,
1032                                          bool isread)
1033 {
1034     /* CR: cycle counter read trap control */
1035     if (arm_feature(env, ARM_FEATURE_V8)
1036         && arm_current_el(env) == 0
1037         && (env->cp15.c9_pmuserenr & (1 << 2)) != 0
1038         && isread) {
1039         return CP_ACCESS_OK;
1040     }
1041
1042     return pmreg_access(env, ri, isread);
1043 }
1044
1045 static inline bool arm_ccnt_enabled(CPUARMState *env)
1046 {
1047     /* This does not support checking PMCCFILTR_EL0 register */
1048
1049     if (!(env->cp15.c9_pmcr & PMCRE) || !(env->cp15.c9_pmcnten & (1 << 31))) {
1050         return false;
1051     }
1052
1053     return true;
1054 }
1055
1056 void pmccntr_sync(CPUARMState *env)
1057 {
1058     uint64_t temp_ticks;
1059
1060     temp_ticks = muldiv64(qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL),
1061                           ARM_CPU_FREQ, NANOSECONDS_PER_SECOND);
1062
1063     if (env->cp15.c9_pmcr & PMCRD) {
1064         /* Increment once every 64 processor clock cycles */
1065         temp_ticks /= 64;
1066     }
1067
1068     if (arm_ccnt_enabled(env)) {
1069         env->cp15.c15_ccnt = temp_ticks - env->cp15.c15_ccnt;
1070     }
1071 }
1072
1073 static void pmcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1074                        uint64_t value)
1075 {
1076     pmccntr_sync(env);
1077
1078     if (value & PMCRC) {
1079         /* The counter has been reset */
1080         env->cp15.c15_ccnt = 0;
1081     }
1082
1083     /* only the DP, X, D and E bits are writable */
1084     env->cp15.c9_pmcr &= ~0x39;
1085     env->cp15.c9_pmcr |= (value & 0x39);
1086
1087     pmccntr_sync(env);
1088 }
1089
1090 static uint64_t pmccntr_read(CPUARMState *env, const ARMCPRegInfo *ri)
1091 {
1092     uint64_t total_ticks;
1093
1094     if (!arm_ccnt_enabled(env)) {
1095         /* Counter is disabled, do not change value */
1096         return env->cp15.c15_ccnt;
1097     }
1098
1099     total_ticks = muldiv64(qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL),
1100                            ARM_CPU_FREQ, NANOSECONDS_PER_SECOND);
1101
1102     if (env->cp15.c9_pmcr & PMCRD) {
1103         /* Increment once every 64 processor clock cycles */
1104         total_ticks /= 64;
1105     }
1106     return total_ticks - env->cp15.c15_ccnt;
1107 }
1108
1109 static void pmselr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1110                          uint64_t value)
1111 {
1112     /* The value of PMSELR.SEL affects the behavior of PMXEVTYPER and
1113      * PMXEVCNTR. We allow [0..31] to be written to PMSELR here; in the
1114      * meanwhile, we check PMSELR.SEL when PMXEVTYPER and PMXEVCNTR are
1115      * accessed.
1116      */
1117     env->cp15.c9_pmselr = value & 0x1f;
1118 }
1119
1120 static void pmccntr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1121                         uint64_t value)
1122 {
1123     uint64_t total_ticks;
1124
1125     if (!arm_ccnt_enabled(env)) {
1126         /* Counter is disabled, set the absolute value */
1127         env->cp15.c15_ccnt = value;
1128         return;
1129     }
1130
1131     total_ticks = muldiv64(qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL),
1132                            ARM_CPU_FREQ, NANOSECONDS_PER_SECOND);
1133
1134     if (env->cp15.c9_pmcr & PMCRD) {
1135         /* Increment once every 64 processor clock cycles */
1136         total_ticks /= 64;
1137     }
1138     env->cp15.c15_ccnt = total_ticks - value;
1139 }
1140
1141 static void pmccntr_write32(CPUARMState *env, const ARMCPRegInfo *ri,
1142                             uint64_t value)
1143 {
1144     uint64_t cur_val = pmccntr_read(env, NULL);
1145
1146     pmccntr_write(env, ri, deposit64(cur_val, 0, 32, value));
1147 }
1148
1149 #else /* CONFIG_USER_ONLY */
1150
1151 void pmccntr_sync(CPUARMState *env)
1152 {
1153 }
1154
1155 #endif
1156
1157 static void pmccfiltr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1158                             uint64_t value)
1159 {
1160     pmccntr_sync(env);
1161     env->cp15.pmccfiltr_el0 = value & 0xfc000000;
1162     pmccntr_sync(env);
1163 }
1164
1165 static void pmcntenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
1166                             uint64_t value)
1167 {
1168     value &= pmu_counter_mask(env);
1169     env->cp15.c9_pmcnten |= value;
1170 }
1171
1172 static void pmcntenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1173                              uint64_t value)
1174 {
1175     value &= pmu_counter_mask(env);
1176     env->cp15.c9_pmcnten &= ~value;
1177 }
1178
1179 static void pmovsr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1180                          uint64_t value)
1181 {
1182     env->cp15.c9_pmovsr &= ~value;
1183 }
1184
1185 static void pmxevtyper_write(CPUARMState *env, const ARMCPRegInfo *ri,
1186                              uint64_t value)
1187 {
1188     /* Attempts to access PMXEVTYPER are CONSTRAINED UNPREDICTABLE when
1189      * PMSELR value is equal to or greater than the number of implemented
1190      * counters, but not equal to 0x1f. We opt to behave as a RAZ/WI.
1191      */
1192     if (env->cp15.c9_pmselr == 0x1f) {
1193         pmccfiltr_write(env, ri, value);
1194     }
1195 }
1196
1197 static uint64_t pmxevtyper_read(CPUARMState *env, const ARMCPRegInfo *ri)
1198 {
1199     /* We opt to behave as a RAZ/WI when attempts to access PMXEVTYPER
1200      * are CONSTRAINED UNPREDICTABLE. See comments in pmxevtyper_write().
1201      */
1202     if (env->cp15.c9_pmselr == 0x1f) {
1203         return env->cp15.pmccfiltr_el0;
1204     } else {
1205         return 0;
1206     }
1207 }
1208
1209 static void pmuserenr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1210                             uint64_t value)
1211 {
1212     if (arm_feature(env, ARM_FEATURE_V8)) {
1213         env->cp15.c9_pmuserenr = value & 0xf;
1214     } else {
1215         env->cp15.c9_pmuserenr = value & 1;
1216     }
1217 }
1218
1219 static void pmintenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
1220                              uint64_t value)
1221 {
1222     /* We have no event counters so only the C bit can be changed */
1223     value &= pmu_counter_mask(env);
1224     env->cp15.c9_pminten |= value;
1225 }
1226
1227 static void pmintenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1228                              uint64_t value)
1229 {
1230     value &= pmu_counter_mask(env);
1231     env->cp15.c9_pminten &= ~value;
1232 }
1233
1234 static void vbar_write(CPUARMState *env, const ARMCPRegInfo *ri,
1235                        uint64_t value)
1236 {
1237     /* Note that even though the AArch64 view of this register has bits
1238      * [10:0] all RES0 we can only mask the bottom 5, to comply with the
1239      * architectural requirements for bits which are RES0 only in some
1240      * contexts. (ARMv8 would permit us to do no masking at all, but ARMv7
1241      * requires the bottom five bits to be RAZ/WI because they're UNK/SBZP.)
1242      */
1243     raw_write(env, ri, value & ~0x1FULL);
1244 }
1245
1246 static void scr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
1247 {
1248     /* We only mask off bits that are RES0 both for AArch64 and AArch32.
1249      * For bits that vary between AArch32/64, code needs to check the
1250      * current execution mode before directly using the feature bit.
1251      */
1252     uint32_t valid_mask = SCR_AARCH64_MASK | SCR_AARCH32_MASK;
1253
1254     if (!arm_feature(env, ARM_FEATURE_EL2)) {
1255         valid_mask &= ~SCR_HCE;
1256
1257         /* On ARMv7, SMD (or SCD as it is called in v7) is only
1258          * supported if EL2 exists. The bit is UNK/SBZP when
1259          * EL2 is unavailable. In QEMU ARMv7, we force it to always zero
1260          * when EL2 is unavailable.
1261          * On ARMv8, this bit is always available.
1262          */
1263         if (arm_feature(env, ARM_FEATURE_V7) &&
1264             !arm_feature(env, ARM_FEATURE_V8)) {
1265             valid_mask &= ~SCR_SMD;
1266         }
1267     }
1268
1269     /* Clear all-context RES0 bits.  */
1270     value &= valid_mask;
1271     raw_write(env, ri, value);
1272 }
1273
1274 static uint64_t ccsidr_read(CPUARMState *env, const ARMCPRegInfo *ri)
1275 {
1276     ARMCPU *cpu = arm_env_get_cpu(env);
1277
1278     /* Acquire the CSSELR index from the bank corresponding to the CCSIDR
1279      * bank
1280      */
1281     uint32_t index = A32_BANKED_REG_GET(env, csselr,
1282                                         ri->secure & ARM_CP_SECSTATE_S);
1283
1284     return cpu->ccsidr[index];
1285 }
1286
1287 static void csselr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1288                          uint64_t value)
1289 {
1290     raw_write(env, ri, value & 0xf);
1291 }
1292
1293 static uint64_t isr_read(CPUARMState *env, const ARMCPRegInfo *ri)
1294 {
1295     CPUState *cs = ENV_GET_CPU(env);
1296     uint64_t ret = 0;
1297
1298     if (cs->interrupt_request & CPU_INTERRUPT_HARD) {
1299         ret |= CPSR_I;
1300     }
1301     if (cs->interrupt_request & CPU_INTERRUPT_FIQ) {
1302         ret |= CPSR_F;
1303     }
1304     /* External aborts are not possible in QEMU so A bit is always clear */
1305     return ret;
1306 }
1307
1308 static const ARMCPRegInfo v7_cp_reginfo[] = {
1309     /* the old v6 WFI, UNPREDICTABLE in v7 but we choose to NOP */
1310     { .name = "NOP", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
1311       .access = PL1_W, .type = ARM_CP_NOP },
1312     /* Performance monitors are implementation defined in v7,
1313      * but with an ARM recommended set of registers, which we
1314      * follow (although we don't actually implement any counters)
1315      *
1316      * Performance registers fall into three categories:
1317      *  (a) always UNDEF in PL0, RW in PL1 (PMINTENSET, PMINTENCLR)
1318      *  (b) RO in PL0 (ie UNDEF on write), RW in PL1 (PMUSERENR)
1319      *  (c) UNDEF in PL0 if PMUSERENR.EN==0, otherwise accessible (all others)
1320      * For the cases controlled by PMUSERENR we must set .access to PL0_RW
1321      * or PL0_RO as appropriate and then check PMUSERENR in the helper fn.
1322      */
1323     { .name = "PMCNTENSET", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 1,
1324       .access = PL0_RW, .type = ARM_CP_ALIAS,
1325       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmcnten),
1326       .writefn = pmcntenset_write,
1327       .accessfn = pmreg_access,
1328       .raw_writefn = raw_write },
1329     { .name = "PMCNTENSET_EL0", .state = ARM_CP_STATE_AA64,
1330       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 1,
1331       .access = PL0_RW, .accessfn = pmreg_access,
1332       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten), .resetvalue = 0,
1333       .writefn = pmcntenset_write, .raw_writefn = raw_write },
1334     { .name = "PMCNTENCLR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 2,
1335       .access = PL0_RW,
1336       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmcnten),
1337       .accessfn = pmreg_access,
1338       .writefn = pmcntenclr_write,
1339       .type = ARM_CP_ALIAS },
1340     { .name = "PMCNTENCLR_EL0", .state = ARM_CP_STATE_AA64,
1341       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 2,
1342       .access = PL0_RW, .accessfn = pmreg_access,
1343       .type = ARM_CP_ALIAS,
1344       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten),
1345       .writefn = pmcntenclr_write },
1346     { .name = "PMOVSR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 3,
1347       .access = PL0_RW,
1348       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmovsr),
1349       .accessfn = pmreg_access,
1350       .writefn = pmovsr_write,
1351       .raw_writefn = raw_write },
1352     { .name = "PMOVSCLR_EL0", .state = ARM_CP_STATE_AA64,
1353       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 3,
1354       .access = PL0_RW, .accessfn = pmreg_access,
1355       .type = ARM_CP_ALIAS,
1356       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmovsr),
1357       .writefn = pmovsr_write,
1358       .raw_writefn = raw_write },
1359     /* Unimplemented so WI. */
1360     { .name = "PMSWINC", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 4,
1361       .access = PL0_W, .accessfn = pmreg_access_swinc, .type = ARM_CP_NOP },
1362 #ifndef CONFIG_USER_ONLY
1363     { .name = "PMSELR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 5,
1364       .access = PL0_RW, .type = ARM_CP_ALIAS,
1365       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmselr),
1366       .accessfn = pmreg_access_selr, .writefn = pmselr_write,
1367       .raw_writefn = raw_write},
1368     { .name = "PMSELR_EL0", .state = ARM_CP_STATE_AA64,
1369       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 5,
1370       .access = PL0_RW, .accessfn = pmreg_access_selr,
1371       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmselr),
1372       .writefn = pmselr_write, .raw_writefn = raw_write, },
1373     { .name = "PMCCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 0,
1374       .access = PL0_RW, .resetvalue = 0, .type = ARM_CP_ALIAS | ARM_CP_IO,
1375       .readfn = pmccntr_read, .writefn = pmccntr_write32,
1376       .accessfn = pmreg_access_ccntr },
1377     { .name = "PMCCNTR_EL0", .state = ARM_CP_STATE_AA64,
1378       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 13, .opc2 = 0,
1379       .access = PL0_RW, .accessfn = pmreg_access_ccntr,
1380       .type = ARM_CP_IO,
1381       .readfn = pmccntr_read, .writefn = pmccntr_write, },
1382 #endif
1383     { .name = "PMCCFILTR_EL0", .state = ARM_CP_STATE_AA64,
1384       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 15, .opc2 = 7,
1385       .writefn = pmccfiltr_write,
1386       .access = PL0_RW, .accessfn = pmreg_access,
1387       .type = ARM_CP_IO,
1388       .fieldoffset = offsetof(CPUARMState, cp15.pmccfiltr_el0),
1389       .resetvalue = 0, },
1390     { .name = "PMXEVTYPER", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 1,
1391       .access = PL0_RW, .type = ARM_CP_NO_RAW, .accessfn = pmreg_access,
1392       .writefn = pmxevtyper_write, .readfn = pmxevtyper_read },
1393     { .name = "PMXEVTYPER_EL0", .state = ARM_CP_STATE_AA64,
1394       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 13, .opc2 = 1,
1395       .access = PL0_RW, .type = ARM_CP_NO_RAW, .accessfn = pmreg_access,
1396       .writefn = pmxevtyper_write, .readfn = pmxevtyper_read },
1397     /* Unimplemented, RAZ/WI. */
1398     { .name = "PMXEVCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 2,
1399       .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0,
1400       .accessfn = pmreg_access_xevcntr },
1401     { .name = "PMUSERENR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 0,
1402       .access = PL0_R | PL1_RW, .accessfn = access_tpm,
1403       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmuserenr),
1404       .resetvalue = 0,
1405       .writefn = pmuserenr_write, .raw_writefn = raw_write },
1406     { .name = "PMUSERENR_EL0", .state = ARM_CP_STATE_AA64,
1407       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 14, .opc2 = 0,
1408       .access = PL0_R | PL1_RW, .accessfn = access_tpm, .type = ARM_CP_ALIAS,
1409       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmuserenr),
1410       .resetvalue = 0,
1411       .writefn = pmuserenr_write, .raw_writefn = raw_write },
1412     { .name = "PMINTENSET", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 1,
1413       .access = PL1_RW, .accessfn = access_tpm,
1414       .type = ARM_CP_ALIAS | ARM_CP_IO,
1415       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pminten),
1416       .resetvalue = 0,
1417       .writefn = pmintenset_write, .raw_writefn = raw_write },
1418     { .name = "PMINTENSET_EL1", .state = ARM_CP_STATE_AA64,
1419       .opc0 = 3, .opc1 = 0, .crn = 9, .crm = 14, .opc2 = 1,
1420       .access = PL1_RW, .accessfn = access_tpm,
1421       .type = ARM_CP_IO,
1422       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
1423       .writefn = pmintenset_write, .raw_writefn = raw_write,
1424       .resetvalue = 0x0 },
1425     { .name = "PMINTENCLR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 2,
1426       .access = PL1_RW, .accessfn = access_tpm, .type = ARM_CP_ALIAS,
1427       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
1428       .writefn = pmintenclr_write, },
1429     { .name = "PMINTENCLR_EL1", .state = ARM_CP_STATE_AA64,
1430       .opc0 = 3, .opc1 = 0, .crn = 9, .crm = 14, .opc2 = 2,
1431       .access = PL1_RW, .accessfn = access_tpm, .type = ARM_CP_ALIAS,
1432       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
1433       .writefn = pmintenclr_write },
1434     { .name = "CCSIDR", .state = ARM_CP_STATE_BOTH,
1435       .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 0,
1436       .access = PL1_R, .readfn = ccsidr_read, .type = ARM_CP_NO_RAW },
1437     { .name = "CSSELR", .state = ARM_CP_STATE_BOTH,
1438       .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 2, .opc2 = 0,
1439       .access = PL1_RW, .writefn = csselr_write, .resetvalue = 0,
1440       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.csselr_s),
1441                              offsetof(CPUARMState, cp15.csselr_ns) } },
1442     /* Auxiliary ID register: this actually has an IMPDEF value but for now
1443      * just RAZ for all cores:
1444      */
1445     { .name = "AIDR", .state = ARM_CP_STATE_BOTH,
1446       .opc0 = 3, .opc1 = 1, .crn = 0, .crm = 0, .opc2 = 7,
1447       .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1448     /* Auxiliary fault status registers: these also are IMPDEF, and we
1449      * choose to RAZ/WI for all cores.
1450      */
1451     { .name = "AFSR0_EL1", .state = ARM_CP_STATE_BOTH,
1452       .opc0 = 3, .opc1 = 0, .crn = 5, .crm = 1, .opc2 = 0,
1453       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
1454     { .name = "AFSR1_EL1", .state = ARM_CP_STATE_BOTH,
1455       .opc0 = 3, .opc1 = 0, .crn = 5, .crm = 1, .opc2 = 1,
1456       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
1457     /* MAIR can just read-as-written because we don't implement caches
1458      * and so don't need to care about memory attributes.
1459      */
1460     { .name = "MAIR_EL1", .state = ARM_CP_STATE_AA64,
1461       .opc0 = 3, .opc1 = 0, .crn = 10, .crm = 2, .opc2 = 0,
1462       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.mair_el[1]),
1463       .resetvalue = 0 },
1464     { .name = "MAIR_EL3", .state = ARM_CP_STATE_AA64,
1465       .opc0 = 3, .opc1 = 6, .crn = 10, .crm = 2, .opc2 = 0,
1466       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.mair_el[3]),
1467       .resetvalue = 0 },
1468     /* For non-long-descriptor page tables these are PRRR and NMRR;
1469      * regardless they still act as reads-as-written for QEMU.
1470      */
1471      /* MAIR0/1 are defined separately from their 64-bit counterpart which
1472       * allows them to assign the correct fieldoffset based on the endianness
1473       * handled in the field definitions.
1474       */
1475     { .name = "MAIR0", .state = ARM_CP_STATE_AA32,
1476       .cp = 15, .opc1 = 0, .crn = 10, .crm = 2, .opc2 = 0, .access = PL1_RW,
1477       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.mair0_s),
1478                              offsetof(CPUARMState, cp15.mair0_ns) },
1479       .resetfn = arm_cp_reset_ignore },
1480     { .name = "MAIR1", .state = ARM_CP_STATE_AA32,
1481       .cp = 15, .opc1 = 0, .crn = 10, .crm = 2, .opc2 = 1, .access = PL1_RW,
1482       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.mair1_s),
1483                              offsetof(CPUARMState, cp15.mair1_ns) },
1484       .resetfn = arm_cp_reset_ignore },
1485     { .name = "ISR_EL1", .state = ARM_CP_STATE_BOTH,
1486       .opc0 = 3, .opc1 = 0, .crn = 12, .crm = 1, .opc2 = 0,
1487       .type = ARM_CP_NO_RAW, .access = PL1_R, .readfn = isr_read },
1488     /* 32 bit ITLB invalidates */
1489     { .name = "ITLBIALL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 5, .opc2 = 0,
1490       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_write },
1491     { .name = "ITLBIMVA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 5, .opc2 = 1,
1492       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
1493     { .name = "ITLBIASID", .cp = 15, .opc1 = 0, .crn = 8, .crm = 5, .opc2 = 2,
1494       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiasid_write },
1495     /* 32 bit DTLB invalidates */
1496     { .name = "DTLBIALL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 6, .opc2 = 0,
1497       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_write },
1498     { .name = "DTLBIMVA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 6, .opc2 = 1,
1499       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
1500     { .name = "DTLBIASID", .cp = 15, .opc1 = 0, .crn = 8, .crm = 6, .opc2 = 2,
1501       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiasid_write },
1502     /* 32 bit TLB invalidates */
1503     { .name = "TLBIALL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 0,
1504       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_write },
1505     { .name = "TLBIMVA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 1,
1506       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
1507     { .name = "TLBIASID", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 2,
1508       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiasid_write },
1509     { .name = "TLBIMVAA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 3,
1510       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimvaa_write },
1511     REGINFO_SENTINEL
1512 };
1513
1514 static const ARMCPRegInfo v7mp_cp_reginfo[] = {
1515     /* 32 bit TLB invalidates, Inner Shareable */
1516     { .name = "TLBIALLIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 0,
1517       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_is_write },
1518     { .name = "TLBIMVAIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 1,
1519       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_is_write },
1520     { .name = "TLBIASIDIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 2,
1521       .type = ARM_CP_NO_RAW, .access = PL1_W,
1522       .writefn = tlbiasid_is_write },
1523     { .name = "TLBIMVAAIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 3,
1524       .type = ARM_CP_NO_RAW, .access = PL1_W,
1525       .writefn = tlbimvaa_is_write },
1526     REGINFO_SENTINEL
1527 };
1528
1529 static void teecr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1530                         uint64_t value)
1531 {
1532     value &= 1;
1533     env->teecr = value;
1534 }
1535
1536 static CPAccessResult teehbr_access(CPUARMState *env, const ARMCPRegInfo *ri,
1537                                     bool isread)
1538 {
1539     if (arm_current_el(env) == 0 && (env->teecr & 1)) {
1540         return CP_ACCESS_TRAP;
1541     }
1542     return CP_ACCESS_OK;
1543 }
1544
1545 static const ARMCPRegInfo t2ee_cp_reginfo[] = {
1546     { .name = "TEECR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 6, .opc2 = 0,
1547       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, teecr),
1548       .resetvalue = 0,
1549       .writefn = teecr_write },
1550     { .name = "TEEHBR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 6, .opc2 = 0,
1551       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, teehbr),
1552       .accessfn = teehbr_access, .resetvalue = 0 },
1553     REGINFO_SENTINEL
1554 };
1555
1556 static const ARMCPRegInfo v6k_cp_reginfo[] = {
1557     { .name = "TPIDR_EL0", .state = ARM_CP_STATE_AA64,
1558       .opc0 = 3, .opc1 = 3, .opc2 = 2, .crn = 13, .crm = 0,
1559       .access = PL0_RW,
1560       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[0]), .resetvalue = 0 },
1561     { .name = "TPIDRURW", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 2,
1562       .access = PL0_RW,
1563       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tpidrurw_s),
1564                              offsetoflow32(CPUARMState, cp15.tpidrurw_ns) },
1565       .resetfn = arm_cp_reset_ignore },
1566     { .name = "TPIDRRO_EL0", .state = ARM_CP_STATE_AA64,
1567       .opc0 = 3, .opc1 = 3, .opc2 = 3, .crn = 13, .crm = 0,
1568       .access = PL0_R|PL1_W,
1569       .fieldoffset = offsetof(CPUARMState, cp15.tpidrro_el[0]),
1570       .resetvalue = 0},
1571     { .name = "TPIDRURO", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 3,
1572       .access = PL0_R|PL1_W,
1573       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tpidruro_s),
1574                              offsetoflow32(CPUARMState, cp15.tpidruro_ns) },
1575       .resetfn = arm_cp_reset_ignore },
1576     { .name = "TPIDR_EL1", .state = ARM_CP_STATE_AA64,
1577       .opc0 = 3, .opc1 = 0, .opc2 = 4, .crn = 13, .crm = 0,
1578       .access = PL1_RW,
1579       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[1]), .resetvalue = 0 },
1580     { .name = "TPIDRPRW", .opc1 = 0, .cp = 15, .crn = 13, .crm = 0, .opc2 = 4,
1581       .access = PL1_RW,
1582       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tpidrprw_s),
1583                              offsetoflow32(CPUARMState, cp15.tpidrprw_ns) },
1584       .resetvalue = 0 },
1585     REGINFO_SENTINEL
1586 };
1587
1588 #ifndef CONFIG_USER_ONLY
1589
1590 static CPAccessResult gt_cntfrq_access(CPUARMState *env, const ARMCPRegInfo *ri,
1591                                        bool isread)
1592 {
1593     /* CNTFRQ: not visible from PL0 if both PL0PCTEN and PL0VCTEN are zero.
1594      * Writable only at the highest implemented exception level.
1595      */
1596     int el = arm_current_el(env);
1597
1598     switch (el) {
1599     case 0:
1600         if (!extract32(env->cp15.c14_cntkctl, 0, 2)) {
1601             return CP_ACCESS_TRAP;
1602         }
1603         break;
1604     case 1:
1605         if (!isread && ri->state == ARM_CP_STATE_AA32 &&
1606             arm_is_secure_below_el3(env)) {
1607             /* Accesses from 32-bit Secure EL1 UNDEF (*not* trap to EL3!) */
1608             return CP_ACCESS_TRAP_UNCATEGORIZED;
1609         }
1610         break;
1611     case 2:
1612     case 3:
1613         break;
1614     }
1615
1616     if (!isread && el < arm_highest_el(env)) {
1617         return CP_ACCESS_TRAP_UNCATEGORIZED;
1618     }
1619
1620     return CP_ACCESS_OK;
1621 }
1622
1623 static CPAccessResult gt_counter_access(CPUARMState *env, int timeridx,
1624                                         bool isread)
1625 {
1626     unsigned int cur_el = arm_current_el(env);
1627     bool secure = arm_is_secure(env);
1628
1629     /* CNT[PV]CT: not visible from PL0 if ELO[PV]CTEN is zero */
1630     if (cur_el == 0 &&
1631         !extract32(env->cp15.c14_cntkctl, timeridx, 1)) {
1632         return CP_ACCESS_TRAP;
1633     }
1634
1635     if (arm_feature(env, ARM_FEATURE_EL2) &&
1636         timeridx == GTIMER_PHYS && !secure && cur_el < 2 &&
1637         !extract32(env->cp15.cnthctl_el2, 0, 1)) {
1638         return CP_ACCESS_TRAP_EL2;
1639     }
1640     return CP_ACCESS_OK;
1641 }
1642
1643 static CPAccessResult gt_timer_access(CPUARMState *env, int timeridx,
1644                                       bool isread)
1645 {
1646     unsigned int cur_el = arm_current_el(env);
1647     bool secure = arm_is_secure(env);
1648
1649     /* CNT[PV]_CVAL, CNT[PV]_CTL, CNT[PV]_TVAL: not visible from PL0 if
1650      * EL0[PV]TEN is zero.
1651      */
1652     if (cur_el == 0 &&
1653         !extract32(env->cp15.c14_cntkctl, 9 - timeridx, 1)) {
1654         return CP_ACCESS_TRAP;
1655     }
1656
1657     if (arm_feature(env, ARM_FEATURE_EL2) &&
1658         timeridx == GTIMER_PHYS && !secure && cur_el < 2 &&
1659         !extract32(env->cp15.cnthctl_el2, 1, 1)) {
1660         return CP_ACCESS_TRAP_EL2;
1661     }
1662     return CP_ACCESS_OK;
1663 }
1664
1665 static CPAccessResult gt_pct_access(CPUARMState *env,
1666                                     const ARMCPRegInfo *ri,
1667                                     bool isread)
1668 {
1669     return gt_counter_access(env, GTIMER_PHYS, isread);
1670 }
1671
1672 static CPAccessResult gt_vct_access(CPUARMState *env,
1673                                     const ARMCPRegInfo *ri,
1674                                     bool isread)
1675 {
1676     return gt_counter_access(env, GTIMER_VIRT, isread);
1677 }
1678
1679 static CPAccessResult gt_ptimer_access(CPUARMState *env, const ARMCPRegInfo *ri,
1680                                        bool isread)
1681 {
1682     return gt_timer_access(env, GTIMER_PHYS, isread);
1683 }
1684
1685 static CPAccessResult gt_vtimer_access(CPUARMState *env, const ARMCPRegInfo *ri,
1686                                        bool isread)
1687 {
1688     return gt_timer_access(env, GTIMER_VIRT, isread);
1689 }
1690
1691 static CPAccessResult gt_stimer_access(CPUARMState *env,
1692                                        const ARMCPRegInfo *ri,
1693                                        bool isread)
1694 {
1695     /* The AArch64 register view of the secure physical timer is
1696      * always accessible from EL3, and configurably accessible from
1697      * Secure EL1.
1698      */
1699     switch (arm_current_el(env)) {
1700     case 1:
1701         if (!arm_is_secure(env)) {
1702             return CP_ACCESS_TRAP;
1703         }
1704         if (!(env->cp15.scr_el3 & SCR_ST)) {
1705             return CP_ACCESS_TRAP_EL3;
1706         }
1707         return CP_ACCESS_OK;
1708     case 0:
1709     case 2:
1710         return CP_ACCESS_TRAP;
1711     case 3:
1712         return CP_ACCESS_OK;
1713     default:
1714         g_assert_not_reached();
1715     }
1716 }
1717
1718 static uint64_t gt_get_countervalue(CPUARMState *env)
1719 {
1720     return qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL) / GTIMER_SCALE;
1721 }
1722
1723 static void gt_recalc_timer(ARMCPU *cpu, int timeridx)
1724 {
1725     ARMGenericTimer *gt = &cpu->env.cp15.c14_timer[timeridx];
1726
1727     if (gt->ctl & 1) {
1728         /* Timer enabled: calculate and set current ISTATUS, irq, and
1729          * reset timer to when ISTATUS next has to change
1730          */
1731         uint64_t offset = timeridx == GTIMER_VIRT ?
1732                                       cpu->env.cp15.cntvoff_el2 : 0;
1733         uint64_t count = gt_get_countervalue(&cpu->env);
1734         /* Note that this must be unsigned 64 bit arithmetic: */
1735         int istatus = count - offset >= gt->cval;
1736         uint64_t nexttick;
1737         int irqstate;
1738
1739         gt->ctl = deposit32(gt->ctl, 2, 1, istatus);
1740
1741         irqstate = (istatus && !(gt->ctl & 2));
1742         qemu_set_irq(cpu->gt_timer_outputs[timeridx], irqstate);
1743
1744         if (istatus) {
1745             /* Next transition is when count rolls back over to zero */
1746             nexttick = UINT64_MAX;
1747         } else {
1748             /* Next transition is when we hit cval */
1749             nexttick = gt->cval + offset;
1750         }
1751         /* Note that the desired next expiry time might be beyond the
1752          * signed-64-bit range of a QEMUTimer -- in this case we just
1753          * set the timer for as far in the future as possible. When the
1754          * timer expires we will reset the timer for any remaining period.
1755          */
1756         if (nexttick > INT64_MAX / GTIMER_SCALE) {
1757             nexttick = INT64_MAX / GTIMER_SCALE;
1758         }
1759         timer_mod(cpu->gt_timer[timeridx], nexttick);
1760         trace_arm_gt_recalc(timeridx, irqstate, nexttick);
1761     } else {
1762         /* Timer disabled: ISTATUS and timer output always clear */
1763         gt->ctl &= ~4;
1764         qemu_set_irq(cpu->gt_timer_outputs[timeridx], 0);
1765         timer_del(cpu->gt_timer[timeridx]);
1766         trace_arm_gt_recalc_disabled(timeridx);
1767     }
1768 }
1769
1770 static void gt_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri,
1771                            int timeridx)
1772 {
1773     ARMCPU *cpu = arm_env_get_cpu(env);
1774
1775     timer_del(cpu->gt_timer[timeridx]);
1776 }
1777
1778 static uint64_t gt_cnt_read(CPUARMState *env, const ARMCPRegInfo *ri)
1779 {
1780     return gt_get_countervalue(env);
1781 }
1782
1783 static uint64_t gt_virt_cnt_read(CPUARMState *env, const ARMCPRegInfo *ri)
1784 {
1785     return gt_get_countervalue(env) - env->cp15.cntvoff_el2;
1786 }
1787
1788 static void gt_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1789                           int timeridx,
1790                           uint64_t value)
1791 {
1792     trace_arm_gt_cval_write(timeridx, value);
1793     env->cp15.c14_timer[timeridx].cval = value;
1794     gt_recalc_timer(arm_env_get_cpu(env), timeridx);
1795 }
1796
1797 static uint64_t gt_tval_read(CPUARMState *env, const ARMCPRegInfo *ri,
1798                              int timeridx)
1799 {
1800     uint64_t offset = timeridx == GTIMER_VIRT ? env->cp15.cntvoff_el2 : 0;
1801
1802     return (uint32_t)(env->cp15.c14_timer[timeridx].cval -
1803                       (gt_get_countervalue(env) - offset));
1804 }
1805
1806 static void gt_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1807                           int timeridx,
1808                           uint64_t value)
1809 {
1810     uint64_t offset = timeridx == GTIMER_VIRT ? env->cp15.cntvoff_el2 : 0;
1811
1812     trace_arm_gt_tval_write(timeridx, value);
1813     env->cp15.c14_timer[timeridx].cval = gt_get_countervalue(env) - offset +
1814                                          sextract64(value, 0, 32);
1815     gt_recalc_timer(arm_env_get_cpu(env), timeridx);
1816 }
1817
1818 static void gt_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1819                          int timeridx,
1820                          uint64_t value)
1821 {
1822     ARMCPU *cpu = arm_env_get_cpu(env);
1823     uint32_t oldval = env->cp15.c14_timer[timeridx].ctl;
1824
1825     trace_arm_gt_ctl_write(timeridx, value);
1826     env->cp15.c14_timer[timeridx].ctl = deposit64(oldval, 0, 2, value);
1827     if ((oldval ^ value) & 1) {
1828         /* Enable toggled */
1829         gt_recalc_timer(cpu, timeridx);
1830     } else if ((oldval ^ value) & 2) {
1831         /* IMASK toggled: don't need to recalculate,
1832          * just set the interrupt line based on ISTATUS
1833          */
1834         int irqstate = (oldval & 4) && !(value & 2);
1835
1836         trace_arm_gt_imask_toggle(timeridx, irqstate);
1837         qemu_set_irq(cpu->gt_timer_outputs[timeridx], irqstate);
1838     }
1839 }
1840
1841 static void gt_phys_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1842 {
1843     gt_timer_reset(env, ri, GTIMER_PHYS);
1844 }
1845
1846 static void gt_phys_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1847                                uint64_t value)
1848 {
1849     gt_cval_write(env, ri, GTIMER_PHYS, value);
1850 }
1851
1852 static uint64_t gt_phys_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1853 {
1854     return gt_tval_read(env, ri, GTIMER_PHYS);
1855 }
1856
1857 static void gt_phys_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1858                                uint64_t value)
1859 {
1860     gt_tval_write(env, ri, GTIMER_PHYS, value);
1861 }
1862
1863 static void gt_phys_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1864                               uint64_t value)
1865 {
1866     gt_ctl_write(env, ri, GTIMER_PHYS, value);
1867 }
1868
1869 static void gt_virt_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1870 {
1871     gt_timer_reset(env, ri, GTIMER_VIRT);
1872 }
1873
1874 static void gt_virt_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1875                                uint64_t value)
1876 {
1877     gt_cval_write(env, ri, GTIMER_VIRT, value);
1878 }
1879
1880 static uint64_t gt_virt_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1881 {
1882     return gt_tval_read(env, ri, GTIMER_VIRT);
1883 }
1884
1885 static void gt_virt_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1886                                uint64_t value)
1887 {
1888     gt_tval_write(env, ri, GTIMER_VIRT, value);
1889 }
1890
1891 static void gt_virt_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1892                               uint64_t value)
1893 {
1894     gt_ctl_write(env, ri, GTIMER_VIRT, value);
1895 }
1896
1897 static void gt_cntvoff_write(CPUARMState *env, const ARMCPRegInfo *ri,
1898                               uint64_t value)
1899 {
1900     ARMCPU *cpu = arm_env_get_cpu(env);
1901
1902     trace_arm_gt_cntvoff_write(value);
1903     raw_write(env, ri, value);
1904     gt_recalc_timer(cpu, GTIMER_VIRT);
1905 }
1906
1907 static void gt_hyp_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1908 {
1909     gt_timer_reset(env, ri, GTIMER_HYP);
1910 }
1911
1912 static void gt_hyp_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1913                               uint64_t value)
1914 {
1915     gt_cval_write(env, ri, GTIMER_HYP, value);
1916 }
1917
1918 static uint64_t gt_hyp_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1919 {
1920     return gt_tval_read(env, ri, GTIMER_HYP);
1921 }
1922
1923 static void gt_hyp_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1924                               uint64_t value)
1925 {
1926     gt_tval_write(env, ri, GTIMER_HYP, value);
1927 }
1928
1929 static void gt_hyp_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1930                               uint64_t value)
1931 {
1932     gt_ctl_write(env, ri, GTIMER_HYP, value);
1933 }
1934
1935 static void gt_sec_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1936 {
1937     gt_timer_reset(env, ri, GTIMER_SEC);
1938 }
1939
1940 static void gt_sec_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1941                               uint64_t value)
1942 {
1943     gt_cval_write(env, ri, GTIMER_SEC, value);
1944 }
1945
1946 static uint64_t gt_sec_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1947 {
1948     return gt_tval_read(env, ri, GTIMER_SEC);
1949 }
1950
1951 static void gt_sec_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1952                               uint64_t value)
1953 {
1954     gt_tval_write(env, ri, GTIMER_SEC, value);
1955 }
1956
1957 static void gt_sec_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1958                               uint64_t value)
1959 {
1960     gt_ctl_write(env, ri, GTIMER_SEC, value);
1961 }
1962
1963 void arm_gt_ptimer_cb(void *opaque)
1964 {
1965     ARMCPU *cpu = opaque;
1966
1967     gt_recalc_timer(cpu, GTIMER_PHYS);
1968 }
1969
1970 void arm_gt_vtimer_cb(void *opaque)
1971 {
1972     ARMCPU *cpu = opaque;
1973
1974     gt_recalc_timer(cpu, GTIMER_VIRT);
1975 }
1976
1977 void arm_gt_htimer_cb(void *opaque)
1978 {
1979     ARMCPU *cpu = opaque;
1980
1981     gt_recalc_timer(cpu, GTIMER_HYP);
1982 }
1983
1984 void arm_gt_stimer_cb(void *opaque)
1985 {
1986     ARMCPU *cpu = opaque;
1987
1988     gt_recalc_timer(cpu, GTIMER_SEC);
1989 }
1990
1991 static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
1992     /* Note that CNTFRQ is purely reads-as-written for the benefit
1993      * of software; writing it doesn't actually change the timer frequency.
1994      * Our reset value matches the fixed frequency we implement the timer at.
1995      */
1996     { .name = "CNTFRQ", .cp = 15, .crn = 14, .crm = 0, .opc1 = 0, .opc2 = 0,
1997       .type = ARM_CP_ALIAS,
1998       .access = PL1_RW | PL0_R, .accessfn = gt_cntfrq_access,
1999       .fieldoffset = offsetoflow32(CPUARMState, cp15.c14_cntfrq),
2000     },
2001     { .name = "CNTFRQ_EL0", .state = ARM_CP_STATE_AA64,
2002       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 0,
2003       .access = PL1_RW | PL0_R, .accessfn = gt_cntfrq_access,
2004       .fieldoffset = offsetof(CPUARMState, cp15.c14_cntfrq),
2005       .resetvalue = (1000 * 1000 * 1000) / GTIMER_SCALE,
2006     },
2007     /* overall control: mostly access permissions */
2008     { .name = "CNTKCTL", .state = ARM_CP_STATE_BOTH,
2009       .opc0 = 3, .opc1 = 0, .crn = 14, .crm = 1, .opc2 = 0,
2010       .access = PL1_RW,
2011       .fieldoffset = offsetof(CPUARMState, cp15.c14_cntkctl),
2012       .resetvalue = 0,
2013     },
2014     /* per-timer control */
2015     { .name = "CNTP_CTL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 1,
2016       .secure = ARM_CP_SECSTATE_NS,
2017       .type = ARM_CP_IO | ARM_CP_ALIAS, .access = PL1_RW | PL0_R,
2018       .accessfn = gt_ptimer_access,
2019       .fieldoffset = offsetoflow32(CPUARMState,
2020                                    cp15.c14_timer[GTIMER_PHYS].ctl),
2021       .writefn = gt_phys_ctl_write, .raw_writefn = raw_write,
2022     },
2023     { .name = "CNTP_CTL_S",
2024       .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 1,
2025       .secure = ARM_CP_SECSTATE_S,
2026       .type = ARM_CP_IO | ARM_CP_ALIAS, .access = PL1_RW | PL0_R,
2027       .accessfn = gt_ptimer_access,
2028       .fieldoffset = offsetoflow32(CPUARMState,
2029                                    cp15.c14_timer[GTIMER_SEC].ctl),
2030       .writefn = gt_sec_ctl_write, .raw_writefn = raw_write,
2031     },
2032     { .name = "CNTP_CTL_EL0", .state = ARM_CP_STATE_AA64,
2033       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 2, .opc2 = 1,
2034       .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
2035       .accessfn = gt_ptimer_access,
2036       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].ctl),
2037       .resetvalue = 0,
2038       .writefn = gt_phys_ctl_write, .raw_writefn = raw_write,
2039     },
2040     { .name = "CNTV_CTL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 1,
2041       .type = ARM_CP_IO | ARM_CP_ALIAS, .access = PL1_RW | PL0_R,
2042       .accessfn = gt_vtimer_access,
2043       .fieldoffset = offsetoflow32(CPUARMState,
2044                                    cp15.c14_timer[GTIMER_VIRT].ctl),
2045       .writefn = gt_virt_ctl_write, .raw_writefn = raw_write,
2046     },
2047     { .name = "CNTV_CTL_EL0", .state = ARM_CP_STATE_AA64,
2048       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 3, .opc2 = 1,
2049       .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
2050       .accessfn = gt_vtimer_access,
2051       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].ctl),
2052       .resetvalue = 0,
2053       .writefn = gt_virt_ctl_write, .raw_writefn = raw_write,
2054     },
2055     /* TimerValue views: a 32 bit downcounting view of the underlying state */
2056     { .name = "CNTP_TVAL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 0,
2057       .secure = ARM_CP_SECSTATE_NS,
2058       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
2059       .accessfn = gt_ptimer_access,
2060       .readfn = gt_phys_tval_read, .writefn = gt_phys_tval_write,
2061     },
2062     { .name = "CNTP_TVAL_S",
2063       .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 0,
2064       .secure = ARM_CP_SECSTATE_S,
2065       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
2066       .accessfn = gt_ptimer_access,
2067       .readfn = gt_sec_tval_read, .writefn = gt_sec_tval_write,
2068     },
2069     { .name = "CNTP_TVAL_EL0", .state = ARM_CP_STATE_AA64,
2070       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 2, .opc2 = 0,
2071       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
2072       .accessfn = gt_ptimer_access, .resetfn = gt_phys_timer_reset,
2073       .readfn = gt_phys_tval_read, .writefn = gt_phys_tval_write,
2074     },
2075     { .name = "CNTV_TVAL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 0,
2076       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
2077       .accessfn = gt_vtimer_access,
2078       .readfn = gt_virt_tval_read, .writefn = gt_virt_tval_write,
2079     },
2080     { .name = "CNTV_TVAL_EL0", .state = ARM_CP_STATE_AA64,
2081       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 3, .opc2 = 0,
2082       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
2083       .accessfn = gt_vtimer_access, .resetfn = gt_virt_timer_reset,
2084       .readfn = gt_virt_tval_read, .writefn = gt_virt_tval_write,
2085     },
2086     /* The counter itself */
2087     { .name = "CNTPCT", .cp = 15, .crm = 14, .opc1 = 0,
2088       .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_RAW | ARM_CP_IO,
2089       .accessfn = gt_pct_access,
2090       .readfn = gt_cnt_read, .resetfn = arm_cp_reset_ignore,
2091     },
2092     { .name = "CNTPCT_EL0", .state = ARM_CP_STATE_AA64,
2093       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 1,
2094       .access = PL0_R, .type = ARM_CP_NO_RAW | ARM_CP_IO,
2095       .accessfn = gt_pct_access, .readfn = gt_cnt_read,
2096     },
2097     { .name = "CNTVCT", .cp = 15, .crm = 14, .opc1 = 1,
2098       .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_RAW | ARM_CP_IO,
2099       .accessfn = gt_vct_access,
2100       .readfn = gt_virt_cnt_read, .resetfn = arm_cp_reset_ignore,
2101     },
2102     { .name = "CNTVCT_EL0", .state = ARM_CP_STATE_AA64,
2103       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 2,
2104       .access = PL0_R, .type = ARM_CP_NO_RAW | ARM_CP_IO,
2105       .accessfn = gt_vct_access, .readfn = gt_virt_cnt_read,
2106     },
2107     /* Comparison value, indicating when the timer goes off */
2108     { .name = "CNTP_CVAL", .cp = 15, .crm = 14, .opc1 = 2,
2109       .secure = ARM_CP_SECSTATE_NS,
2110       .access = PL1_RW | PL0_R,
2111       .type = ARM_CP_64BIT | ARM_CP_IO | ARM_CP_ALIAS,
2112       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].cval),
2113       .accessfn = gt_ptimer_access,
2114       .writefn = gt_phys_cval_write, .raw_writefn = raw_write,
2115     },
2116     { .name = "CNTP_CVAL_S", .cp = 15, .crm = 14, .opc1 = 2,
2117       .secure = ARM_CP_SECSTATE_S,
2118       .access = PL1_RW | PL0_R,
2119       .type = ARM_CP_64BIT | ARM_CP_IO | ARM_CP_ALIAS,
2120       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_SEC].cval),
2121       .accessfn = gt_ptimer_access,
2122       .writefn = gt_sec_cval_write, .raw_writefn = raw_write,
2123     },
2124     { .name = "CNTP_CVAL_EL0", .state = ARM_CP_STATE_AA64,
2125       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 2, .opc2 = 2,
2126       .access = PL1_RW | PL0_R,
2127       .type = ARM_CP_IO,
2128       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].cval),
2129       .resetvalue = 0, .accessfn = gt_ptimer_access,
2130       .writefn = gt_phys_cval_write, .raw_writefn = raw_write,
2131     },
2132     { .name = "CNTV_CVAL", .cp = 15, .crm = 14, .opc1 = 3,
2133       .access = PL1_RW | PL0_R,
2134       .type = ARM_CP_64BIT | ARM_CP_IO | ARM_CP_ALIAS,
2135       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].cval),
2136       .accessfn = gt_vtimer_access,
2137       .writefn = gt_virt_cval_write, .raw_writefn = raw_write,
2138     },
2139     { .name = "CNTV_CVAL_EL0", .state = ARM_CP_STATE_AA64,
2140       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 3, .opc2 = 2,
2141       .access = PL1_RW | PL0_R,
2142       .type = ARM_CP_IO,
2143       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].cval),
2144       .resetvalue = 0, .accessfn = gt_vtimer_access,
2145       .writefn = gt_virt_cval_write, .raw_writefn = raw_write,
2146     },
2147     /* Secure timer -- this is actually restricted to only EL3
2148      * and configurably Secure-EL1 via the accessfn.
2149      */
2150     { .name = "CNTPS_TVAL_EL1", .state = ARM_CP_STATE_AA64,
2151       .opc0 = 3, .opc1 = 7, .crn = 14, .crm = 2, .opc2 = 0,
2152       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW,
2153       .accessfn = gt_stimer_access,
2154       .readfn = gt_sec_tval_read,
2155       .writefn = gt_sec_tval_write,
2156       .resetfn = gt_sec_timer_reset,
2157     },
2158     { .name = "CNTPS_CTL_EL1", .state = ARM_CP_STATE_AA64,
2159       .opc0 = 3, .opc1 = 7, .crn = 14, .crm = 2, .opc2 = 1,
2160       .type = ARM_CP_IO, .access = PL1_RW,
2161       .accessfn = gt_stimer_access,
2162       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_SEC].ctl),
2163       .resetvalue = 0,
2164       .writefn = gt_sec_ctl_write, .raw_writefn = raw_write,
2165     },
2166     { .name = "CNTPS_CVAL_EL1", .state = ARM_CP_STATE_AA64,
2167       .opc0 = 3, .opc1 = 7, .crn = 14, .crm = 2, .opc2 = 2,
2168       .type = ARM_CP_IO, .access = PL1_RW,
2169       .accessfn = gt_stimer_access,
2170       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_SEC].cval),
2171       .writefn = gt_sec_cval_write, .raw_writefn = raw_write,
2172     },
2173     REGINFO_SENTINEL
2174 };
2175
2176 #else
2177
2178 /* In user-mode most of the generic timer registers are inaccessible
2179  * however modern kernels (4.12+) allow access to cntvct_el0
2180  */
2181
2182 static uint64_t gt_virt_cnt_read(CPUARMState *env, const ARMCPRegInfo *ri)
2183 {
2184     /* Currently we have no support for QEMUTimer in linux-user so we
2185      * can't call gt_get_countervalue(env), instead we directly
2186      * call the lower level functions.
2187      */
2188     return cpu_get_clock() / GTIMER_SCALE;
2189 }
2190
2191 static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
2192     { .name = "CNTFRQ_EL0", .state = ARM_CP_STATE_AA64,
2193       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 0,
2194       .type = ARM_CP_CONST, .access = PL0_R /* no PL1_RW in linux-user */,
2195       .fieldoffset = offsetof(CPUARMState, cp15.c14_cntfrq),
2196       .resetvalue = NANOSECONDS_PER_SECOND / GTIMER_SCALE,
2197     },
2198     { .name = "CNTVCT_EL0", .state = ARM_CP_STATE_AA64,
2199       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 2,
2200       .access = PL0_R, .type = ARM_CP_NO_RAW | ARM_CP_IO,
2201       .readfn = gt_virt_cnt_read,
2202     },
2203     REGINFO_SENTINEL
2204 };
2205
2206 #endif
2207
2208 static void par_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
2209 {
2210     if (arm_feature(env, ARM_FEATURE_LPAE)) {
2211         raw_write(env, ri, value);
2212     } else if (arm_feature(env, ARM_FEATURE_V7)) {
2213         raw_write(env, ri, value & 0xfffff6ff);
2214     } else {
2215         raw_write(env, ri, value & 0xfffff1ff);
2216     }
2217 }
2218
2219 #ifndef CONFIG_USER_ONLY
2220 /* get_phys_addr() isn't present for user-mode-only targets */
2221
2222 static CPAccessResult ats_access(CPUARMState *env, const ARMCPRegInfo *ri,
2223                                  bool isread)
2224 {
2225     if (ri->opc2 & 4) {
2226         /* The ATS12NSO* operations must trap to EL3 if executed in
2227          * Secure EL1 (which can only happen if EL3 is AArch64).
2228          * They are simply UNDEF if executed from NS EL1.
2229          * They function normally from EL2 or EL3.
2230          */
2231         if (arm_current_el(env) == 1) {
2232             if (arm_is_secure_below_el3(env)) {
2233                 return CP_ACCESS_TRAP_UNCATEGORIZED_EL3;
2234             }
2235             return CP_ACCESS_TRAP_UNCATEGORIZED;
2236         }
2237     }
2238     return CP_ACCESS_OK;
2239 }
2240
2241 static uint64_t do_ats_write(CPUARMState *env, uint64_t value,
2242                              MMUAccessType access_type, ARMMMUIdx mmu_idx)
2243 {
2244     hwaddr phys_addr;
2245     target_ulong page_size;
2246     int prot;
2247     bool ret;
2248     uint64_t par64;
2249     bool format64 = false;
2250     MemTxAttrs attrs = {};
2251     ARMMMUFaultInfo fi = {};
2252     ARMCacheAttrs cacheattrs = {};
2253
2254     ret = get_phys_addr(env, value, access_type, mmu_idx, &phys_addr, &attrs,
2255                         &prot, &page_size, &fi, &cacheattrs);
2256
2257     if (is_a64(env)) {
2258         format64 = true;
2259     } else if (arm_feature(env, ARM_FEATURE_LPAE)) {
2260         /*
2261          * ATS1Cxx:
2262          * * TTBCR.EAE determines whether the result is returned using the
2263          *   32-bit or the 64-bit PAR format
2264          * * Instructions executed in Hyp mode always use the 64bit format
2265          *
2266          * ATS1S2NSOxx uses the 64bit format if any of the following is true:
2267          * * The Non-secure TTBCR.EAE bit is set to 1
2268          * * The implementation includes EL2, and the value of HCR.VM is 1
2269          *
2270          * ATS1Hx always uses the 64bit format (not supported yet).
2271          */
2272         format64 = arm_s1_regime_using_lpae_format(env, mmu_idx);
2273
2274         if (arm_feature(env, ARM_FEATURE_EL2)) {
2275             if (mmu_idx == ARMMMUIdx_S12NSE0 || mmu_idx == ARMMMUIdx_S12NSE1) {
2276                 format64 |= env->cp15.hcr_el2 & HCR_VM;
2277             } else {
2278                 format64 |= arm_current_el(env) == 2;
2279             }
2280         }
2281     }
2282
2283     if (format64) {
2284         /* Create a 64-bit PAR */
2285         par64 = (1 << 11); /* LPAE bit always set */
2286         if (!ret) {
2287             par64 |= phys_addr & ~0xfffULL;
2288             if (!attrs.secure) {
2289                 par64 |= (1 << 9); /* NS */
2290             }
2291             par64 |= (uint64_t)cacheattrs.attrs << 56; /* ATTR */
2292             par64 |= cacheattrs.shareability << 7; /* SH */
2293         } else {
2294             uint32_t fsr = arm_fi_to_lfsc(&fi);
2295
2296             par64 |= 1; /* F */
2297             par64 |= (fsr & 0x3f) << 1; /* FS */
2298             /* Note that S2WLK and FSTAGE are always zero, because we don't
2299              * implement virtualization and therefore there can't be a stage 2
2300              * fault.
2301              */
2302         }
2303     } else {
2304         /* fsr is a DFSR/IFSR value for the short descriptor
2305          * translation table format (with WnR always clear).
2306          * Convert it to a 32-bit PAR.
2307          */
2308         if (!ret) {
2309             /* We do not set any attribute bits in the PAR */
2310             if (page_size == (1 << 24)
2311                 && arm_feature(env, ARM_FEATURE_V7)) {
2312                 par64 = (phys_addr & 0xff000000) | (1 << 1);
2313             } else {
2314                 par64 = phys_addr & 0xfffff000;
2315             }
2316             if (!attrs.secure) {
2317                 par64 |= (1 << 9); /* NS */
2318             }
2319         } else {
2320             uint32_t fsr = arm_fi_to_sfsc(&fi);
2321
2322             par64 = ((fsr & (1 << 10)) >> 5) | ((fsr & (1 << 12)) >> 6) |
2323                     ((fsr & 0xf) << 1) | 1;
2324         }
2325     }
2326     return par64;
2327 }
2328
2329 static void ats_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
2330 {
2331     MMUAccessType access_type = ri->opc2 & 1 ? MMU_DATA_STORE : MMU_DATA_LOAD;
2332     uint64_t par64;
2333     ARMMMUIdx mmu_idx;
2334     int el = arm_current_el(env);
2335     bool secure = arm_is_secure_below_el3(env);
2336
2337     switch (ri->opc2 & 6) {
2338     case 0:
2339         /* stage 1 current state PL1: ATS1CPR, ATS1CPW */
2340         switch (el) {
2341         case 3:
2342             mmu_idx = ARMMMUIdx_S1E3;
2343             break;
2344         case 2:
2345             mmu_idx = ARMMMUIdx_S1NSE1;
2346             break;
2347         case 1:
2348             mmu_idx = secure ? ARMMMUIdx_S1SE1 : ARMMMUIdx_S1NSE1;
2349             break;
2350         default:
2351             g_assert_not_reached();
2352         }
2353         break;
2354     case 2:
2355         /* stage 1 current state PL0: ATS1CUR, ATS1CUW */
2356         switch (el) {
2357         case 3:
2358             mmu_idx = ARMMMUIdx_S1SE0;
2359             break;
2360         case 2:
2361             mmu_idx = ARMMMUIdx_S1NSE0;
2362             break;
2363         case 1:
2364             mmu_idx = secure ? ARMMMUIdx_S1SE0 : ARMMMUIdx_S1NSE0;
2365             break;
2366         default:
2367             g_assert_not_reached();
2368         }
2369         break;
2370     case 4:
2371         /* stage 1+2 NonSecure PL1: ATS12NSOPR, ATS12NSOPW */
2372         mmu_idx = ARMMMUIdx_S12NSE1;
2373         break;
2374     case 6:
2375         /* stage 1+2 NonSecure PL0: ATS12NSOUR, ATS12NSOUW */
2376         mmu_idx = ARMMMUIdx_S12NSE0;
2377         break;
2378     default:
2379         g_assert_not_reached();
2380     }
2381
2382     par64 = do_ats_write(env, value, access_type, mmu_idx);
2383
2384     A32_BANKED_CURRENT_REG_SET(env, par, par64);
2385 }
2386
2387 static void ats1h_write(CPUARMState *env, const ARMCPRegInfo *ri,
2388                         uint64_t value)
2389 {
2390     MMUAccessType access_type = ri->opc2 & 1 ? MMU_DATA_STORE : MMU_DATA_LOAD;
2391     uint64_t par64;
2392
2393     par64 = do_ats_write(env, value, access_type, ARMMMUIdx_S2NS);
2394
2395     A32_BANKED_CURRENT_REG_SET(env, par, par64);
2396 }
2397
2398 static CPAccessResult at_s1e2_access(CPUARMState *env, const ARMCPRegInfo *ri,
2399                                      bool isread)
2400 {
2401     if (arm_current_el(env) == 3 && !(env->cp15.scr_el3 & SCR_NS)) {
2402         return CP_ACCESS_TRAP;
2403     }
2404     return CP_ACCESS_OK;
2405 }
2406
2407 static void ats_write64(CPUARMState *env, const ARMCPRegInfo *ri,
2408                         uint64_t value)
2409 {
2410     MMUAccessType access_type = ri->opc2 & 1 ? MMU_DATA_STORE : MMU_DATA_LOAD;
2411     ARMMMUIdx mmu_idx;
2412     int secure = arm_is_secure_below_el3(env);
2413
2414     switch (ri->opc2 & 6) {
2415     case 0:
2416         switch (ri->opc1) {
2417         case 0: /* AT S1E1R, AT S1E1W */
2418             mmu_idx = secure ? ARMMMUIdx_S1SE1 : ARMMMUIdx_S1NSE1;
2419             break;
2420         case 4: /* AT S1E2R, AT S1E2W */
2421             mmu_idx = ARMMMUIdx_S1E2;
2422             break;
2423         case 6: /* AT S1E3R, AT S1E3W */
2424             mmu_idx = ARMMMUIdx_S1E3;
2425             break;
2426         default:
2427             g_assert_not_reached();
2428         }
2429         break;
2430     case 2: /* AT S1E0R, AT S1E0W */
2431         mmu_idx = secure ? ARMMMUIdx_S1SE0 : ARMMMUIdx_S1NSE0;
2432         break;
2433     case 4: /* AT S12E1R, AT S12E1W */
2434         mmu_idx = secure ? ARMMMUIdx_S1SE1 : ARMMMUIdx_S12NSE1;
2435         break;
2436     case 6: /* AT S12E0R, AT S12E0W */
2437         mmu_idx = secure ? ARMMMUIdx_S1SE0 : ARMMMUIdx_S12NSE0;
2438         break;
2439     default:
2440         g_assert_not_reached();
2441     }
2442
2443     env->cp15.par_el[1] = do_ats_write(env, value, access_type, mmu_idx);
2444 }
2445 #endif
2446
2447 static const ARMCPRegInfo vapa_cp_reginfo[] = {
2448     { .name = "PAR", .cp = 15, .crn = 7, .crm = 4, .opc1 = 0, .opc2 = 0,
2449       .access = PL1_RW, .resetvalue = 0,
2450       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.par_s),
2451                              offsetoflow32(CPUARMState, cp15.par_ns) },
2452       .writefn = par_write },
2453 #ifndef CONFIG_USER_ONLY
2454     /* This underdecoding is safe because the reginfo is NO_RAW. */
2455     { .name = "ATS", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = CP_ANY,
2456       .access = PL1_W, .accessfn = ats_access,
2457       .writefn = ats_write, .type = ARM_CP_NO_RAW },
2458 #endif
2459     REGINFO_SENTINEL
2460 };
2461
2462 /* Return basic MPU access permission bits.  */
2463 static uint32_t simple_mpu_ap_bits(uint32_t val)
2464 {
2465     uint32_t ret;
2466     uint32_t mask;
2467     int i;
2468     ret = 0;
2469     mask = 3;
2470     for (i = 0; i < 16; i += 2) {
2471         ret |= (val >> i) & mask;
2472         mask <<= 2;
2473     }
2474     return ret;
2475 }
2476
2477 /* Pad basic MPU access permission bits to extended format.  */
2478 static uint32_t extended_mpu_ap_bits(uint32_t val)
2479 {
2480     uint32_t ret;
2481     uint32_t mask;
2482     int i;
2483     ret = 0;
2484     mask = 3;
2485     for (i = 0; i < 16; i += 2) {
2486         ret |= (val & mask) << i;
2487         mask <<= 2;
2488     }
2489     return ret;
2490 }
2491
2492 static void pmsav5_data_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
2493                                  uint64_t value)
2494 {
2495     env->cp15.pmsav5_data_ap = extended_mpu_ap_bits(value);
2496 }
2497
2498 static uint64_t pmsav5_data_ap_read(CPUARMState *env, const ARMCPRegInfo *ri)
2499 {
2500     return simple_mpu_ap_bits(env->cp15.pmsav5_data_ap);
2501 }
2502
2503 static void pmsav5_insn_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
2504                                  uint64_t value)
2505 {
2506     env->cp15.pmsav5_insn_ap = extended_mpu_ap_bits(value);
2507 }
2508
2509 static uint64_t pmsav5_insn_ap_read(CPUARMState *env, const ARMCPRegInfo *ri)
2510 {
2511     return simple_mpu_ap_bits(env->cp15.pmsav5_insn_ap);
2512 }
2513
2514 static uint64_t pmsav7_read(CPUARMState *env, const ARMCPRegInfo *ri)
2515 {
2516     uint32_t *u32p = *(uint32_t **)raw_ptr(env, ri);
2517
2518     if (!u32p) {
2519         return 0;
2520     }
2521
2522     u32p += env->pmsav7.rnr[M_REG_NS];
2523     return *u32p;
2524 }
2525
2526 static void pmsav7_write(CPUARMState *env, const ARMCPRegInfo *ri,
2527                          uint64_t value)
2528 {
2529     ARMCPU *cpu = arm_env_get_cpu(env);
2530     uint32_t *u32p = *(uint32_t **)raw_ptr(env, ri);
2531
2532     if (!u32p) {
2533         return;
2534     }
2535
2536     u32p += env->pmsav7.rnr[M_REG_NS];
2537     tlb_flush(CPU(cpu)); /* Mappings may have changed - purge! */
2538     *u32p = value;
2539 }
2540
2541 static void pmsav7_rgnr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2542                               uint64_t value)
2543 {
2544     ARMCPU *cpu = arm_env_get_cpu(env);
2545     uint32_t nrgs = cpu->pmsav7_dregion;
2546
2547     if (value >= nrgs) {
2548         qemu_log_mask(LOG_GUEST_ERROR,
2549                       "PMSAv7 RGNR write >= # supported regions, %" PRIu32
2550                       " > %" PRIu32 "\n", (uint32_t)value, nrgs);
2551         return;
2552     }
2553
2554     raw_write(env, ri, value);
2555 }
2556
2557 static const ARMCPRegInfo pmsav7_cp_reginfo[] = {
2558     /* Reset for all these registers is handled in arm_cpu_reset(),
2559      * because the PMSAv7 is also used by M-profile CPUs, which do
2560      * not register cpregs but still need the state to be reset.
2561      */
2562     { .name = "DRBAR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 1, .opc2 = 0,
2563       .access = PL1_RW, .type = ARM_CP_NO_RAW,
2564       .fieldoffset = offsetof(CPUARMState, pmsav7.drbar),
2565       .readfn = pmsav7_read, .writefn = pmsav7_write,
2566       .resetfn = arm_cp_reset_ignore },
2567     { .name = "DRSR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 1, .opc2 = 2,
2568       .access = PL1_RW, .type = ARM_CP_NO_RAW,
2569       .fieldoffset = offsetof(CPUARMState, pmsav7.drsr),
2570       .readfn = pmsav7_read, .writefn = pmsav7_write,
2571       .resetfn = arm_cp_reset_ignore },
2572     { .name = "DRACR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 1, .opc2 = 4,
2573       .access = PL1_RW, .type = ARM_CP_NO_RAW,
2574       .fieldoffset = offsetof(CPUARMState, pmsav7.dracr),
2575       .readfn = pmsav7_read, .writefn = pmsav7_write,
2576       .resetfn = arm_cp_reset_ignore },
2577     { .name = "RGNR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 2, .opc2 = 0,
2578       .access = PL1_RW,
2579       .fieldoffset = offsetof(CPUARMState, pmsav7.rnr[M_REG_NS]),
2580       .writefn = pmsav7_rgnr_write,
2581       .resetfn = arm_cp_reset_ignore },
2582     REGINFO_SENTINEL
2583 };
2584
2585 static const ARMCPRegInfo pmsav5_cp_reginfo[] = {
2586     { .name = "DATA_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
2587       .access = PL1_RW, .type = ARM_CP_ALIAS,
2588       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_data_ap),
2589       .readfn = pmsav5_data_ap_read, .writefn = pmsav5_data_ap_write, },
2590     { .name = "INSN_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
2591       .access = PL1_RW, .type = ARM_CP_ALIAS,
2592       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_insn_ap),
2593       .readfn = pmsav5_insn_ap_read, .writefn = pmsav5_insn_ap_write, },
2594     { .name = "DATA_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 2,
2595       .access = PL1_RW,
2596       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_data_ap),
2597       .resetvalue = 0, },
2598     { .name = "INSN_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 3,
2599       .access = PL1_RW,
2600       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_insn_ap),
2601       .resetvalue = 0, },
2602     { .name = "DCACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
2603       .access = PL1_RW,
2604       .fieldoffset = offsetof(CPUARMState, cp15.c2_data), .resetvalue = 0, },
2605     { .name = "ICACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 1,
2606       .access = PL1_RW,
2607       .fieldoffset = offsetof(CPUARMState, cp15.c2_insn), .resetvalue = 0, },
2608     /* Protection region base and size registers */
2609     { .name = "946_PRBS0", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0,
2610       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2611       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[0]) },
2612     { .name = "946_PRBS1", .cp = 15, .crn = 6, .crm = 1, .opc1 = 0,
2613       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2614       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[1]) },
2615     { .name = "946_PRBS2", .cp = 15, .crn = 6, .crm = 2, .opc1 = 0,
2616       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2617       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[2]) },
2618     { .name = "946_PRBS3", .cp = 15, .crn = 6, .crm = 3, .opc1 = 0,
2619       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2620       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[3]) },
2621     { .name = "946_PRBS4", .cp = 15, .crn = 6, .crm = 4, .opc1 = 0,
2622       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2623       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[4]) },
2624     { .name = "946_PRBS5", .cp = 15, .crn = 6, .crm = 5, .opc1 = 0,
2625       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2626       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[5]) },
2627     { .name = "946_PRBS6", .cp = 15, .crn = 6, .crm = 6, .opc1 = 0,
2628       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2629       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[6]) },
2630     { .name = "946_PRBS7", .cp = 15, .crn = 6, .crm = 7, .opc1 = 0,
2631       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2632       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[7]) },
2633     REGINFO_SENTINEL
2634 };
2635
2636 static void vmsa_ttbcr_raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
2637                                  uint64_t value)
2638 {
2639     TCR *tcr = raw_ptr(env, ri);
2640     int maskshift = extract32(value, 0, 3);
2641
2642     if (!arm_feature(env, ARM_FEATURE_V8)) {
2643         if (arm_feature(env, ARM_FEATURE_LPAE) && (value & TTBCR_EAE)) {
2644             /* Pre ARMv8 bits [21:19], [15:14] and [6:3] are UNK/SBZP when
2645              * using Long-desciptor translation table format */
2646             value &= ~((7 << 19) | (3 << 14) | (0xf << 3));
2647         } else if (arm_feature(env, ARM_FEATURE_EL3)) {
2648             /* In an implementation that includes the Security Extensions
2649              * TTBCR has additional fields PD0 [4] and PD1 [5] for
2650              * Short-descriptor translation table format.
2651              */
2652             value &= TTBCR_PD1 | TTBCR_PD0 | TTBCR_N;
2653         } else {
2654             value &= TTBCR_N;
2655         }
2656     }
2657
2658     /* Update the masks corresponding to the TCR bank being written
2659      * Note that we always calculate mask and base_mask, but
2660      * they are only used for short-descriptor tables (ie if EAE is 0);
2661      * for long-descriptor tables the TCR fields are used differently
2662      * and the mask and base_mask values are meaningless.
2663      */
2664     tcr->raw_tcr = value;
2665     tcr->mask = ~(((uint32_t)0xffffffffu) >> maskshift);
2666     tcr->base_mask = ~((uint32_t)0x3fffu >> maskshift);
2667 }
2668
2669 static void vmsa_ttbcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2670                              uint64_t value)
2671 {
2672     ARMCPU *cpu = arm_env_get_cpu(env);
2673
2674     if (arm_feature(env, ARM_FEATURE_LPAE)) {
2675         /* With LPAE the TTBCR could result in a change of ASID
2676          * via the TTBCR.A1 bit, so do a TLB flush.
2677          */
2678         tlb_flush(CPU(cpu));
2679     }
2680     vmsa_ttbcr_raw_write(env, ri, value);
2681 }
2682
2683 static void vmsa_ttbcr_reset(CPUARMState *env, const ARMCPRegInfo *ri)
2684 {
2685     TCR *tcr = raw_ptr(env, ri);
2686
2687     /* Reset both the TCR as well as the masks corresponding to the bank of
2688      * the TCR being reset.
2689      */
2690     tcr->raw_tcr = 0;
2691     tcr->mask = 0;
2692     tcr->base_mask = 0xffffc000u;
2693 }
2694
2695 static void vmsa_tcr_el1_write(CPUARMState *env, const ARMCPRegInfo *ri,
2696                                uint64_t value)
2697 {
2698     ARMCPU *cpu = arm_env_get_cpu(env);
2699     TCR *tcr = raw_ptr(env, ri);
2700
2701     /* For AArch64 the A1 bit could result in a change of ASID, so TLB flush. */
2702     tlb_flush(CPU(cpu));
2703     tcr->raw_tcr = value;
2704 }
2705
2706 static void vmsa_ttbr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2707                             uint64_t value)
2708 {
2709     /* 64 bit accesses to the TTBRs can change the ASID and so we
2710      * must flush the TLB.
2711      */
2712     if (cpreg_field_is_64bit(ri)) {
2713         ARMCPU *cpu = arm_env_get_cpu(env);
2714
2715         tlb_flush(CPU(cpu));
2716     }
2717     raw_write(env, ri, value);
2718 }
2719
2720 static void vttbr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2721                         uint64_t value)
2722 {
2723     ARMCPU *cpu = arm_env_get_cpu(env);
2724     CPUState *cs = CPU(cpu);
2725
2726     /* Accesses to VTTBR may change the VMID so we must flush the TLB.  */
2727     if (raw_read(env, ri) != value) {
2728         tlb_flush_by_mmuidx(cs,
2729                             ARMMMUIdxBit_S12NSE1 |
2730                             ARMMMUIdxBit_S12NSE0 |
2731                             ARMMMUIdxBit_S2NS);
2732         raw_write(env, ri, value);
2733     }
2734 }
2735
2736 static const ARMCPRegInfo vmsa_pmsa_cp_reginfo[] = {
2737     { .name = "DFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
2738       .access = PL1_RW, .type = ARM_CP_ALIAS,
2739       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.dfsr_s),
2740                              offsetoflow32(CPUARMState, cp15.dfsr_ns) }, },
2741     { .name = "IFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
2742       .access = PL1_RW, .resetvalue = 0,
2743       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.ifsr_s),
2744                              offsetoflow32(CPUARMState, cp15.ifsr_ns) } },
2745     { .name = "DFAR", .cp = 15, .opc1 = 0, .crn = 6, .crm = 0, .opc2 = 0,
2746       .access = PL1_RW, .resetvalue = 0,
2747       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.dfar_s),
2748                              offsetof(CPUARMState, cp15.dfar_ns) } },
2749     { .name = "FAR_EL1", .state = ARM_CP_STATE_AA64,
2750       .opc0 = 3, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 0,
2751       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.far_el[1]),
2752       .resetvalue = 0, },
2753     REGINFO_SENTINEL
2754 };
2755
2756 static const ARMCPRegInfo vmsa_cp_reginfo[] = {
2757     { .name = "ESR_EL1", .state = ARM_CP_STATE_AA64,
2758       .opc0 = 3, .crn = 5, .crm = 2, .opc1 = 0, .opc2 = 0,
2759       .access = PL1_RW,
2760       .fieldoffset = offsetof(CPUARMState, cp15.esr_el[1]), .resetvalue = 0, },
2761     { .name = "TTBR0_EL1", .state = ARM_CP_STATE_BOTH,
2762       .opc0 = 3, .opc1 = 0, .crn = 2, .crm = 0, .opc2 = 0,
2763       .access = PL1_RW, .writefn = vmsa_ttbr_write, .resetvalue = 0,
2764       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr0_s),
2765                              offsetof(CPUARMState, cp15.ttbr0_ns) } },
2766     { .name = "TTBR1_EL1", .state = ARM_CP_STATE_BOTH,
2767       .opc0 = 3, .opc1 = 0, .crn = 2, .crm = 0, .opc2 = 1,
2768       .access = PL1_RW, .writefn = vmsa_ttbr_write, .resetvalue = 0,
2769       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr1_s),
2770                              offsetof(CPUARMState, cp15.ttbr1_ns) } },
2771     { .name = "TCR_EL1", .state = ARM_CP_STATE_AA64,
2772       .opc0 = 3, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 2,
2773       .access = PL1_RW, .writefn = vmsa_tcr_el1_write,
2774       .resetfn = vmsa_ttbcr_reset, .raw_writefn = raw_write,
2775       .fieldoffset = offsetof(CPUARMState, cp15.tcr_el[1]) },
2776     { .name = "TTBCR", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 2,
2777       .access = PL1_RW, .type = ARM_CP_ALIAS, .writefn = vmsa_ttbcr_write,
2778       .raw_writefn = vmsa_ttbcr_raw_write,
2779       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tcr_el[3]),
2780                              offsetoflow32(CPUARMState, cp15.tcr_el[1])} },
2781     REGINFO_SENTINEL
2782 };
2783
2784 static void omap_ticonfig_write(CPUARMState *env, const ARMCPRegInfo *ri,
2785                                 uint64_t value)
2786 {
2787     env->cp15.c15_ticonfig = value & 0xe7;
2788     /* The OS_TYPE bit in this register changes the reported CPUID! */
2789     env->cp15.c0_cpuid = (value & (1 << 5)) ?
2790         ARM_CPUID_TI915T : ARM_CPUID_TI925T;
2791 }
2792
2793 static void omap_threadid_write(CPUARMState *env, const ARMCPRegInfo *ri,
2794                                 uint64_t value)
2795 {
2796     env->cp15.c15_threadid = value & 0xffff;
2797 }
2798
2799 static void omap_wfi_write(CPUARMState *env, const ARMCPRegInfo *ri,
2800                            uint64_t value)
2801 {
2802     /* Wait-for-interrupt (deprecated) */
2803     cpu_interrupt(CPU(arm_env_get_cpu(env)), CPU_INTERRUPT_HALT);
2804 }
2805
2806 static void omap_cachemaint_write(CPUARMState *env, const ARMCPRegInfo *ri,
2807                                   uint64_t value)
2808 {
2809     /* On OMAP there are registers indicating the max/min index of dcache lines
2810      * containing a dirty line; cache flush operations have to reset these.
2811      */
2812     env->cp15.c15_i_max = 0x000;
2813     env->cp15.c15_i_min = 0xff0;
2814 }
2815
2816 static const ARMCPRegInfo omap_cp_reginfo[] = {
2817     { .name = "DFSR", .cp = 15, .crn = 5, .crm = CP_ANY,
2818       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_OVERRIDE,
2819       .fieldoffset = offsetoflow32(CPUARMState, cp15.esr_el[1]),
2820       .resetvalue = 0, },
2821     { .name = "", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 0,
2822       .access = PL1_RW, .type = ARM_CP_NOP },
2823     { .name = "TICONFIG", .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0,
2824       .access = PL1_RW,
2825       .fieldoffset = offsetof(CPUARMState, cp15.c15_ticonfig), .resetvalue = 0,
2826       .writefn = omap_ticonfig_write },
2827     { .name = "IMAX", .cp = 15, .crn = 15, .crm = 2, .opc1 = 0, .opc2 = 0,
2828       .access = PL1_RW,
2829       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_max), .resetvalue = 0, },
2830     { .name = "IMIN", .cp = 15, .crn = 15, .crm = 3, .opc1 = 0, .opc2 = 0,
2831       .access = PL1_RW, .resetvalue = 0xff0,
2832       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_min) },
2833     { .name = "THREADID", .cp = 15, .crn = 15, .crm = 4, .opc1 = 0, .opc2 = 0,
2834       .access = PL1_RW,
2835       .fieldoffset = offsetof(CPUARMState, cp15.c15_threadid), .resetvalue = 0,
2836       .writefn = omap_threadid_write },
2837     { .name = "TI925T_STATUS", .cp = 15, .crn = 15,
2838       .crm = 8, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
2839       .type = ARM_CP_NO_RAW,
2840       .readfn = arm_cp_read_zero, .writefn = omap_wfi_write, },
2841     /* TODO: Peripheral port remap register:
2842      * On OMAP2 mcr p15, 0, rn, c15, c2, 4 sets up the interrupt controller
2843      * base address at $rn & ~0xfff and map size of 0x200 << ($rn & 0xfff),
2844      * when MMU is off.
2845      */
2846     { .name = "OMAP_CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
2847       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
2848       .type = ARM_CP_OVERRIDE | ARM_CP_NO_RAW,
2849       .writefn = omap_cachemaint_write },
2850     { .name = "C9", .cp = 15, .crn = 9,
2851       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW,
2852       .type = ARM_CP_CONST | ARM_CP_OVERRIDE, .resetvalue = 0 },
2853     REGINFO_SENTINEL
2854 };
2855
2856 static void xscale_cpar_write(CPUARMState *env, const ARMCPRegInfo *ri,
2857                               uint64_t value)
2858 {
2859     env->cp15.c15_cpar = value & 0x3fff;
2860 }
2861
2862 static const ARMCPRegInfo xscale_cp_reginfo[] = {
2863     { .name = "XSCALE_CPAR",
2864       .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
2865       .fieldoffset = offsetof(CPUARMState, cp15.c15_cpar), .resetvalue = 0,
2866       .writefn = xscale_cpar_write, },
2867     { .name = "XSCALE_AUXCR",
2868       .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 1, .access = PL1_RW,
2869       .fieldoffset = offsetof(CPUARMState, cp15.c1_xscaleauxcr),
2870       .resetvalue = 0, },
2871     /* XScale specific cache-lockdown: since we have no cache we NOP these
2872      * and hope the guest does not really rely on cache behaviour.
2873      */
2874     { .name = "XSCALE_LOCK_ICACHE_LINE",
2875       .cp = 15, .opc1 = 0, .crn = 9, .crm = 1, .opc2 = 0,
2876       .access = PL1_W, .type = ARM_CP_NOP },
2877     { .name = "XSCALE_UNLOCK_ICACHE",
2878       .cp = 15, .opc1 = 0, .crn = 9, .crm = 1, .opc2 = 1,
2879       .access = PL1_W, .type = ARM_CP_NOP },
2880     { .name = "XSCALE_DCACHE_LOCK",
2881       .cp = 15, .opc1 = 0, .crn = 9, .crm = 2, .opc2 = 0,
2882       .access = PL1_RW, .type = ARM_CP_NOP },
2883     { .name = "XSCALE_UNLOCK_DCACHE",
2884       .cp = 15, .opc1 = 0, .crn = 9, .crm = 2, .opc2 = 1,
2885       .access = PL1_W, .type = ARM_CP_NOP },
2886     REGINFO_SENTINEL
2887 };
2888
2889 static const ARMCPRegInfo dummy_c15_cp_reginfo[] = {
2890     /* RAZ/WI the whole crn=15 space, when we don't have a more specific
2891      * implementation of this implementation-defined space.
2892      * Ideally this should eventually disappear in favour of actually
2893      * implementing the correct behaviour for all cores.
2894      */
2895     { .name = "C15_IMPDEF", .cp = 15, .crn = 15,
2896       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
2897       .access = PL1_RW,
2898       .type = ARM_CP_CONST | ARM_CP_NO_RAW | ARM_CP_OVERRIDE,
2899       .resetvalue = 0 },
2900     REGINFO_SENTINEL
2901 };
2902
2903 static const ARMCPRegInfo cache_dirty_status_cp_reginfo[] = {
2904     /* Cache status: RAZ because we have no cache so it's always clean */
2905     { .name = "CDSR", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 6,
2906       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2907       .resetvalue = 0 },
2908     REGINFO_SENTINEL
2909 };
2910
2911 static const ARMCPRegInfo cache_block_ops_cp_reginfo[] = {
2912     /* We never have a a block transfer operation in progress */
2913     { .name = "BXSR", .cp = 15, .crn = 7, .crm = 12, .opc1 = 0, .opc2 = 4,
2914       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2915       .resetvalue = 0 },
2916     /* The cache ops themselves: these all NOP for QEMU */
2917     { .name = "IICR", .cp = 15, .crm = 5, .opc1 = 0,
2918       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2919     { .name = "IDCR", .cp = 15, .crm = 6, .opc1 = 0,
2920       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2921     { .name = "CDCR", .cp = 15, .crm = 12, .opc1 = 0,
2922       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2923     { .name = "PIR", .cp = 15, .crm = 12, .opc1 = 1,
2924       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2925     { .name = "PDR", .cp = 15, .crm = 12, .opc1 = 2,
2926       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2927     { .name = "CIDCR", .cp = 15, .crm = 14, .opc1 = 0,
2928       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2929     REGINFO_SENTINEL
2930 };
2931
2932 static const ARMCPRegInfo cache_test_clean_cp_reginfo[] = {
2933     /* The cache test-and-clean instructions always return (1 << 30)
2934      * to indicate that there are no dirty cache lines.
2935      */
2936     { .name = "TC_DCACHE", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 3,
2937       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2938       .resetvalue = (1 << 30) },
2939     { .name = "TCI_DCACHE", .cp = 15, .crn = 7, .crm = 14, .opc1 = 0, .opc2 = 3,
2940       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2941       .resetvalue = (1 << 30) },
2942     REGINFO_SENTINEL
2943 };
2944
2945 static const ARMCPRegInfo strongarm_cp_reginfo[] = {
2946     /* Ignore ReadBuffer accesses */
2947     { .name = "C9_READBUFFER", .cp = 15, .crn = 9,
2948       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
2949       .access = PL1_RW, .resetvalue = 0,
2950       .type = ARM_CP_CONST | ARM_CP_OVERRIDE | ARM_CP_NO_RAW },
2951     REGINFO_SENTINEL
2952 };
2953
2954 static uint64_t midr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2955 {
2956     ARMCPU *cpu = arm_env_get_cpu(env);
2957     unsigned int cur_el = arm_current_el(env);
2958     bool secure = arm_is_secure(env);
2959
2960     if (arm_feature(&cpu->env, ARM_FEATURE_EL2) && !secure && cur_el == 1) {
2961         return env->cp15.vpidr_el2;
2962     }
2963     return raw_read(env, ri);
2964 }
2965
2966 static uint64_t mpidr_read_val(CPUARMState *env)
2967 {
2968     ARMCPU *cpu = ARM_CPU(arm_env_get_cpu(env));
2969     uint64_t mpidr = cpu->mp_affinity;
2970
2971     if (arm_feature(env, ARM_FEATURE_V7MP)) {
2972         mpidr |= (1U << 31);
2973         /* Cores which are uniprocessor (non-coherent)
2974          * but still implement the MP extensions set
2975          * bit 30. (For instance, Cortex-R5).
2976          */
2977         if (cpu->mp_is_up) {
2978             mpidr |= (1u << 30);
2979         }
2980     }
2981     return mpidr;
2982 }
2983
2984 static uint64_t mpidr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2985 {
2986     unsigned int cur_el = arm_current_el(env);
2987     bool secure = arm_is_secure(env);
2988
2989     if (arm_feature(env, ARM_FEATURE_EL2) && !secure && cur_el == 1) {
2990         return env->cp15.vmpidr_el2;
2991     }
2992     return mpidr_read_val(env);
2993 }
2994
2995 static const ARMCPRegInfo mpidr_cp_reginfo[] = {
2996     { .name = "MPIDR", .state = ARM_CP_STATE_BOTH,
2997       .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 5,
2998       .access = PL1_R, .readfn = mpidr_read, .type = ARM_CP_NO_RAW },
2999     REGINFO_SENTINEL
3000 };
3001
3002 static const ARMCPRegInfo lpae_cp_reginfo[] = {
3003     /* NOP AMAIR0/1 */
3004     { .name = "AMAIR0", .state = ARM_CP_STATE_BOTH,
3005       .opc0 = 3, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 0,
3006       .access = PL1_RW, .type = ARM_CP_CONST,
3007       .resetvalue = 0 },
3008     /* AMAIR1 is mapped to AMAIR_EL1[63:32] */
3009     { .name = "AMAIR1", .cp = 15, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 1,
3010       .access = PL1_RW, .type = ARM_CP_CONST,
3011       .resetvalue = 0 },
3012     { .name = "PAR", .cp = 15, .crm = 7, .opc1 = 0,
3013       .access = PL1_RW, .type = ARM_CP_64BIT, .resetvalue = 0,
3014       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.par_s),
3015                              offsetof(CPUARMState, cp15.par_ns)} },
3016     { .name = "TTBR0", .cp = 15, .crm = 2, .opc1 = 0,
3017       .access = PL1_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS,
3018       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr0_s),
3019                              offsetof(CPUARMState, cp15.ttbr0_ns) },
3020       .writefn = vmsa_ttbr_write, },
3021     { .name = "TTBR1", .cp = 15, .crm = 2, .opc1 = 1,
3022       .access = PL1_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS,
3023       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr1_s),
3024                              offsetof(CPUARMState, cp15.ttbr1_ns) },
3025       .writefn = vmsa_ttbr_write, },
3026     REGINFO_SENTINEL
3027 };
3028
3029 static uint64_t aa64_fpcr_read(CPUARMState *env, const ARMCPRegInfo *ri)
3030 {
3031     return vfp_get_fpcr(env);
3032 }
3033
3034 static void aa64_fpcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
3035                             uint64_t value)
3036 {
3037     vfp_set_fpcr(env, value);
3038 }
3039
3040 static uint64_t aa64_fpsr_read(CPUARMState *env, const ARMCPRegInfo *ri)
3041 {
3042     return vfp_get_fpsr(env);
3043 }
3044
3045 static void aa64_fpsr_write(CPUARMState *env, const ARMCPRegInfo *ri,
3046                             uint64_t value)
3047 {
3048     vfp_set_fpsr(env, value);
3049 }
3050
3051 static CPAccessResult aa64_daif_access(CPUARMState *env, const ARMCPRegInfo *ri,
3052                                        bool isread)
3053 {
3054     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UMA)) {
3055         return CP_ACCESS_TRAP;
3056     }
3057     return CP_ACCESS_OK;
3058 }
3059
3060 static void aa64_daif_write(CPUARMState *env, const ARMCPRegInfo *ri,
3061                             uint64_t value)
3062 {
3063     env->daif = value & PSTATE_DAIF;
3064 }
3065
3066 static CPAccessResult aa64_cacheop_access(CPUARMState *env,
3067                                           const ARMCPRegInfo *ri,
3068                                           bool isread)
3069 {
3070     /* Cache invalidate/clean: NOP, but EL0 must UNDEF unless
3071      * SCTLR_EL1.UCI is set.
3072      */
3073     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UCI)) {
3074         return CP_ACCESS_TRAP;
3075     }
3076     return CP_ACCESS_OK;
3077 }
3078
3079 /* See: D4.7.2 TLB maintenance requirements and the TLB maintenance instructions
3080  * Page D4-1736 (DDI0487A.b)
3081  */
3082
3083 static void tlbi_aa64_vmalle1_write(CPUARMState *env, const ARMCPRegInfo *ri,
3084                                     uint64_t value)
3085 {
3086     CPUState *cs = ENV_GET_CPU(env);
3087
3088     if (arm_is_secure_below_el3(env)) {
3089         tlb_flush_by_mmuidx(cs,
3090                             ARMMMUIdxBit_S1SE1 |
3091                             ARMMMUIdxBit_S1SE0);
3092     } else {
3093         tlb_flush_by_mmuidx(cs,
3094                             ARMMMUIdxBit_S12NSE1 |
3095                             ARMMMUIdxBit_S12NSE0);
3096     }
3097 }
3098
3099 static void tlbi_aa64_vmalle1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3100                                       uint64_t value)
3101 {
3102     CPUState *cs = ENV_GET_CPU(env);
3103     bool sec = arm_is_secure_below_el3(env);
3104
3105     if (sec) {
3106         tlb_flush_by_mmuidx_all_cpus_synced(cs,
3107                                             ARMMMUIdxBit_S1SE1 |
3108                                             ARMMMUIdxBit_S1SE0);
3109     } else {
3110         tlb_flush_by_mmuidx_all_cpus_synced(cs,
3111                                             ARMMMUIdxBit_S12NSE1 |
3112                                             ARMMMUIdxBit_S12NSE0);
3113     }
3114 }
3115
3116 static void tlbi_aa64_alle1_write(CPUARMState *env, const ARMCPRegInfo *ri,
3117                                   uint64_t value)
3118 {
3119     /* Note that the 'ALL' scope must invalidate both stage 1 and
3120      * stage 2 translations, whereas most other scopes only invalidate
3121      * stage 1 translations.
3122      */
3123     ARMCPU *cpu = arm_env_get_cpu(env);
3124     CPUState *cs = CPU(cpu);
3125
3126     if (arm_is_secure_below_el3(env)) {
3127         tlb_flush_by_mmuidx(cs,
3128                             ARMMMUIdxBit_S1SE1 |
3129                             ARMMMUIdxBit_S1SE0);
3130     } else {
3131         if (arm_feature(env, ARM_FEATURE_EL2)) {
3132             tlb_flush_by_mmuidx(cs,
3133                                 ARMMMUIdxBit_S12NSE1 |
3134                                 ARMMMUIdxBit_S12NSE0 |
3135                                 ARMMMUIdxBit_S2NS);
3136         } else {
3137             tlb_flush_by_mmuidx(cs,
3138                                 ARMMMUIdxBit_S12NSE1 |
3139                                 ARMMMUIdxBit_S12NSE0);
3140         }
3141     }
3142 }
3143
3144 static void tlbi_aa64_alle2_write(CPUARMState *env, const ARMCPRegInfo *ri,
3145                                   uint64_t value)
3146 {
3147     ARMCPU *cpu = arm_env_get_cpu(env);
3148     CPUState *cs = CPU(cpu);
3149
3150     tlb_flush_by_mmuidx(cs, ARMMMUIdxBit_S1E2);
3151 }
3152
3153 static void tlbi_aa64_alle3_write(CPUARMState *env, const ARMCPRegInfo *ri,
3154                                   uint64_t value)
3155 {
3156     ARMCPU *cpu = arm_env_get_cpu(env);
3157     CPUState *cs = CPU(cpu);
3158
3159     tlb_flush_by_mmuidx(cs, ARMMMUIdxBit_S1E3);
3160 }
3161
3162 static void tlbi_aa64_alle1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3163                                     uint64_t value)
3164 {
3165     /* Note that the 'ALL' scope must invalidate both stage 1 and
3166      * stage 2 translations, whereas most other scopes only invalidate
3167      * stage 1 translations.
3168      */
3169     CPUState *cs = ENV_GET_CPU(env);
3170     bool sec = arm_is_secure_below_el3(env);
3171     bool has_el2 = arm_feature(env, ARM_FEATURE_EL2);
3172
3173     if (sec) {
3174         tlb_flush_by_mmuidx_all_cpus_synced(cs,
3175                                             ARMMMUIdxBit_S1SE1 |
3176                                             ARMMMUIdxBit_S1SE0);
3177     } else if (has_el2) {
3178         tlb_flush_by_mmuidx_all_cpus_synced(cs,
3179                                             ARMMMUIdxBit_S12NSE1 |
3180                                             ARMMMUIdxBit_S12NSE0 |
3181                                             ARMMMUIdxBit_S2NS);
3182     } else {
3183           tlb_flush_by_mmuidx_all_cpus_synced(cs,
3184                                               ARMMMUIdxBit_S12NSE1 |
3185                                               ARMMMUIdxBit_S12NSE0);
3186     }
3187 }
3188
3189 static void tlbi_aa64_alle2is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3190                                     uint64_t value)
3191 {
3192     CPUState *cs = ENV_GET_CPU(env);
3193
3194     tlb_flush_by_mmuidx_all_cpus_synced(cs, ARMMMUIdxBit_S1E2);
3195 }
3196
3197 static void tlbi_aa64_alle3is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3198                                     uint64_t value)
3199 {
3200     CPUState *cs = ENV_GET_CPU(env);
3201
3202     tlb_flush_by_mmuidx_all_cpus_synced(cs, ARMMMUIdxBit_S1E3);
3203 }
3204
3205 static void tlbi_aa64_vae1_write(CPUARMState *env, const ARMCPRegInfo *ri,
3206                                  uint64_t value)
3207 {
3208     /* Invalidate by VA, EL1&0 (AArch64 version).
3209      * Currently handles all of VAE1, VAAE1, VAALE1 and VALE1,
3210      * since we don't support flush-for-specific-ASID-only or
3211      * flush-last-level-only.
3212      */
3213     ARMCPU *cpu = arm_env_get_cpu(env);
3214     CPUState *cs = CPU(cpu);
3215     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3216
3217     if (arm_is_secure_below_el3(env)) {
3218         tlb_flush_page_by_mmuidx(cs, pageaddr,
3219                                  ARMMMUIdxBit_S1SE1 |
3220                                  ARMMMUIdxBit_S1SE0);
3221     } else {
3222         tlb_flush_page_by_mmuidx(cs, pageaddr,
3223                                  ARMMMUIdxBit_S12NSE1 |
3224                                  ARMMMUIdxBit_S12NSE0);
3225     }
3226 }
3227
3228 static void tlbi_aa64_vae2_write(CPUARMState *env, const ARMCPRegInfo *ri,
3229                                  uint64_t value)
3230 {
3231     /* Invalidate by VA, EL2
3232      * Currently handles both VAE2 and VALE2, since we don't support
3233      * flush-last-level-only.
3234      */
3235     ARMCPU *cpu = arm_env_get_cpu(env);
3236     CPUState *cs = CPU(cpu);
3237     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3238
3239     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S1E2);
3240 }
3241
3242 static void tlbi_aa64_vae3_write(CPUARMState *env, const ARMCPRegInfo *ri,
3243                                  uint64_t value)
3244 {
3245     /* Invalidate by VA, EL3
3246      * Currently handles both VAE3 and VALE3, since we don't support
3247      * flush-last-level-only.
3248      */
3249     ARMCPU *cpu = arm_env_get_cpu(env);
3250     CPUState *cs = CPU(cpu);
3251     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3252
3253     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S1E3);
3254 }
3255
3256 static void tlbi_aa64_vae1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3257                                    uint64_t value)
3258 {
3259     ARMCPU *cpu = arm_env_get_cpu(env);
3260     CPUState *cs = CPU(cpu);
3261     bool sec = arm_is_secure_below_el3(env);
3262     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3263
3264     if (sec) {
3265         tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3266                                                  ARMMMUIdxBit_S1SE1 |
3267                                                  ARMMMUIdxBit_S1SE0);
3268     } else {
3269         tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3270                                                  ARMMMUIdxBit_S12NSE1 |
3271                                                  ARMMMUIdxBit_S12NSE0);
3272     }
3273 }
3274
3275 static void tlbi_aa64_vae2is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3276                                    uint64_t value)
3277 {
3278     CPUState *cs = ENV_GET_CPU(env);
3279     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3280
3281     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3282                                              ARMMMUIdxBit_S1E2);
3283 }
3284
3285 static void tlbi_aa64_vae3is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3286                                    uint64_t value)
3287 {
3288     CPUState *cs = ENV_GET_CPU(env);
3289     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3290
3291     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3292                                              ARMMMUIdxBit_S1E3);
3293 }
3294
3295 static void tlbi_aa64_ipas2e1_write(CPUARMState *env, const ARMCPRegInfo *ri,
3296                                     uint64_t value)
3297 {
3298     /* Invalidate by IPA. This has to invalidate any structures that
3299      * contain only stage 2 translation information, but does not need
3300      * to apply to structures that contain combined stage 1 and stage 2
3301      * translation information.
3302      * This must NOP if EL2 isn't implemented or SCR_EL3.NS is zero.
3303      */
3304     ARMCPU *cpu = arm_env_get_cpu(env);
3305     CPUState *cs = CPU(cpu);
3306     uint64_t pageaddr;
3307
3308     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
3309         return;
3310     }
3311
3312     pageaddr = sextract64(value << 12, 0, 48);
3313
3314     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S2NS);
3315 }
3316
3317 static void tlbi_aa64_ipas2e1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3318                                       uint64_t value)
3319 {
3320     CPUState *cs = ENV_GET_CPU(env);
3321     uint64_t pageaddr;
3322
3323     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
3324         return;
3325     }
3326
3327     pageaddr = sextract64(value << 12, 0, 48);
3328
3329     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3330                                              ARMMMUIdxBit_S2NS);
3331 }
3332
3333 static CPAccessResult aa64_zva_access(CPUARMState *env, const ARMCPRegInfo *ri,
3334                                       bool isread)
3335 {
3336     /* We don't implement EL2, so the only control on DC ZVA is the
3337      * bit in the SCTLR which can prohibit access for EL0.
3338      */
3339     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_DZE)) {
3340         return CP_ACCESS_TRAP;
3341     }
3342     return CP_ACCESS_OK;
3343 }
3344
3345 static uint64_t aa64_dczid_read(CPUARMState *env, const ARMCPRegInfo *ri)
3346 {
3347     ARMCPU *cpu = arm_env_get_cpu(env);
3348     int dzp_bit = 1 << 4;
3349
3350     /* DZP indicates whether DC ZVA access is allowed */
3351     if (aa64_zva_access(env, NULL, false) == CP_ACCESS_OK) {
3352         dzp_bit = 0;
3353     }
3354     return cpu->dcz_blocksize | dzp_bit;
3355 }
3356
3357 static CPAccessResult sp_el0_access(CPUARMState *env, const ARMCPRegInfo *ri,
3358                                     bool isread)
3359 {
3360     if (!(env->pstate & PSTATE_SP)) {
3361         /* Access to SP_EL0 is undefined if it's being used as
3362          * the stack pointer.
3363          */
3364         return CP_ACCESS_TRAP_UNCATEGORIZED;
3365     }
3366     return CP_ACCESS_OK;
3367 }
3368
3369 static uint64_t spsel_read(CPUARMState *env, const ARMCPRegInfo *ri)
3370 {
3371     return env->pstate & PSTATE_SP;
3372 }
3373
3374 static void spsel_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t val)
3375 {
3376     update_spsel(env, val);
3377 }
3378
3379 static void sctlr_write(CPUARMState *env, const ARMCPRegInfo *ri,
3380                         uint64_t value)
3381 {
3382     ARMCPU *cpu = arm_env_get_cpu(env);
3383
3384     if (raw_read(env, ri) == value) {
3385         /* Skip the TLB flush if nothing actually changed; Linux likes
3386          * to do a lot of pointless SCTLR writes.
3387          */
3388         return;
3389     }
3390
3391     if (arm_feature(env, ARM_FEATURE_PMSA) && !cpu->has_mpu) {
3392         /* M bit is RAZ/WI for PMSA with no MPU implemented */
3393         value &= ~SCTLR_M;
3394     }
3395
3396     raw_write(env, ri, value);
3397     /* ??? Lots of these bits are not implemented.  */
3398     /* This may enable/disable the MMU, so do a TLB flush.  */
3399     tlb_flush(CPU(cpu));
3400 }
3401
3402 static CPAccessResult fpexc32_access(CPUARMState *env, const ARMCPRegInfo *ri,
3403                                      bool isread)
3404 {
3405     if ((env->cp15.cptr_el[2] & CPTR_TFP) && arm_current_el(env) == 2) {
3406         return CP_ACCESS_TRAP_FP_EL2;
3407     }
3408     if (env->cp15.cptr_el[3] & CPTR_TFP) {
3409         return CP_ACCESS_TRAP_FP_EL3;
3410     }
3411     return CP_ACCESS_OK;
3412 }
3413
3414 static void sdcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
3415                        uint64_t value)
3416 {
3417     env->cp15.mdcr_el3 = value & SDCR_VALID_MASK;
3418 }
3419
3420 static const ARMCPRegInfo v8_cp_reginfo[] = {
3421     /* Minimal set of EL0-visible registers. This will need to be expanded
3422      * significantly for system emulation of AArch64 CPUs.
3423      */
3424     { .name = "NZCV", .state = ARM_CP_STATE_AA64,
3425       .opc0 = 3, .opc1 = 3, .opc2 = 0, .crn = 4, .crm = 2,
3426       .access = PL0_RW, .type = ARM_CP_NZCV },
3427     { .name = "DAIF", .state = ARM_CP_STATE_AA64,
3428       .opc0 = 3, .opc1 = 3, .opc2 = 1, .crn = 4, .crm = 2,
3429       .type = ARM_CP_NO_RAW,
3430       .access = PL0_RW, .accessfn = aa64_daif_access,
3431       .fieldoffset = offsetof(CPUARMState, daif),
3432       .writefn = aa64_daif_write, .resetfn = arm_cp_reset_ignore },
3433     { .name = "FPCR", .state = ARM_CP_STATE_AA64,
3434       .opc0 = 3, .opc1 = 3, .opc2 = 0, .crn = 4, .crm = 4,
3435       .access = PL0_RW, .type = ARM_CP_FPU | ARM_CP_SUPPRESS_TB_END,
3436       .readfn = aa64_fpcr_read, .writefn = aa64_fpcr_write },
3437     { .name = "FPSR", .state = ARM_CP_STATE_AA64,
3438       .opc0 = 3, .opc1 = 3, .opc2 = 1, .crn = 4, .crm = 4,
3439       .access = PL0_RW, .type = ARM_CP_FPU | ARM_CP_SUPPRESS_TB_END,
3440       .readfn = aa64_fpsr_read, .writefn = aa64_fpsr_write },
3441     { .name = "DCZID_EL0", .state = ARM_CP_STATE_AA64,
3442       .opc0 = 3, .opc1 = 3, .opc2 = 7, .crn = 0, .crm = 0,
3443       .access = PL0_R, .type = ARM_CP_NO_RAW,
3444       .readfn = aa64_dczid_read },
3445     { .name = "DC_ZVA", .state = ARM_CP_STATE_AA64,
3446       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 4, .opc2 = 1,
3447       .access = PL0_W, .type = ARM_CP_DC_ZVA,
3448 #ifndef CONFIG_USER_ONLY
3449       /* Avoid overhead of an access check that always passes in user-mode */
3450       .accessfn = aa64_zva_access,
3451 #endif
3452     },
3453     { .name = "CURRENTEL", .state = ARM_CP_STATE_AA64,
3454       .opc0 = 3, .opc1 = 0, .opc2 = 2, .crn = 4, .crm = 2,
3455       .access = PL1_R, .type = ARM_CP_CURRENTEL },
3456     /* Cache ops: all NOPs since we don't emulate caches */
3457     { .name = "IC_IALLUIS", .state = ARM_CP_STATE_AA64,
3458       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 1, .opc2 = 0,
3459       .access = PL1_W, .type = ARM_CP_NOP },
3460     { .name = "IC_IALLU", .state = ARM_CP_STATE_AA64,
3461       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 0,
3462       .access = PL1_W, .type = ARM_CP_NOP },
3463     { .name = "IC_IVAU", .state = ARM_CP_STATE_AA64,
3464       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 5, .opc2 = 1,
3465       .access = PL0_W, .type = ARM_CP_NOP,
3466       .accessfn = aa64_cacheop_access },
3467     { .name = "DC_IVAC", .state = ARM_CP_STATE_AA64,
3468       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 1,
3469       .access = PL1_W, .type = ARM_CP_NOP },
3470     { .name = "DC_ISW", .state = ARM_CP_STATE_AA64,
3471       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 2,
3472       .access = PL1_W, .type = ARM_CP_NOP },
3473     { .name = "DC_CVAC", .state = ARM_CP_STATE_AA64,
3474       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 10, .opc2 = 1,
3475       .access = PL0_W, .type = ARM_CP_NOP,
3476       .accessfn = aa64_cacheop_access },
3477     { .name = "DC_CSW", .state = ARM_CP_STATE_AA64,
3478       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 10, .opc2 = 2,
3479       .access = PL1_W, .type = ARM_CP_NOP },
3480     { .name = "DC_CVAU", .state = ARM_CP_STATE_AA64,
3481       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 11, .opc2 = 1,
3482       .access = PL0_W, .type = ARM_CP_NOP,
3483       .accessfn = aa64_cacheop_access },
3484     { .name = "DC_CIVAC", .state = ARM_CP_STATE_AA64,
3485       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 14, .opc2 = 1,
3486       .access = PL0_W, .type = ARM_CP_NOP,
3487       .accessfn = aa64_cacheop_access },
3488     { .name = "DC_CISW", .state = ARM_CP_STATE_AA64,
3489       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 14, .opc2 = 2,
3490       .access = PL1_W, .type = ARM_CP_NOP },
3491     /* TLBI operations */
3492     { .name = "TLBI_VMALLE1IS", .state = ARM_CP_STATE_AA64,
3493       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 0,
3494       .access = PL1_W, .type = ARM_CP_NO_RAW,
3495       .writefn = tlbi_aa64_vmalle1is_write },
3496     { .name = "TLBI_VAE1IS", .state = ARM_CP_STATE_AA64,
3497       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 1,
3498       .access = PL1_W, .type = ARM_CP_NO_RAW,
3499       .writefn = tlbi_aa64_vae1is_write },
3500     { .name = "TLBI_ASIDE1IS", .state = ARM_CP_STATE_AA64,
3501       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 2,
3502       .access = PL1_W, .type = ARM_CP_NO_RAW,
3503       .writefn = tlbi_aa64_vmalle1is_write },
3504     { .name = "TLBI_VAAE1IS", .state = ARM_CP_STATE_AA64,
3505       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 3,
3506       .access = PL1_W, .type = ARM_CP_NO_RAW,
3507       .writefn = tlbi_aa64_vae1is_write },
3508     { .name = "TLBI_VALE1IS", .state = ARM_CP_STATE_AA64,
3509       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 5,
3510       .access = PL1_W, .type = ARM_CP_NO_RAW,
3511       .writefn = tlbi_aa64_vae1is_write },
3512     { .name = "TLBI_VAALE1IS", .state = ARM_CP_STATE_AA64,
3513       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 7,
3514       .access = PL1_W, .type = ARM_CP_NO_RAW,
3515       .writefn = tlbi_aa64_vae1is_write },
3516     { .name = "TLBI_VMALLE1", .state = ARM_CP_STATE_AA64,
3517       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 0,
3518       .access = PL1_W, .type = ARM_CP_NO_RAW,
3519       .writefn = tlbi_aa64_vmalle1_write },
3520     { .name = "TLBI_VAE1", .state = ARM_CP_STATE_AA64,
3521       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 1,
3522       .access = PL1_W, .type = ARM_CP_NO_RAW,
3523       .writefn = tlbi_aa64_vae1_write },
3524     { .name = "TLBI_ASIDE1", .state = ARM_CP_STATE_AA64,
3525       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 2,
3526       .access = PL1_W, .type = ARM_CP_NO_RAW,
3527       .writefn = tlbi_aa64_vmalle1_write },
3528     { .name = "TLBI_VAAE1", .state = ARM_CP_STATE_AA64,
3529       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 3,
3530       .access = PL1_W, .type = ARM_CP_NO_RAW,
3531       .writefn = tlbi_aa64_vae1_write },
3532     { .name = "TLBI_VALE1", .state = ARM_CP_STATE_AA64,
3533       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 5,
3534       .access = PL1_W, .type = ARM_CP_NO_RAW,
3535       .writefn = tlbi_aa64_vae1_write },
3536     { .name = "TLBI_VAALE1", .state = ARM_CP_STATE_AA64,
3537       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 7,
3538       .access = PL1_W, .type = ARM_CP_NO_RAW,
3539       .writefn = tlbi_aa64_vae1_write },
3540     { .name = "TLBI_IPAS2E1IS", .state = ARM_CP_STATE_AA64,
3541       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 1,
3542       .access = PL2_W, .type = ARM_CP_NO_RAW,
3543       .writefn = tlbi_aa64_ipas2e1is_write },
3544     { .name = "TLBI_IPAS2LE1IS", .state = ARM_CP_STATE_AA64,
3545       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 5,
3546       .access = PL2_W, .type = ARM_CP_NO_RAW,
3547       .writefn = tlbi_aa64_ipas2e1is_write },
3548     { .name = "TLBI_ALLE1IS", .state = ARM_CP_STATE_AA64,
3549       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 4,
3550       .access = PL2_W, .type = ARM_CP_NO_RAW,
3551       .writefn = tlbi_aa64_alle1is_write },
3552     { .name = "TLBI_VMALLS12E1IS", .state = ARM_CP_STATE_AA64,
3553       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 6,
3554       .access = PL2_W, .type = ARM_CP_NO_RAW,
3555       .writefn = tlbi_aa64_alle1is_write },
3556     { .name = "TLBI_IPAS2E1", .state = ARM_CP_STATE_AA64,
3557       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 1,
3558       .access = PL2_W, .type = ARM_CP_NO_RAW,
3559       .writefn = tlbi_aa64_ipas2e1_write },
3560     { .name = "TLBI_IPAS2LE1", .state = ARM_CP_STATE_AA64,
3561       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 5,
3562       .access = PL2_W, .type = ARM_CP_NO_RAW,
3563       .writefn = tlbi_aa64_ipas2e1_write },
3564     { .name = "TLBI_ALLE1", .state = ARM_CP_STATE_AA64,
3565       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 4,
3566       .access = PL2_W, .type = ARM_CP_NO_RAW,
3567       .writefn = tlbi_aa64_alle1_write },
3568     { .name = "TLBI_VMALLS12E1", .state = ARM_CP_STATE_AA64,
3569       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 6,
3570       .access = PL2_W, .type = ARM_CP_NO_RAW,
3571       .writefn = tlbi_aa64_alle1is_write },
3572 #ifndef CONFIG_USER_ONLY
3573     /* 64 bit address translation operations */
3574     { .name = "AT_S1E1R", .state = ARM_CP_STATE_AA64,
3575       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 0,
3576       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3577     { .name = "AT_S1E1W", .state = ARM_CP_STATE_AA64,
3578       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 1,
3579       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3580     { .name = "AT_S1E0R", .state = ARM_CP_STATE_AA64,
3581       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 2,
3582       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3583     { .name = "AT_S1E0W", .state = ARM_CP_STATE_AA64,
3584       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 3,
3585       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3586     { .name = "AT_S12E1R", .state = ARM_CP_STATE_AA64,
3587       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 4,
3588       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3589     { .name = "AT_S12E1W", .state = ARM_CP_STATE_AA64,
3590       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 5,
3591       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3592     { .name = "AT_S12E0R", .state = ARM_CP_STATE_AA64,
3593       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 6,
3594       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3595     { .name = "AT_S12E0W", .state = ARM_CP_STATE_AA64,
3596       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 7,
3597       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3598     /* AT S1E2* are elsewhere as they UNDEF from EL3 if EL2 is not present */
3599     { .name = "AT_S1E3R", .state = ARM_CP_STATE_AA64,
3600       .opc0 = 1, .opc1 = 6, .crn = 7, .crm = 8, .opc2 = 0,
3601       .access = PL3_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3602     { .name = "AT_S1E3W", .state = ARM_CP_STATE_AA64,
3603       .opc0 = 1, .opc1 = 6, .crn = 7, .crm = 8, .opc2 = 1,
3604       .access = PL3_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3605     { .name = "PAR_EL1", .state = ARM_CP_STATE_AA64,
3606       .type = ARM_CP_ALIAS,
3607       .opc0 = 3, .opc1 = 0, .crn = 7, .crm = 4, .opc2 = 0,
3608       .access = PL1_RW, .resetvalue = 0,
3609       .fieldoffset = offsetof(CPUARMState, cp15.par_el[1]),
3610       .writefn = par_write },
3611 #endif
3612     /* TLB invalidate last level of translation table walk */
3613     { .name = "TLBIMVALIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 5,
3614       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_is_write },
3615     { .name = "TLBIMVAALIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 7,
3616       .type = ARM_CP_NO_RAW, .access = PL1_W,
3617       .writefn = tlbimvaa_is_write },
3618     { .name = "TLBIMVAL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 5,
3619       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
3620     { .name = "TLBIMVAAL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 7,
3621       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimvaa_write },
3622     { .name = "TLBIMVALH", .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 5,
3623       .type = ARM_CP_NO_RAW, .access = PL2_W,
3624       .writefn = tlbimva_hyp_write },
3625     { .name = "TLBIMVALHIS",
3626       .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 5,
3627       .type = ARM_CP_NO_RAW, .access = PL2_W,
3628       .writefn = tlbimva_hyp_is_write },
3629     { .name = "TLBIIPAS2",
3630       .cp = 15, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 1,
3631       .type = ARM_CP_NO_RAW, .access = PL2_W,
3632       .writefn = tlbiipas2_write },
3633     { .name = "TLBIIPAS2IS",
3634       .cp = 15, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 1,
3635       .type = ARM_CP_NO_RAW, .access = PL2_W,
3636       .writefn = tlbiipas2_is_write },
3637     { .name = "TLBIIPAS2L",
3638       .cp = 15, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 5,
3639       .type = ARM_CP_NO_RAW, .access = PL2_W,
3640       .writefn = tlbiipas2_write },
3641     { .name = "TLBIIPAS2LIS",
3642       .cp = 15, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 5,
3643       .type = ARM_CP_NO_RAW, .access = PL2_W,
3644       .writefn = tlbiipas2_is_write },
3645     /* 32 bit cache operations */
3646     { .name = "ICIALLUIS", .cp = 15, .opc1 = 0, .crn = 7, .crm = 1, .opc2 = 0,
3647       .type = ARM_CP_NOP, .access = PL1_W },
3648     { .name = "BPIALLUIS", .cp = 15, .opc1 = 0, .crn = 7, .crm = 1, .opc2 = 6,
3649       .type = ARM_CP_NOP, .access = PL1_W },
3650     { .name = "ICIALLU", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 0,
3651       .type = ARM_CP_NOP, .access = PL1_W },
3652     { .name = "ICIMVAU", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 1,
3653       .type = ARM_CP_NOP, .access = PL1_W },
3654     { .name = "BPIALL", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 6,
3655       .type = ARM_CP_NOP, .access = PL1_W },
3656     { .name = "BPIMVA", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 7,
3657       .type = ARM_CP_NOP, .access = PL1_W },
3658     { .name = "DCIMVAC", .cp = 15, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 1,
3659       .type = ARM_CP_NOP, .access = PL1_W },
3660     { .name = "DCISW", .cp = 15, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 2,
3661       .type = ARM_CP_NOP, .access = PL1_W },
3662     { .name = "DCCMVAC", .cp = 15, .opc1 = 0, .crn = 7, .crm = 10, .opc2 = 1,
3663       .type = ARM_CP_NOP, .access = PL1_W },
3664     { .name = "DCCSW", .cp = 15, .opc1 = 0, .crn = 7, .crm = 10, .opc2 = 2,
3665       .type = ARM_CP_NOP, .access = PL1_W },
3666     { .name = "DCCMVAU", .cp = 15, .opc1 = 0, .crn = 7, .crm = 11, .opc2 = 1,
3667       .type = ARM_CP_NOP, .access = PL1_W },
3668     { .name = "DCCIMVAC", .cp = 15, .opc1 = 0, .crn = 7, .crm = 14, .opc2 = 1,
3669       .type = ARM_CP_NOP, .access = PL1_W },
3670     { .name = "DCCISW", .cp = 15, .opc1 = 0, .crn = 7, .crm = 14, .opc2 = 2,
3671       .type = ARM_CP_NOP, .access = PL1_W },
3672     /* MMU Domain access control / MPU write buffer control */
3673     { .name = "DACR", .cp = 15, .opc1 = 0, .crn = 3, .crm = 0, .opc2 = 0,
3674       .access = PL1_RW, .resetvalue = 0,
3675       .writefn = dacr_write, .raw_writefn = raw_write,
3676       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.dacr_s),
3677                              offsetoflow32(CPUARMState, cp15.dacr_ns) } },
3678     { .name = "ELR_EL1", .state = ARM_CP_STATE_AA64,
3679       .type = ARM_CP_ALIAS,
3680       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 0, .opc2 = 1,
3681       .access = PL1_RW,
3682       .fieldoffset = offsetof(CPUARMState, elr_el[1]) },
3683     { .name = "SPSR_EL1", .state = ARM_CP_STATE_AA64,
3684       .type = ARM_CP_ALIAS,
3685       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 0, .opc2 = 0,
3686       .access = PL1_RW,
3687       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_SVC]) },
3688     /* We rely on the access checks not allowing the guest to write to the
3689      * state field when SPSel indicates that it's being used as the stack
3690      * pointer.
3691      */
3692     { .name = "SP_EL0", .state = ARM_CP_STATE_AA64,
3693       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 1, .opc2 = 0,
3694       .access = PL1_RW, .accessfn = sp_el0_access,
3695       .type = ARM_CP_ALIAS,
3696       .fieldoffset = offsetof(CPUARMState, sp_el[0]) },
3697     { .name = "SP_EL1", .state = ARM_CP_STATE_AA64,
3698       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 1, .opc2 = 0,
3699       .access = PL2_RW, .type = ARM_CP_ALIAS,
3700       .fieldoffset = offsetof(CPUARMState, sp_el[1]) },
3701     { .name = "SPSel", .state = ARM_CP_STATE_AA64,
3702       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 2, .opc2 = 0,
3703       .type = ARM_CP_NO_RAW,
3704       .access = PL1_RW, .readfn = spsel_read, .writefn = spsel_write },
3705     { .name = "FPEXC32_EL2", .state = ARM_CP_STATE_AA64,
3706       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 3, .opc2 = 0,
3707       .type = ARM_CP_ALIAS,
3708       .fieldoffset = offsetof(CPUARMState, vfp.xregs[ARM_VFP_FPEXC]),
3709       .access = PL2_RW, .accessfn = fpexc32_access },
3710     { .name = "DACR32_EL2", .state = ARM_CP_STATE_AA64,
3711       .opc0 = 3, .opc1 = 4, .crn = 3, .crm = 0, .opc2 = 0,
3712       .access = PL2_RW, .resetvalue = 0,
3713       .writefn = dacr_write, .raw_writefn = raw_write,
3714       .fieldoffset = offsetof(CPUARMState, cp15.dacr32_el2) },
3715     { .name = "IFSR32_EL2", .state = ARM_CP_STATE_AA64,
3716       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 0, .opc2 = 1,
3717       .access = PL2_RW, .resetvalue = 0,
3718       .fieldoffset = offsetof(CPUARMState, cp15.ifsr32_el2) },
3719     { .name = "SPSR_IRQ", .state = ARM_CP_STATE_AA64,
3720       .type = ARM_CP_ALIAS,
3721       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 0,
3722       .access = PL2_RW,
3723       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_IRQ]) },
3724     { .name = "SPSR_ABT", .state = ARM_CP_STATE_AA64,
3725       .type = ARM_CP_ALIAS,
3726       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 1,
3727       .access = PL2_RW,
3728       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_ABT]) },
3729     { .name = "SPSR_UND", .state = ARM_CP_STATE_AA64,
3730       .type = ARM_CP_ALIAS,
3731       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 2,
3732       .access = PL2_RW,
3733       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_UND]) },
3734     { .name = "SPSR_FIQ", .state = ARM_CP_STATE_AA64,
3735       .type = ARM_CP_ALIAS,
3736       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 3,
3737       .access = PL2_RW,
3738       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_FIQ]) },
3739     { .name = "MDCR_EL3", .state = ARM_CP_STATE_AA64,
3740       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 3, .opc2 = 1,
3741       .resetvalue = 0,
3742       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.mdcr_el3) },
3743     { .name = "SDCR", .type = ARM_CP_ALIAS,
3744       .cp = 15, .opc1 = 0, .crn = 1, .crm = 3, .opc2 = 1,
3745       .access = PL1_RW, .accessfn = access_trap_aa32s_el1,
3746       .writefn = sdcr_write,
3747       .fieldoffset = offsetoflow32(CPUARMState, cp15.mdcr_el3) },
3748     REGINFO_SENTINEL
3749 };
3750
3751 /* Used to describe the behaviour of EL2 regs when EL2 does not exist.  */
3752 static const ARMCPRegInfo el3_no_el2_cp_reginfo[] = {
3753     { .name = "VBAR_EL2", .state = ARM_CP_STATE_BOTH,
3754       .opc0 = 3, .opc1 = 4, .crn = 12, .crm = 0, .opc2 = 0,
3755       .access = PL2_RW,
3756       .readfn = arm_cp_read_zero, .writefn = arm_cp_write_ignore },
3757     { .name = "HCR_EL2", .state = ARM_CP_STATE_BOTH,
3758       .type = ARM_CP_NO_RAW,
3759       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 0,
3760       .access = PL2_RW,
3761       .type = ARM_CP_CONST, .resetvalue = 0 },
3762     { .name = "ESR_EL2", .state = ARM_CP_STATE_BOTH,
3763       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 2, .opc2 = 0,
3764       .access = PL2_RW,
3765       .type = ARM_CP_CONST, .resetvalue = 0 },
3766     { .name = "CPTR_EL2", .state = ARM_CP_STATE_BOTH,
3767       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 2,
3768       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3769     { .name = "MAIR_EL2", .state = ARM_CP_STATE_BOTH,
3770       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 0,
3771       .access = PL2_RW, .type = ARM_CP_CONST,
3772       .resetvalue = 0 },
3773     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3774       .cp = 15, .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 1,
3775       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3776     { .name = "AMAIR_EL2", .state = ARM_CP_STATE_BOTH,
3777       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 0,
3778       .access = PL2_RW, .type = ARM_CP_CONST,
3779       .resetvalue = 0 },
3780     { .name = "HAMAIR1", .state = ARM_CP_STATE_AA32,
3781       .cp = 15, .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 1,
3782       .access = PL2_RW, .type = ARM_CP_CONST,
3783       .resetvalue = 0 },
3784     { .name = "AFSR0_EL2", .state = ARM_CP_STATE_BOTH,
3785       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 0,
3786       .access = PL2_RW, .type = ARM_CP_CONST,
3787       .resetvalue = 0 },
3788     { .name = "AFSR1_EL2", .state = ARM_CP_STATE_BOTH,
3789       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 1,
3790       .access = PL2_RW, .type = ARM_CP_CONST,
3791       .resetvalue = 0 },
3792     { .name = "TCR_EL2", .state = ARM_CP_STATE_BOTH,
3793       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 2,
3794       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3795     { .name = "VTCR_EL2", .state = ARM_CP_STATE_BOTH,
3796       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 2,
3797       .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
3798       .type = ARM_CP_CONST, .resetvalue = 0 },
3799     { .name = "VTTBR", .state = ARM_CP_STATE_AA32,
3800       .cp = 15, .opc1 = 6, .crm = 2,
3801       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3802       .type = ARM_CP_CONST | ARM_CP_64BIT, .resetvalue = 0 },
3803     { .name = "VTTBR_EL2", .state = ARM_CP_STATE_AA64,
3804       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 0,
3805       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3806     { .name = "SCTLR_EL2", .state = ARM_CP_STATE_BOTH,
3807       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 0,
3808       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3809     { .name = "TPIDR_EL2", .state = ARM_CP_STATE_BOTH,
3810       .opc0 = 3, .opc1 = 4, .crn = 13, .crm = 0, .opc2 = 2,
3811       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3812     { .name = "TTBR0_EL2", .state = ARM_CP_STATE_AA64,
3813       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 0,
3814       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3815     { .name = "HTTBR", .cp = 15, .opc1 = 4, .crm = 2,
3816       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_CONST,
3817       .resetvalue = 0 },
3818     { .name = "CNTHCTL_EL2", .state = ARM_CP_STATE_BOTH,
3819       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 1, .opc2 = 0,
3820       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3821     { .name = "CNTVOFF_EL2", .state = ARM_CP_STATE_AA64,
3822       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 0, .opc2 = 3,
3823       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3824     { .name = "CNTVOFF", .cp = 15, .opc1 = 4, .crm = 14,
3825       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_CONST,
3826       .resetvalue = 0 },
3827     { .name = "CNTHP_CVAL_EL2", .state = ARM_CP_STATE_AA64,
3828       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 2,
3829       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3830     { .name = "CNTHP_CVAL", .cp = 15, .opc1 = 6, .crm = 14,
3831       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_CONST,
3832       .resetvalue = 0 },
3833     { .name = "CNTHP_TVAL_EL2", .state = ARM_CP_STATE_BOTH,
3834       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 0,
3835       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3836     { .name = "CNTHP_CTL_EL2", .state = ARM_CP_STATE_BOTH,
3837       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 1,
3838       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3839     { .name = "MDCR_EL2", .state = ARM_CP_STATE_BOTH,
3840       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 1,
3841       .access = PL2_RW, .accessfn = access_tda,
3842       .type = ARM_CP_CONST, .resetvalue = 0 },
3843     { .name = "HPFAR_EL2", .state = ARM_CP_STATE_BOTH,
3844       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 4,
3845       .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
3846       .type = ARM_CP_CONST, .resetvalue = 0 },
3847     { .name = "HSTR_EL2", .state = ARM_CP_STATE_BOTH,
3848       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 3,
3849       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3850     { .name = "FAR_EL2", .state = ARM_CP_STATE_BOTH,
3851       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 0,
3852       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3853     { .name = "HIFAR", .state = ARM_CP_STATE_AA32,
3854       .type = ARM_CP_CONST,
3855       .cp = 15, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 2,
3856       .access = PL2_RW, .resetvalue = 0 },
3857     REGINFO_SENTINEL
3858 };
3859
3860 /* Ditto, but for registers which exist in ARMv8 but not v7 */
3861 static const ARMCPRegInfo el3_no_el2_v8_cp_reginfo[] = {
3862     { .name = "HCR2", .state = ARM_CP_STATE_AA32,
3863       .cp = 15, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 4,
3864       .access = PL2_RW,
3865       .type = ARM_CP_CONST, .resetvalue = 0 },
3866     REGINFO_SENTINEL
3867 };
3868
3869 static void hcr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
3870 {
3871     ARMCPU *cpu = arm_env_get_cpu(env);
3872     uint64_t valid_mask = HCR_MASK;
3873
3874     if (arm_feature(env, ARM_FEATURE_EL3)) {
3875         valid_mask &= ~HCR_HCD;
3876     } else if (cpu->psci_conduit != QEMU_PSCI_CONDUIT_SMC) {
3877         /* Architecturally HCR.TSC is RES0 if EL3 is not implemented.
3878          * However, if we're using the SMC PSCI conduit then QEMU is
3879          * effectively acting like EL3 firmware and so the guest at
3880          * EL2 should retain the ability to prevent EL1 from being
3881          * able to make SMC calls into the ersatz firmware, so in
3882          * that case HCR.TSC should be read/write.
3883          */
3884         valid_mask &= ~HCR_TSC;
3885     }
3886
3887     /* Clear RES0 bits.  */
3888     value &= valid_mask;
3889
3890     /* These bits change the MMU setup:
3891      * HCR_VM enables stage 2 translation
3892      * HCR_PTW forbids certain page-table setups
3893      * HCR_DC Disables stage1 and enables stage2 translation
3894      */
3895     if ((env->cp15.hcr_el2 ^ value) & (HCR_VM | HCR_PTW | HCR_DC)) {
3896         tlb_flush(CPU(cpu));
3897     }
3898     env->cp15.hcr_el2 = value;
3899 }
3900
3901 static void hcr_writehigh(CPUARMState *env, const ARMCPRegInfo *ri,
3902                           uint64_t value)
3903 {
3904     /* Handle HCR2 write, i.e. write to high half of HCR_EL2 */
3905     value = deposit64(env->cp15.hcr_el2, 32, 32, value);
3906     hcr_write(env, NULL, value);
3907 }
3908
3909 static void hcr_writelow(CPUARMState *env, const ARMCPRegInfo *ri,
3910                          uint64_t value)
3911 {
3912     /* Handle HCR write, i.e. write to low half of HCR_EL2 */
3913     value = deposit64(env->cp15.hcr_el2, 0, 32, value);
3914     hcr_write(env, NULL, value);
3915 }
3916
3917 static const ARMCPRegInfo el2_cp_reginfo[] = {
3918     { .name = "HCR_EL2", .state = ARM_CP_STATE_AA64,
3919       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 0,
3920       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.hcr_el2),
3921       .writefn = hcr_write },
3922     { .name = "HCR", .state = ARM_CP_STATE_AA32,
3923       .type = ARM_CP_ALIAS,
3924       .cp = 15, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 0,
3925       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.hcr_el2),
3926       .writefn = hcr_writelow },
3927     { .name = "ELR_EL2", .state = ARM_CP_STATE_AA64,
3928       .type = ARM_CP_ALIAS,
3929       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 0, .opc2 = 1,
3930       .access = PL2_RW,
3931       .fieldoffset = offsetof(CPUARMState, elr_el[2]) },
3932     { .name = "ESR_EL2", .state = ARM_CP_STATE_BOTH,
3933       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 2, .opc2 = 0,
3934       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.esr_el[2]) },
3935     { .name = "FAR_EL2", .state = ARM_CP_STATE_BOTH,
3936       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 0,
3937       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.far_el[2]) },
3938     { .name = "HIFAR", .state = ARM_CP_STATE_AA32,
3939       .type = ARM_CP_ALIAS,
3940       .cp = 15, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 2,
3941       .access = PL2_RW,
3942       .fieldoffset = offsetofhigh32(CPUARMState, cp15.far_el[2]) },
3943     { .name = "SPSR_EL2", .state = ARM_CP_STATE_AA64,
3944       .type = ARM_CP_ALIAS,
3945       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 0, .opc2 = 0,
3946       .access = PL2_RW,
3947       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_HYP]) },
3948     { .name = "VBAR_EL2", .state = ARM_CP_STATE_BOTH,
3949       .opc0 = 3, .opc1 = 4, .crn = 12, .crm = 0, .opc2 = 0,
3950       .access = PL2_RW, .writefn = vbar_write,
3951       .fieldoffset = offsetof(CPUARMState, cp15.vbar_el[2]),
3952       .resetvalue = 0 },
3953     { .name = "SP_EL2", .state = ARM_CP_STATE_AA64,
3954       .opc0 = 3, .opc1 = 6, .crn = 4, .crm = 1, .opc2 = 0,
3955       .access = PL3_RW, .type = ARM_CP_ALIAS,
3956       .fieldoffset = offsetof(CPUARMState, sp_el[2]) },
3957     { .name = "CPTR_EL2", .state = ARM_CP_STATE_BOTH,
3958       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 2,
3959       .access = PL2_RW, .accessfn = cptr_access, .resetvalue = 0,
3960       .fieldoffset = offsetof(CPUARMState, cp15.cptr_el[2]) },
3961     { .name = "MAIR_EL2", .state = ARM_CP_STATE_BOTH,
3962       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 0,
3963       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.mair_el[2]),
3964       .resetvalue = 0 },
3965     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3966       .cp = 15, .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 1,
3967       .access = PL2_RW, .type = ARM_CP_ALIAS,
3968       .fieldoffset = offsetofhigh32(CPUARMState, cp15.mair_el[2]) },
3969     { .name = "AMAIR_EL2", .state = ARM_CP_STATE_BOTH,
3970       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 0,
3971       .access = PL2_RW, .type = ARM_CP_CONST,
3972       .resetvalue = 0 },
3973     /* HAMAIR1 is mapped to AMAIR_EL2[63:32] */
3974     { .name = "HAMAIR1", .state = ARM_CP_STATE_AA32,
3975       .cp = 15, .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 1,
3976       .access = PL2_RW, .type = ARM_CP_CONST,
3977       .resetvalue = 0 },
3978     { .name = "AFSR0_EL2", .state = ARM_CP_STATE_BOTH,
3979       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 0,
3980       .access = PL2_RW, .type = ARM_CP_CONST,
3981       .resetvalue = 0 },
3982     { .name = "AFSR1_EL2", .state = ARM_CP_STATE_BOTH,
3983       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 1,
3984       .access = PL2_RW, .type = ARM_CP_CONST,
3985       .resetvalue = 0 },
3986     { .name = "TCR_EL2", .state = ARM_CP_STATE_BOTH,
3987       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 2,
3988       .access = PL2_RW,
3989       /* no .writefn needed as this can't cause an ASID change;
3990        * no .raw_writefn or .resetfn needed as we never use mask/base_mask
3991        */
3992       .fieldoffset = offsetof(CPUARMState, cp15.tcr_el[2]) },
3993     { .name = "VTCR", .state = ARM_CP_STATE_AA32,
3994       .cp = 15, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 2,
3995       .type = ARM_CP_ALIAS,
3996       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3997       .fieldoffset = offsetof(CPUARMState, cp15.vtcr_el2) },
3998     { .name = "VTCR_EL2", .state = ARM_CP_STATE_AA64,
3999       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 2,
4000       .access = PL2_RW,
4001       /* no .writefn needed as this can't cause an ASID change;
4002        * no .raw_writefn or .resetfn needed as we never use mask/base_mask
4003        */
4004       .fieldoffset = offsetof(CPUARMState, cp15.vtcr_el2) },
4005     { .name = "VTTBR", .state = ARM_CP_STATE_AA32,
4006       .cp = 15, .opc1 = 6, .crm = 2,
4007       .type = ARM_CP_64BIT | ARM_CP_ALIAS,
4008       .access = PL2_RW, .accessfn = access_el3_aa32ns,
4009       .fieldoffset = offsetof(CPUARMState, cp15.vttbr_el2),
4010       .writefn = vttbr_write },
4011     { .name = "VTTBR_EL2", .state = ARM_CP_STATE_AA64,
4012       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 0,
4013       .access = PL2_RW, .writefn = vttbr_write,
4014       .fieldoffset = offsetof(CPUARMState, cp15.vttbr_el2) },
4015     { .name = "SCTLR_EL2", .state = ARM_CP_STATE_BOTH,
4016       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 0,
4017       .access = PL2_RW, .raw_writefn = raw_write, .writefn = sctlr_write,
4018       .fieldoffset = offsetof(CPUARMState, cp15.sctlr_el[2]) },
4019     { .name = "TPIDR_EL2", .state = ARM_CP_STATE_BOTH,
4020       .opc0 = 3, .opc1 = 4, .crn = 13, .crm = 0, .opc2 = 2,
4021       .access = PL2_RW, .resetvalue = 0,
4022       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[2]) },
4023     { .name = "TTBR0_EL2", .state = ARM_CP_STATE_AA64,
4024       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 0,
4025       .access = PL2_RW, .resetvalue = 0,
4026       .fieldoffset = offsetof(CPUARMState, cp15.ttbr0_el[2]) },
4027     { .name = "HTTBR", .cp = 15, .opc1 = 4, .crm = 2,
4028       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS,
4029       .fieldoffset = offsetof(CPUARMState, cp15.ttbr0_el[2]) },
4030     { .name = "TLBIALLNSNH",
4031       .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 4,
4032       .type = ARM_CP_NO_RAW, .access = PL2_W,
4033       .writefn = tlbiall_nsnh_write },
4034     { .name = "TLBIALLNSNHIS",
4035       .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 4,
4036       .type = ARM_CP_NO_RAW, .access = PL2_W,
4037       .writefn = tlbiall_nsnh_is_write },
4038     { .name = "TLBIALLH", .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 0,
4039       .type = ARM_CP_NO_RAW, .access = PL2_W,
4040       .writefn = tlbiall_hyp_write },
4041     { .name = "TLBIALLHIS", .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 0,
4042       .type = ARM_CP_NO_RAW, .access = PL2_W,
4043       .writefn = tlbiall_hyp_is_write },
4044     { .name = "TLBIMVAH", .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 1,
4045       .type = ARM_CP_NO_RAW, .access = PL2_W,
4046       .writefn = tlbimva_hyp_write },
4047     { .name = "TLBIMVAHIS", .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 1,
4048       .type = ARM_CP_NO_RAW, .access = PL2_W,
4049       .writefn = tlbimva_hyp_is_write },
4050     { .name = "TLBI_ALLE2", .state = ARM_CP_STATE_AA64,
4051       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 0,
4052       .type = ARM_CP_NO_RAW, .access = PL2_W,
4053       .writefn = tlbi_aa64_alle2_write },
4054     { .name = "TLBI_VAE2", .state = ARM_CP_STATE_AA64,
4055       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 1,
4056       .type = ARM_CP_NO_RAW, .access = PL2_W,
4057       .writefn = tlbi_aa64_vae2_write },
4058     { .name = "TLBI_VALE2", .state = ARM_CP_STATE_AA64,
4059       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 5,
4060       .access = PL2_W, .type = ARM_CP_NO_RAW,
4061       .writefn = tlbi_aa64_vae2_write },
4062     { .name = "TLBI_ALLE2IS", .state = ARM_CP_STATE_AA64,
4063       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 0,
4064       .access = PL2_W, .type = ARM_CP_NO_RAW,
4065       .writefn = tlbi_aa64_alle2is_write },
4066     { .name = "TLBI_VAE2IS", .state = ARM_CP_STATE_AA64,
4067       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 1,
4068       .type = ARM_CP_NO_RAW, .access = PL2_W,
4069       .writefn = tlbi_aa64_vae2is_write },
4070     { .name = "TLBI_VALE2IS", .state = ARM_CP_STATE_AA64,
4071       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 5,
4072       .access = PL2_W, .type = ARM_CP_NO_RAW,
4073       .writefn = tlbi_aa64_vae2is_write },
4074 #ifndef CONFIG_USER_ONLY
4075     /* Unlike the other EL2-related AT operations, these must
4076      * UNDEF from EL3 if EL2 is not implemented, which is why we
4077      * define them here rather than with the rest of the AT ops.
4078      */
4079     { .name = "AT_S1E2R", .state = ARM_CP_STATE_AA64,
4080       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 0,
4081       .access = PL2_W, .accessfn = at_s1e2_access,
4082       .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
4083     { .name = "AT_S1E2W", .state = ARM_CP_STATE_AA64,
4084       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 1,
4085       .access = PL2_W, .accessfn = at_s1e2_access,
4086       .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
4087     /* The AArch32 ATS1H* operations are CONSTRAINED UNPREDICTABLE
4088      * if EL2 is not implemented; we choose to UNDEF. Behaviour at EL3
4089      * with SCR.NS == 0 outside Monitor mode is UNPREDICTABLE; we choose
4090      * to behave as if SCR.NS was 1.
4091      */
4092     { .name = "ATS1HR", .cp = 15, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 0,
4093       .access = PL2_W,
4094       .writefn = ats1h_write, .type = ARM_CP_NO_RAW },
4095     { .name = "ATS1HW", .cp = 15, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 1,
4096       .access = PL2_W,
4097       .writefn = ats1h_write, .type = ARM_CP_NO_RAW },
4098     { .name = "CNTHCTL_EL2", .state = ARM_CP_STATE_BOTH,
4099       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 1, .opc2 = 0,
4100       /* ARMv7 requires bit 0 and 1 to reset to 1. ARMv8 defines the
4101        * reset values as IMPDEF. We choose to reset to 3 to comply with
4102        * both ARMv7 and ARMv8.
4103        */
4104       .access = PL2_RW, .resetvalue = 3,
4105       .fieldoffset = offsetof(CPUARMState, cp15.cnthctl_el2) },
4106     { .name = "CNTVOFF_EL2", .state = ARM_CP_STATE_AA64,
4107       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 0, .opc2 = 3,
4108       .access = PL2_RW, .type = ARM_CP_IO, .resetvalue = 0,
4109       .writefn = gt_cntvoff_write,
4110       .fieldoffset = offsetof(CPUARMState, cp15.cntvoff_el2) },
4111     { .name = "CNTVOFF", .cp = 15, .opc1 = 4, .crm = 14,
4112       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS | ARM_CP_IO,
4113       .writefn = gt_cntvoff_write,
4114       .fieldoffset = offsetof(CPUARMState, cp15.cntvoff_el2) },
4115     { .name = "CNTHP_CVAL_EL2", .state = ARM_CP_STATE_AA64,
4116       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 2,
4117       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_HYP].cval),
4118       .type = ARM_CP_IO, .access = PL2_RW,
4119       .writefn = gt_hyp_cval_write, .raw_writefn = raw_write },
4120     { .name = "CNTHP_CVAL", .cp = 15, .opc1 = 6, .crm = 14,
4121       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_HYP].cval),
4122       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_IO,
4123       .writefn = gt_hyp_cval_write, .raw_writefn = raw_write },
4124     { .name = "CNTHP_TVAL_EL2", .state = ARM_CP_STATE_BOTH,
4125       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 0,
4126       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL2_RW,
4127       .resetfn = gt_hyp_timer_reset,
4128       .readfn = gt_hyp_tval_read, .writefn = gt_hyp_tval_write },
4129     { .name = "CNTHP_CTL_EL2", .state = ARM_CP_STATE_BOTH,
4130       .type = ARM_CP_IO,
4131       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 1,
4132       .access = PL2_RW,
4133       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_HYP].ctl),
4134       .resetvalue = 0,
4135       .writefn = gt_hyp_ctl_write, .raw_writefn = raw_write },
4136 #endif
4137     /* The only field of MDCR_EL2 that has a defined architectural reset value
4138      * is MDCR_EL2.HPMN which should reset to the value of PMCR_EL0.N; but we
4139      * don't impelment any PMU event counters, so using zero as a reset
4140      * value for MDCR_EL2 is okay
4141      */
4142     { .name = "MDCR_EL2", .state = ARM_CP_STATE_BOTH,
4143       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 1,
4144       .access = PL2_RW, .resetvalue = 0,
4145       .fieldoffset = offsetof(CPUARMState, cp15.mdcr_el2), },
4146     { .name = "HPFAR", .state = ARM_CP_STATE_AA32,
4147       .cp = 15, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 4,
4148       .access = PL2_RW, .accessfn = access_el3_aa32ns,
4149       .fieldoffset = offsetof(CPUARMState, cp15.hpfar_el2) },
4150     { .name = "HPFAR_EL2", .state = ARM_CP_STATE_AA64,
4151       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 4,
4152       .access = PL2_RW,
4153       .fieldoffset = offsetof(CPUARMState, cp15.hpfar_el2) },
4154     { .name = "HSTR_EL2", .state = ARM_CP_STATE_BOTH,
4155       .cp = 15, .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 3,
4156       .access = PL2_RW,
4157       .fieldoffset = offsetof(CPUARMState, cp15.hstr_el2) },
4158     REGINFO_SENTINEL
4159 };
4160
4161 static const ARMCPRegInfo el2_v8_cp_reginfo[] = {
4162     { .name = "HCR2", .state = ARM_CP_STATE_AA32,
4163       .type = ARM_CP_ALIAS,
4164       .cp = 15, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 4,
4165       .access = PL2_RW,
4166       .fieldoffset = offsetofhigh32(CPUARMState, cp15.hcr_el2),
4167       .writefn = hcr_writehigh },
4168     REGINFO_SENTINEL
4169 };
4170
4171 static CPAccessResult nsacr_access(CPUARMState *env, const ARMCPRegInfo *ri,
4172                                    bool isread)
4173 {
4174     /* The NSACR is RW at EL3, and RO for NS EL1 and NS EL2.
4175      * At Secure EL1 it traps to EL3.
4176      */
4177     if (arm_current_el(env) == 3) {
4178         return CP_ACCESS_OK;
4179     }
4180     if (arm_is_secure_below_el3(env)) {
4181         return CP_ACCESS_TRAP_EL3;
4182     }
4183     /* Accesses from EL1 NS and EL2 NS are UNDEF for write but allow reads. */
4184     if (isread) {
4185         return CP_ACCESS_OK;
4186     }
4187     return CP_ACCESS_TRAP_UNCATEGORIZED;
4188 }
4189
4190 static const ARMCPRegInfo el3_cp_reginfo[] = {
4191     { .name = "SCR_EL3", .state = ARM_CP_STATE_AA64,
4192       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 1, .opc2 = 0,
4193       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.scr_el3),
4194       .resetvalue = 0, .writefn = scr_write },
4195     { .name = "SCR",  .type = ARM_CP_ALIAS,
4196       .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 0,
4197       .access = PL1_RW, .accessfn = access_trap_aa32s_el1,
4198       .fieldoffset = offsetoflow32(CPUARMState, cp15.scr_el3),
4199       .writefn = scr_write },
4200     { .name = "SDER32_EL3", .state = ARM_CP_STATE_AA64,
4201       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 1, .opc2 = 1,
4202       .access = PL3_RW, .resetvalue = 0,
4203       .fieldoffset = offsetof(CPUARMState, cp15.sder) },
4204     { .name = "SDER",
4205       .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 1,
4206       .access = PL3_RW, .resetvalue = 0,
4207       .fieldoffset = offsetoflow32(CPUARMState, cp15.sder) },
4208     { .name = "MVBAR", .cp = 15, .opc1 = 0, .crn = 12, .crm = 0, .opc2 = 1,
4209       .access = PL1_RW, .accessfn = access_trap_aa32s_el1,
4210       .writefn = vbar_write, .resetvalue = 0,
4211       .fieldoffset = offsetof(CPUARMState, cp15.mvbar) },
4212     { .name = "TTBR0_EL3", .state = ARM_CP_STATE_AA64,
4213       .opc0 = 3, .opc1 = 6, .crn = 2, .crm = 0, .opc2 = 0,
4214       .access = PL3_RW, .writefn = vmsa_ttbr_write, .resetvalue = 0,
4215       .fieldoffset = offsetof(CPUARMState, cp15.ttbr0_el[3]) },
4216     { .name = "TCR_EL3", .state = ARM_CP_STATE_AA64,
4217       .opc0 = 3, .opc1 = 6, .crn = 2, .crm = 0, .opc2 = 2,
4218       .access = PL3_RW,
4219       /* no .writefn needed as this can't cause an ASID change;
4220        * we must provide a .raw_writefn and .resetfn because we handle
4221        * reset and migration for the AArch32 TTBCR(S), which might be
4222        * using mask and base_mask.
4223        */
4224       .resetfn = vmsa_ttbcr_reset, .raw_writefn = vmsa_ttbcr_raw_write,
4225       .fieldoffset = offsetof(CPUARMState, cp15.tcr_el[3]) },
4226     { .name = "ELR_EL3", .state = ARM_CP_STATE_AA64,
4227       .type = ARM_CP_ALIAS,
4228       .opc0 = 3, .opc1 = 6, .crn = 4, .crm = 0, .opc2 = 1,
4229       .access = PL3_RW,
4230       .fieldoffset = offsetof(CPUARMState, elr_el[3]) },
4231     { .name = "ESR_EL3", .state = ARM_CP_STATE_AA64,
4232       .opc0 = 3, .opc1 = 6, .crn = 5, .crm = 2, .opc2 = 0,
4233       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.esr_el[3]) },
4234     { .name = "FAR_EL3", .state = ARM_CP_STATE_AA64,
4235       .opc0 = 3, .opc1 = 6, .crn = 6, .crm = 0, .opc2 = 0,
4236       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.far_el[3]) },
4237     { .name = "SPSR_EL3", .state = ARM_CP_STATE_AA64,
4238       .type = ARM_CP_ALIAS,
4239       .opc0 = 3, .opc1 = 6, .crn = 4, .crm = 0, .opc2 = 0,
4240       .access = PL3_RW,
4241       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_MON]) },
4242     { .name = "VBAR_EL3", .state = ARM_CP_STATE_AA64,
4243       .opc0 = 3, .opc1 = 6, .crn = 12, .crm = 0, .opc2 = 0,
4244       .access = PL3_RW, .writefn = vbar_write,
4245       .fieldoffset = offsetof(CPUARMState, cp15.vbar_el[3]),
4246       .resetvalue = 0 },
4247     { .name = "CPTR_EL3", .state = ARM_CP_STATE_AA64,
4248       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 1, .opc2 = 2,
4249       .access = PL3_RW, .accessfn = cptr_access, .resetvalue = 0,
4250       .fieldoffset = offsetof(CPUARMState, cp15.cptr_el[3]) },
4251     { .name = "TPIDR_EL3", .state = ARM_CP_STATE_AA64,
4252       .opc0 = 3, .opc1 = 6, .crn = 13, .crm = 0, .opc2 = 2,
4253       .access = PL3_RW, .resetvalue = 0,
4254       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[3]) },
4255     { .name = "AMAIR_EL3", .state = ARM_CP_STATE_AA64,
4256       .opc0 = 3, .opc1 = 6, .crn = 10, .crm = 3, .opc2 = 0,
4257       .access = PL3_RW, .type = ARM_CP_CONST,
4258       .resetvalue = 0 },
4259     { .name = "AFSR0_EL3", .state = ARM_CP_STATE_BOTH,
4260       .opc0 = 3, .opc1 = 6, .crn = 5, .crm = 1, .opc2 = 0,
4261       .access = PL3_RW, .type = ARM_CP_CONST,
4262       .resetvalue = 0 },
4263     { .name = "AFSR1_EL3", .state = ARM_CP_STATE_BOTH,
4264       .opc0 = 3, .opc1 = 6, .crn = 5, .crm = 1, .opc2 = 1,
4265       .access = PL3_RW, .type = ARM_CP_CONST,
4266       .resetvalue = 0 },
4267     { .name = "TLBI_ALLE3IS", .state = ARM_CP_STATE_AA64,
4268       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 3, .opc2 = 0,
4269       .access = PL3_W, .type = ARM_CP_NO_RAW,
4270       .writefn = tlbi_aa64_alle3is_write },
4271     { .name = "TLBI_VAE3IS", .state = ARM_CP_STATE_AA64,
4272       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 3, .opc2 = 1,
4273       .access = PL3_W, .type = ARM_CP_NO_RAW,
4274       .writefn = tlbi_aa64_vae3is_write },
4275     { .name = "TLBI_VALE3IS", .state = ARM_CP_STATE_AA64,
4276       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 3, .opc2 = 5,
4277       .access = PL3_W, .type = ARM_CP_NO_RAW,
4278       .writefn = tlbi_aa64_vae3is_write },
4279     { .name = "TLBI_ALLE3", .state = ARM_CP_STATE_AA64,
4280       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 7, .opc2 = 0,
4281       .access = PL3_W, .type = ARM_CP_NO_RAW,
4282       .writefn = tlbi_aa64_alle3_write },
4283     { .name = "TLBI_VAE3", .state = ARM_CP_STATE_AA64,
4284       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 7, .opc2 = 1,
4285       .access = PL3_W, .type = ARM_CP_NO_RAW,
4286       .writefn = tlbi_aa64_vae3_write },
4287     { .name = "TLBI_VALE3", .state = ARM_CP_STATE_AA64,
4288       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 7, .opc2 = 5,
4289       .access = PL3_W, .type = ARM_CP_NO_RAW,
4290       .writefn = tlbi_aa64_vae3_write },
4291     REGINFO_SENTINEL
4292 };
4293
4294 static CPAccessResult ctr_el0_access(CPUARMState *env, const ARMCPRegInfo *ri,
4295                                      bool isread)
4296 {
4297     /* Only accessible in EL0 if SCTLR.UCT is set (and only in AArch64,
4298      * but the AArch32 CTR has its own reginfo struct)
4299      */
4300     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UCT)) {
4301         return CP_ACCESS_TRAP;
4302     }
4303     return CP_ACCESS_OK;
4304 }
4305
4306 static void oslar_write(CPUARMState *env, const ARMCPRegInfo *ri,
4307                         uint64_t value)
4308 {
4309     /* Writes to OSLAR_EL1 may update the OS lock status, which can be
4310      * read via a bit in OSLSR_EL1.
4311      */
4312     int oslock;
4313
4314     if (ri->state == ARM_CP_STATE_AA32) {
4315         oslock = (value == 0xC5ACCE55);
4316     } else {
4317         oslock = value & 1;
4318     }
4319
4320     env->cp15.oslsr_el1 = deposit32(env->cp15.oslsr_el1, 1, 1, oslock);
4321 }
4322
4323 static const ARMCPRegInfo debug_cp_reginfo[] = {
4324     /* DBGDRAR, DBGDSAR: always RAZ since we don't implement memory mapped
4325      * debug components. The AArch64 version of DBGDRAR is named MDRAR_EL1;
4326      * unlike DBGDRAR it is never accessible from EL0.
4327      * DBGDSAR is deprecated and must RAZ from v8 anyway, so it has no AArch64
4328      * accessor.
4329      */
4330     { .name = "DBGDRAR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 0,
4331       .access = PL0_R, .accessfn = access_tdra,
4332       .type = ARM_CP_CONST, .resetvalue = 0 },
4333     { .name = "MDRAR_EL1", .state = ARM_CP_STATE_AA64,
4334       .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 0,
4335       .access = PL1_R, .accessfn = access_tdra,
4336       .type = ARM_CP_CONST, .resetvalue = 0 },
4337     { .name = "DBGDSAR", .cp = 14, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
4338       .access = PL0_R, .accessfn = access_tdra,
4339       .type = ARM_CP_CONST, .resetvalue = 0 },
4340     /* Monitor debug system control register; the 32-bit alias is DBGDSCRext. */
4341     { .name = "MDSCR_EL1", .state = ARM_CP_STATE_BOTH,
4342       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 2,
4343       .access = PL1_RW, .accessfn = access_tda,
4344       .fieldoffset = offsetof(CPUARMState, cp15.mdscr_el1),
4345       .resetvalue = 0 },
4346     /* MDCCSR_EL0, aka DBGDSCRint. This is a read-only mirror of MDSCR_EL1.
4347      * We don't implement the configurable EL0 access.
4348      */
4349     { .name = "MDCCSR_EL0", .state = ARM_CP_STATE_BOTH,
4350       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 0,
4351       .type = ARM_CP_ALIAS,
4352       .access = PL1_R, .accessfn = access_tda,
4353       .fieldoffset = offsetof(CPUARMState, cp15.mdscr_el1), },
4354     { .name = "OSLAR_EL1", .state = ARM_CP_STATE_BOTH,
4355       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 4,
4356       .access = PL1_W, .type = ARM_CP_NO_RAW,
4357       .accessfn = access_tdosa,
4358       .writefn = oslar_write },
4359     { .name = "OSLSR_EL1", .state = ARM_CP_STATE_BOTH,
4360       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 4,
4361       .access = PL1_R, .resetvalue = 10,
4362       .accessfn = access_tdosa,
4363       .fieldoffset = offsetof(CPUARMState, cp15.oslsr_el1) },
4364     /* Dummy OSDLR_EL1: 32-bit Linux will read this */
4365     { .name = "OSDLR_EL1", .state = ARM_CP_STATE_BOTH,
4366       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 3, .opc2 = 4,
4367       .access = PL1_RW, .accessfn = access_tdosa,
4368       .type = ARM_CP_NOP },
4369     /* Dummy DBGVCR: Linux wants to clear this on startup, but we don't
4370      * implement vector catch debug events yet.
4371      */
4372     { .name = "DBGVCR",
4373       .cp = 14, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 0,
4374       .access = PL1_RW, .accessfn = access_tda,
4375       .type = ARM_CP_NOP },
4376     /* Dummy DBGVCR32_EL2 (which is only for a 64-bit hypervisor
4377      * to save and restore a 32-bit guest's DBGVCR)
4378      */
4379     { .name = "DBGVCR32_EL2", .state = ARM_CP_STATE_AA64,
4380       .opc0 = 2, .opc1 = 4, .crn = 0, .crm = 7, .opc2 = 0,
4381       .access = PL2_RW, .accessfn = access_tda,
4382       .type = ARM_CP_NOP },
4383     /* Dummy MDCCINT_EL1, since we don't implement the Debug Communications
4384      * Channel but Linux may try to access this register. The 32-bit
4385      * alias is DBGDCCINT.
4386      */
4387     { .name = "MDCCINT_EL1", .state = ARM_CP_STATE_BOTH,
4388       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 0,
4389       .access = PL1_RW, .accessfn = access_tda,
4390       .type = ARM_CP_NOP },
4391     REGINFO_SENTINEL
4392 };
4393
4394 static const ARMCPRegInfo debug_lpae_cp_reginfo[] = {
4395     /* 64 bit access versions of the (dummy) debug registers */
4396     { .name = "DBGDRAR", .cp = 14, .crm = 1, .opc1 = 0,
4397       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
4398     { .name = "DBGDSAR", .cp = 14, .crm = 2, .opc1 = 0,
4399       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
4400     REGINFO_SENTINEL
4401 };
4402
4403 /* Return the exception level to which exceptions should be taken
4404  * via SVEAccessTrap.  If an exception should be routed through
4405  * AArch64.AdvSIMDFPAccessTrap, return 0; fp_exception_el should
4406  * take care of raising that exception.
4407  * C.f. the ARM pseudocode function CheckSVEEnabled.
4408  */
4409 int sve_exception_el(CPUARMState *env, int el)
4410 {
4411 #ifndef CONFIG_USER_ONLY
4412     if (el <= 1) {
4413         bool disabled = false;
4414
4415         /* The CPACR.ZEN controls traps to EL1:
4416          * 0, 2 : trap EL0 and EL1 accesses
4417          * 1    : trap only EL0 accesses
4418          * 3    : trap no accesses
4419          */
4420         if (!extract32(env->cp15.cpacr_el1, 16, 1)) {
4421             disabled = true;
4422         } else if (!extract32(env->cp15.cpacr_el1, 17, 1)) {
4423             disabled = el == 0;
4424         }
4425         if (disabled) {
4426             /* route_to_el2 */
4427             return (arm_feature(env, ARM_FEATURE_EL2)
4428                     && !arm_is_secure(env)
4429                     && (env->cp15.hcr_el2 & HCR_TGE) ? 2 : 1);
4430         }
4431
4432         /* Check CPACR.FPEN.  */
4433         if (!extract32(env->cp15.cpacr_el1, 20, 1)) {
4434             disabled = true;
4435         } else if (!extract32(env->cp15.cpacr_el1, 21, 1)) {
4436             disabled = el == 0;
4437         }
4438         if (disabled) {
4439             return 0;
4440         }
4441     }
4442
4443     /* CPTR_EL2.  Since TZ and TFP are positive,
4444      * they will be zero when EL2 is not present.
4445      */
4446     if (el <= 2 && !arm_is_secure_below_el3(env)) {
4447         if (env->cp15.cptr_el[2] & CPTR_TZ) {
4448             return 2;
4449         }
4450         if (env->cp15.cptr_el[2] & CPTR_TFP) {
4451             return 0;
4452         }
4453     }
4454
4455     /* CPTR_EL3.  Since EZ is negative we must check for EL3.  */
4456     if (arm_feature(env, ARM_FEATURE_EL3)
4457         && !(env->cp15.cptr_el[3] & CPTR_EZ)) {
4458         return 3;
4459     }
4460 #endif
4461     return 0;
4462 }
4463
4464 /*
4465  * Given that SVE is enabled, return the vector length for EL.
4466  */
4467 uint32_t sve_zcr_len_for_el(CPUARMState *env, int el)
4468 {
4469     ARMCPU *cpu = arm_env_get_cpu(env);
4470     uint32_t zcr_len = cpu->sve_max_vq - 1;
4471
4472     if (el <= 1) {
4473         zcr_len = MIN(zcr_len, 0xf & (uint32_t)env->vfp.zcr_el[1]);
4474     }
4475     if (el < 2 && arm_feature(env, ARM_FEATURE_EL2)) {
4476         zcr_len = MIN(zcr_len, 0xf & (uint32_t)env->vfp.zcr_el[2]);
4477     }
4478     if (el < 3 && arm_feature(env, ARM_FEATURE_EL3)) {
4479         zcr_len = MIN(zcr_len, 0xf & (uint32_t)env->vfp.zcr_el[3]);
4480     }
4481     return zcr_len;
4482 }
4483
4484 static void zcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4485                       uint64_t value)
4486 {
4487     int cur_el = arm_current_el(env);
4488     int old_len = sve_zcr_len_for_el(env, cur_el);
4489     int new_len;
4490
4491     /* Bits other than [3:0] are RAZ/WI.  */
4492     raw_write(env, ri, value & 0xf);
4493
4494     /*
4495      * Because we arrived here, we know both FP and SVE are enabled;
4496      * otherwise we would have trapped access to the ZCR_ELn register.
4497      */
4498     new_len = sve_zcr_len_for_el(env, cur_el);
4499     if (new_len < old_len) {
4500         aarch64_sve_narrow_vq(env, new_len + 1);
4501     }
4502 }
4503
4504 static const ARMCPRegInfo zcr_el1_reginfo = {
4505     .name = "ZCR_EL1", .state = ARM_CP_STATE_AA64,
4506     .opc0 = 3, .opc1 = 0, .crn = 1, .crm = 2, .opc2 = 0,
4507     .access = PL1_RW, .type = ARM_CP_SVE,
4508     .fieldoffset = offsetof(CPUARMState, vfp.zcr_el[1]),
4509     .writefn = zcr_write, .raw_writefn = raw_write
4510 };
4511
4512 static const ARMCPRegInfo zcr_el2_reginfo = {
4513     .name = "ZCR_EL2", .state = ARM_CP_STATE_AA64,
4514     .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 2, .opc2 = 0,
4515     .access = PL2_RW, .type = ARM_CP_SVE,
4516     .fieldoffset = offsetof(CPUARMState, vfp.zcr_el[2]),
4517     .writefn = zcr_write, .raw_writefn = raw_write
4518 };
4519
4520 static const ARMCPRegInfo zcr_no_el2_reginfo = {
4521     .name = "ZCR_EL2", .state = ARM_CP_STATE_AA64,
4522     .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 2, .opc2 = 0,
4523     .access = PL2_RW, .type = ARM_CP_SVE,
4524     .readfn = arm_cp_read_zero, .writefn = arm_cp_write_ignore
4525 };
4526
4527 static const ARMCPRegInfo zcr_el3_reginfo = {
4528     .name = "ZCR_EL3", .state = ARM_CP_STATE_AA64,
4529     .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 2, .opc2 = 0,
4530     .access = PL3_RW, .type = ARM_CP_SVE,
4531     .fieldoffset = offsetof(CPUARMState, vfp.zcr_el[3]),
4532     .writefn = zcr_write, .raw_writefn = raw_write
4533 };
4534
4535 void hw_watchpoint_update(ARMCPU *cpu, int n)
4536 {
4537     CPUARMState *env = &cpu->env;
4538     vaddr len = 0;
4539     vaddr wvr = env->cp15.dbgwvr[n];
4540     uint64_t wcr = env->cp15.dbgwcr[n];
4541     int mask;
4542     int flags = BP_CPU | BP_STOP_BEFORE_ACCESS;
4543
4544     if (env->cpu_watchpoint[n]) {
4545         cpu_watchpoint_remove_by_ref(CPU(cpu), env->cpu_watchpoint[n]);
4546         env->cpu_watchpoint[n] = NULL;
4547     }
4548
4549     if (!extract64(wcr, 0, 1)) {
4550         /* E bit clear : watchpoint disabled */
4551         return;
4552     }
4553
4554     switch (extract64(wcr, 3, 2)) {
4555     case 0:
4556         /* LSC 00 is reserved and must behave as if the wp is disabled */
4557         return;
4558     case 1:
4559         flags |= BP_MEM_READ;
4560         break;
4561     case 2:
4562         flags |= BP_MEM_WRITE;
4563         break;
4564     case 3:
4565         flags |= BP_MEM_ACCESS;
4566         break;
4567     }
4568
4569     /* Attempts to use both MASK and BAS fields simultaneously are
4570      * CONSTRAINED UNPREDICTABLE; we opt to ignore BAS in this case,
4571      * thus generating a watchpoint for every byte in the masked region.
4572      */
4573     mask = extract64(wcr, 24, 4);
4574     if (mask == 1 || mask == 2) {
4575         /* Reserved values of MASK; we must act as if the mask value was
4576          * some non-reserved value, or as if the watchpoint were disabled.
4577          * We choose the latter.
4578          */
4579         return;
4580     } else if (mask) {
4581         /* Watchpoint covers an aligned area up to 2GB in size */
4582         len = 1ULL << mask;
4583         /* If masked bits in WVR are not zero it's CONSTRAINED UNPREDICTABLE
4584          * whether the watchpoint fires when the unmasked bits match; we opt
4585          * to generate the exceptions.
4586          */
4587         wvr &= ~(len - 1);
4588     } else {
4589         /* Watchpoint covers bytes defined by the byte address select bits */
4590         int bas = extract64(wcr, 5, 8);
4591         int basstart;
4592
4593         if (bas == 0) {
4594             /* This must act as if the watchpoint is disabled */
4595             return;
4596         }
4597
4598         if (extract64(wvr, 2, 1)) {
4599             /* Deprecated case of an only 4-aligned address. BAS[7:4] are
4600              * ignored, and BAS[3:0] define which bytes to watch.
4601              */
4602             bas &= 0xf;
4603         }
4604         /* The BAS bits are supposed to be programmed to indicate a contiguous
4605          * range of bytes. Otherwise it is CONSTRAINED UNPREDICTABLE whether
4606          * we fire for each byte in the word/doubleword addressed by the WVR.
4607          * We choose to ignore any non-zero bits after the first range of 1s.
4608          */
4609         basstart = ctz32(bas);
4610         len = cto32(bas >> basstart);
4611         wvr += basstart;
4612     }
4613
4614     cpu_watchpoint_insert(CPU(cpu), wvr, len, flags,
4615                           &env->cpu_watchpoint[n]);
4616 }
4617
4618 void hw_watchpoint_update_all(ARMCPU *cpu)
4619 {
4620     int i;
4621     CPUARMState *env = &cpu->env;
4622
4623     /* Completely clear out existing QEMU watchpoints and our array, to
4624      * avoid possible stale entries following migration load.
4625      */
4626     cpu_watchpoint_remove_all(CPU(cpu), BP_CPU);
4627     memset(env->cpu_watchpoint, 0, sizeof(env->cpu_watchpoint));
4628
4629     for (i = 0; i < ARRAY_SIZE(cpu->env.cpu_watchpoint); i++) {
4630         hw_watchpoint_update(cpu, i);
4631     }
4632 }
4633
4634 static void dbgwvr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4635                          uint64_t value)
4636 {
4637     ARMCPU *cpu = arm_env_get_cpu(env);
4638     int i = ri->crm;
4639
4640     /* Bits [63:49] are hardwired to the value of bit [48]; that is, the
4641      * register reads and behaves as if values written are sign extended.
4642      * Bits [1:0] are RES0.
4643      */
4644     value = sextract64(value, 0, 49) & ~3ULL;
4645
4646     raw_write(env, ri, value);
4647     hw_watchpoint_update(cpu, i);
4648 }
4649
4650 static void dbgwcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4651                          uint64_t value)
4652 {
4653     ARMCPU *cpu = arm_env_get_cpu(env);
4654     int i = ri->crm;
4655
4656     raw_write(env, ri, value);
4657     hw_watchpoint_update(cpu, i);
4658 }
4659
4660 void hw_breakpoint_update(ARMCPU *cpu, int n)
4661 {
4662     CPUARMState *env = &cpu->env;
4663     uint64_t bvr = env->cp15.dbgbvr[n];
4664     uint64_t bcr = env->cp15.dbgbcr[n];
4665     vaddr addr;
4666     int bt;
4667     int flags = BP_CPU;
4668
4669     if (env->cpu_breakpoint[n]) {
4670         cpu_breakpoint_remove_by_ref(CPU(cpu), env->cpu_breakpoint[n]);
4671         env->cpu_breakpoint[n] = NULL;
4672     }
4673
4674     if (!extract64(bcr, 0, 1)) {
4675         /* E bit clear : watchpoint disabled */
4676         return;
4677     }
4678
4679     bt = extract64(bcr, 20, 4);
4680
4681     switch (bt) {
4682     case 4: /* unlinked address mismatch (reserved if AArch64) */
4683     case 5: /* linked address mismatch (reserved if AArch64) */
4684         qemu_log_mask(LOG_UNIMP,
4685                       "arm: address mismatch breakpoint types not implemented\n");
4686         return;
4687     case 0: /* unlinked address match */
4688     case 1: /* linked address match */
4689     {
4690         /* Bits [63:49] are hardwired to the value of bit [48]; that is,
4691          * we behave as if the register was sign extended. Bits [1:0] are
4692          * RES0. The BAS field is used to allow setting breakpoints on 16
4693          * bit wide instructions; it is CONSTRAINED UNPREDICTABLE whether
4694          * a bp will fire if the addresses covered by the bp and the addresses
4695          * covered by the insn overlap but the insn doesn't start at the
4696          * start of the bp address range. We choose to require the insn and
4697          * the bp to have the same address. The constraints on writing to
4698          * BAS enforced in dbgbcr_write mean we have only four cases:
4699          *  0b0000  => no breakpoint
4700          *  0b0011  => breakpoint on addr
4701          *  0b1100  => breakpoint on addr + 2
4702          *  0b1111  => breakpoint on addr
4703          * See also figure D2-3 in the v8 ARM ARM (DDI0487A.c).
4704          */
4705         int bas = extract64(bcr, 5, 4);
4706         addr = sextract64(bvr, 0, 49) & ~3ULL;
4707         if (bas == 0) {
4708             return;
4709         }
4710         if (bas == 0xc) {
4711             addr += 2;
4712         }
4713         break;
4714     }
4715     case 2: /* unlinked context ID match */
4716     case 8: /* unlinked VMID match (reserved if no EL2) */
4717     case 10: /* unlinked context ID and VMID match (reserved if no EL2) */
4718         qemu_log_mask(LOG_UNIMP,
4719                       "arm: unlinked context breakpoint types not implemented\n");
4720         return;
4721     case 9: /* linked VMID match (reserved if no EL2) */
4722     case 11: /* linked context ID and VMID match (reserved if no EL2) */
4723     case 3: /* linked context ID match */
4724     default:
4725         /* We must generate no events for Linked context matches (unless
4726          * they are linked to by some other bp/wp, which is handled in
4727          * updates for the linking bp/wp). We choose to also generate no events
4728          * for reserved values.
4729          */
4730         return;
4731     }
4732
4733     cpu_breakpoint_insert(CPU(cpu), addr, flags, &env->cpu_breakpoint[n]);
4734 }
4735
4736 void hw_breakpoint_update_all(ARMCPU *cpu)
4737 {
4738     int i;
4739     CPUARMState *env = &cpu->env;
4740
4741     /* Completely clear out existing QEMU breakpoints and our array, to
4742      * avoid possible stale entries following migration load.
4743      */
4744     cpu_breakpoint_remove_all(CPU(cpu), BP_CPU);
4745     memset(env->cpu_breakpoint, 0, sizeof(env->cpu_breakpoint));
4746
4747     for (i = 0; i < ARRAY_SIZE(cpu->env.cpu_breakpoint); i++) {
4748         hw_breakpoint_update(cpu, i);
4749     }
4750 }
4751
4752 static void dbgbvr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4753                          uint64_t value)
4754 {
4755     ARMCPU *cpu = arm_env_get_cpu(env);
4756     int i = ri->crm;
4757
4758     raw_write(env, ri, value);
4759     hw_breakpoint_update(cpu, i);
4760 }
4761
4762 static void dbgbcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4763                          uint64_t value)
4764 {
4765     ARMCPU *cpu = arm_env_get_cpu(env);
4766     int i = ri->crm;
4767
4768     /* BAS[3] is a read-only copy of BAS[2], and BAS[1] a read-only
4769      * copy of BAS[0].
4770      */
4771     value = deposit64(value, 6, 1, extract64(value, 5, 1));
4772     value = deposit64(value, 8, 1, extract64(value, 7, 1));
4773
4774     raw_write(env, ri, value);
4775     hw_breakpoint_update(cpu, i);
4776 }
4777
4778 static void define_debug_regs(ARMCPU *cpu)
4779 {
4780     /* Define v7 and v8 architectural debug registers.
4781      * These are just dummy implementations for now.
4782      */
4783     int i;
4784     int wrps, brps, ctx_cmps;
4785     ARMCPRegInfo dbgdidr = {
4786         .name = "DBGDIDR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 0,
4787         .access = PL0_R, .accessfn = access_tda,
4788         .type = ARM_CP_CONST, .resetvalue = cpu->dbgdidr,
4789     };
4790
4791     /* Note that all these register fields hold "number of Xs minus 1". */
4792     brps = extract32(cpu->dbgdidr, 24, 4);
4793     wrps = extract32(cpu->dbgdidr, 28, 4);
4794     ctx_cmps = extract32(cpu->dbgdidr, 20, 4);
4795
4796     assert(ctx_cmps <= brps);
4797
4798     /* The DBGDIDR and ID_AA64DFR0_EL1 define various properties
4799      * of the debug registers such as number of breakpoints;
4800      * check that if they both exist then they agree.
4801      */
4802     if (arm_feature(&cpu->env, ARM_FEATURE_AARCH64)) {
4803         assert(extract32(cpu->id_aa64dfr0, 12, 4) == brps);
4804         assert(extract32(cpu->id_aa64dfr0, 20, 4) == wrps);
4805         assert(extract32(cpu->id_aa64dfr0, 28, 4) == ctx_cmps);
4806     }
4807
4808     define_one_arm_cp_reg(cpu, &dbgdidr);
4809     define_arm_cp_regs(cpu, debug_cp_reginfo);
4810
4811     if (arm_feature(&cpu->env, ARM_FEATURE_LPAE)) {
4812         define_arm_cp_regs(cpu, debug_lpae_cp_reginfo);
4813     }
4814
4815     for (i = 0; i < brps + 1; i++) {
4816         ARMCPRegInfo dbgregs[] = {
4817             { .name = "DBGBVR", .state = ARM_CP_STATE_BOTH,
4818               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 4,
4819               .access = PL1_RW, .accessfn = access_tda,
4820               .fieldoffset = offsetof(CPUARMState, cp15.dbgbvr[i]),
4821               .writefn = dbgbvr_write, .raw_writefn = raw_write
4822             },
4823             { .name = "DBGBCR", .state = ARM_CP_STATE_BOTH,
4824               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 5,
4825               .access = PL1_RW, .accessfn = access_tda,
4826               .fieldoffset = offsetof(CPUARMState, cp15.dbgbcr[i]),
4827               .writefn = dbgbcr_write, .raw_writefn = raw_write
4828             },
4829             REGINFO_SENTINEL
4830         };
4831         define_arm_cp_regs(cpu, dbgregs);
4832     }
4833
4834     for (i = 0; i < wrps + 1; i++) {
4835         ARMCPRegInfo dbgregs[] = {
4836             { .name = "DBGWVR", .state = ARM_CP_STATE_BOTH,
4837               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 6,
4838               .access = PL1_RW, .accessfn = access_tda,
4839               .fieldoffset = offsetof(CPUARMState, cp15.dbgwvr[i]),
4840               .writefn = dbgwvr_write, .raw_writefn = raw_write
4841             },
4842             { .name = "DBGWCR", .state = ARM_CP_STATE_BOTH,
4843               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 7,
4844               .access = PL1_RW, .accessfn = access_tda,
4845               .fieldoffset = offsetof(CPUARMState, cp15.dbgwcr[i]),
4846               .writefn = dbgwcr_write, .raw_writefn = raw_write
4847             },
4848             REGINFO_SENTINEL
4849         };
4850         define_arm_cp_regs(cpu, dbgregs);
4851     }
4852 }
4853
4854 /* We don't know until after realize whether there's a GICv3
4855  * attached, and that is what registers the gicv3 sysregs.
4856  * So we have to fill in the GIC fields in ID_PFR/ID_PFR1_EL1/ID_AA64PFR0_EL1
4857  * at runtime.
4858  */
4859 static uint64_t id_pfr1_read(CPUARMState *env, const ARMCPRegInfo *ri)
4860 {
4861     ARMCPU *cpu = arm_env_get_cpu(env);
4862     uint64_t pfr1 = cpu->id_pfr1;
4863
4864     if (env->gicv3state) {
4865         pfr1 |= 1 << 28;
4866     }
4867     return pfr1;
4868 }
4869
4870 static uint64_t id_aa64pfr0_read(CPUARMState *env, const ARMCPRegInfo *ri)
4871 {
4872     ARMCPU *cpu = arm_env_get_cpu(env);
4873     uint64_t pfr0 = cpu->id_aa64pfr0;
4874
4875     if (env->gicv3state) {
4876         pfr0 |= 1 << 24;
4877     }
4878     return pfr0;
4879 }
4880
4881 void register_cp_regs_for_features(ARMCPU *cpu)
4882 {
4883     /* Register all the coprocessor registers based on feature bits */
4884     CPUARMState *env = &cpu->env;
4885     if (arm_feature(env, ARM_FEATURE_M)) {
4886         /* M profile has no coprocessor registers */
4887         return;
4888     }
4889
4890     define_arm_cp_regs(cpu, cp_reginfo);
4891     if (!arm_feature(env, ARM_FEATURE_V8)) {
4892         /* Must go early as it is full of wildcards that may be
4893          * overridden by later definitions.
4894          */
4895         define_arm_cp_regs(cpu, not_v8_cp_reginfo);
4896     }
4897
4898     if (arm_feature(env, ARM_FEATURE_V6)) {
4899         /* The ID registers all have impdef reset values */
4900         ARMCPRegInfo v6_idregs[] = {
4901             { .name = "ID_PFR0", .state = ARM_CP_STATE_BOTH,
4902               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 0,
4903               .access = PL1_R, .type = ARM_CP_CONST,
4904               .resetvalue = cpu->id_pfr0 },
4905             /* ID_PFR1 is not a plain ARM_CP_CONST because we don't know
4906              * the value of the GIC field until after we define these regs.
4907              */
4908             { .name = "ID_PFR1", .state = ARM_CP_STATE_BOTH,
4909               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 1,
4910               .access = PL1_R, .type = ARM_CP_NO_RAW,
4911               .readfn = id_pfr1_read,
4912               .writefn = arm_cp_write_ignore },
4913             { .name = "ID_DFR0", .state = ARM_CP_STATE_BOTH,
4914               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 2,
4915               .access = PL1_R, .type = ARM_CP_CONST,
4916               .resetvalue = cpu->id_dfr0 },
4917             { .name = "ID_AFR0", .state = ARM_CP_STATE_BOTH,
4918               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 3,
4919               .access = PL1_R, .type = ARM_CP_CONST,
4920               .resetvalue = cpu->id_afr0 },
4921             { .name = "ID_MMFR0", .state = ARM_CP_STATE_BOTH,
4922               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 4,
4923               .access = PL1_R, .type = ARM_CP_CONST,
4924               .resetvalue = cpu->id_mmfr0 },
4925             { .name = "ID_MMFR1", .state = ARM_CP_STATE_BOTH,
4926               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 5,
4927               .access = PL1_R, .type = ARM_CP_CONST,
4928               .resetvalue = cpu->id_mmfr1 },
4929             { .name = "ID_MMFR2", .state = ARM_CP_STATE_BOTH,
4930               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 6,
4931               .access = PL1_R, .type = ARM_CP_CONST,
4932               .resetvalue = cpu->id_mmfr2 },
4933             { .name = "ID_MMFR3", .state = ARM_CP_STATE_BOTH,
4934               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 7,
4935               .access = PL1_R, .type = ARM_CP_CONST,
4936               .resetvalue = cpu->id_mmfr3 },
4937             { .name = "ID_ISAR0", .state = ARM_CP_STATE_BOTH,
4938               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 0,
4939               .access = PL1_R, .type = ARM_CP_CONST,
4940               .resetvalue = cpu->id_isar0 },
4941             { .name = "ID_ISAR1", .state = ARM_CP_STATE_BOTH,
4942               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 1,
4943               .access = PL1_R, .type = ARM_CP_CONST,
4944               .resetvalue = cpu->id_isar1 },
4945             { .name = "ID_ISAR2", .state = ARM_CP_STATE_BOTH,
4946               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 2,
4947               .access = PL1_R, .type = ARM_CP_CONST,
4948               .resetvalue = cpu->id_isar2 },
4949             { .name = "ID_ISAR3", .state = ARM_CP_STATE_BOTH,
4950               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 3,
4951               .access = PL1_R, .type = ARM_CP_CONST,
4952               .resetvalue = cpu->id_isar3 },
4953             { .name = "ID_ISAR4", .state = ARM_CP_STATE_BOTH,
4954               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 4,
4955               .access = PL1_R, .type = ARM_CP_CONST,
4956               .resetvalue = cpu->id_isar4 },
4957             { .name = "ID_ISAR5", .state = ARM_CP_STATE_BOTH,
4958               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 5,
4959               .access = PL1_R, .type = ARM_CP_CONST,
4960               .resetvalue = cpu->id_isar5 },
4961             { .name = "ID_MMFR4", .state = ARM_CP_STATE_BOTH,
4962               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 6,
4963               .access = PL1_R, .type = ARM_CP_CONST,
4964               .resetvalue = cpu->id_mmfr4 },
4965             { .name = "ID_ISAR6", .state = ARM_CP_STATE_BOTH,
4966               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 7,
4967               .access = PL1_R, .type = ARM_CP_CONST,
4968               .resetvalue = cpu->id_isar6 },
4969             REGINFO_SENTINEL
4970         };
4971         define_arm_cp_regs(cpu, v6_idregs);
4972         define_arm_cp_regs(cpu, v6_cp_reginfo);
4973     } else {
4974         define_arm_cp_regs(cpu, not_v6_cp_reginfo);
4975     }
4976     if (arm_feature(env, ARM_FEATURE_V6K)) {
4977         define_arm_cp_regs(cpu, v6k_cp_reginfo);
4978     }
4979     if (arm_feature(env, ARM_FEATURE_V7MP) &&
4980         !arm_feature(env, ARM_FEATURE_PMSA)) {
4981         define_arm_cp_regs(cpu, v7mp_cp_reginfo);
4982     }
4983     if (arm_feature(env, ARM_FEATURE_V7)) {
4984         /* v7 performance monitor control register: same implementor
4985          * field as main ID register, and we implement only the cycle
4986          * count register.
4987          */
4988 #ifndef CONFIG_USER_ONLY
4989         ARMCPRegInfo pmcr = {
4990             .name = "PMCR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 0,
4991             .access = PL0_RW,
4992             .type = ARM_CP_IO | ARM_CP_ALIAS,
4993             .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmcr),
4994             .accessfn = pmreg_access, .writefn = pmcr_write,
4995             .raw_writefn = raw_write,
4996         };
4997         ARMCPRegInfo pmcr64 = {
4998             .name = "PMCR_EL0", .state = ARM_CP_STATE_AA64,
4999             .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 0,
5000             .access = PL0_RW, .accessfn = pmreg_access,
5001             .type = ARM_CP_IO,
5002             .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcr),
5003             .resetvalue = cpu->midr & 0xff000000,
5004             .writefn = pmcr_write, .raw_writefn = raw_write,
5005         };
5006         define_one_arm_cp_reg(cpu, &pmcr);
5007         define_one_arm_cp_reg(cpu, &pmcr64);
5008 #endif
5009         ARMCPRegInfo clidr = {
5010             .name = "CLIDR", .state = ARM_CP_STATE_BOTH,
5011             .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 1,
5012             .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->clidr
5013         };
5014         define_one_arm_cp_reg(cpu, &clidr);
5015         define_arm_cp_regs(cpu, v7_cp_reginfo);
5016         define_debug_regs(cpu);
5017     } else {
5018         define_arm_cp_regs(cpu, not_v7_cp_reginfo);
5019     }
5020     if (arm_feature(env, ARM_FEATURE_V8)) {
5021         /* AArch64 ID registers, which all have impdef reset values.
5022          * Note that within the ID register ranges the unused slots
5023          * must all RAZ, not UNDEF; future architecture versions may
5024          * define new registers here.
5025          */
5026         ARMCPRegInfo v8_idregs[] = {
5027             /* ID_AA64PFR0_EL1 is not a plain ARM_CP_CONST because we don't
5028              * know the right value for the GIC field until after we
5029              * define these regs.
5030              */
5031             { .name = "ID_AA64PFR0_EL1", .state = ARM_CP_STATE_AA64,
5032               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 0,
5033               .access = PL1_R, .type = ARM_CP_NO_RAW,
5034               .readfn = id_aa64pfr0_read,
5035               .writefn = arm_cp_write_ignore },
5036             { .name = "ID_AA64PFR1_EL1", .state = ARM_CP_STATE_AA64,
5037               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 1,
5038               .access = PL1_R, .type = ARM_CP_CONST,
5039               .resetvalue = cpu->id_aa64pfr1},
5040             { .name = "ID_AA64PFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5041               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 2,
5042               .access = PL1_R, .type = ARM_CP_CONST,
5043               .resetvalue = 0 },
5044             { .name = "ID_AA64PFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5045               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 3,
5046               .access = PL1_R, .type = ARM_CP_CONST,
5047               .resetvalue = 0 },
5048             { .name = "ID_AA64ZFR0_EL1", .state = ARM_CP_STATE_AA64,
5049               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 4,
5050               .access = PL1_R, .type = ARM_CP_CONST,
5051               /* At present, only SVEver == 0 is defined anyway.  */
5052               .resetvalue = 0 },
5053             { .name = "ID_AA64PFR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5054               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 5,
5055               .access = PL1_R, .type = ARM_CP_CONST,
5056               .resetvalue = 0 },
5057             { .name = "ID_AA64PFR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5058               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 6,
5059               .access = PL1_R, .type = ARM_CP_CONST,
5060               .resetvalue = 0 },
5061             { .name = "ID_AA64PFR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5062               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 7,
5063               .access = PL1_R, .type = ARM_CP_CONST,
5064               .resetvalue = 0 },
5065             { .name = "ID_AA64DFR0_EL1", .state = ARM_CP_STATE_AA64,
5066               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 0,
5067               .access = PL1_R, .type = ARM_CP_CONST,
5068               .resetvalue = cpu->id_aa64dfr0 },
5069             { .name = "ID_AA64DFR1_EL1", .state = ARM_CP_STATE_AA64,
5070               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 1,
5071               .access = PL1_R, .type = ARM_CP_CONST,
5072               .resetvalue = cpu->id_aa64dfr1 },
5073             { .name = "ID_AA64DFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5074               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 2,
5075               .access = PL1_R, .type = ARM_CP_CONST,
5076               .resetvalue = 0 },
5077             { .name = "ID_AA64DFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5078               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 3,
5079               .access = PL1_R, .type = ARM_CP_CONST,
5080               .resetvalue = 0 },
5081             { .name = "ID_AA64AFR0_EL1", .state = ARM_CP_STATE_AA64,
5082               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 4,
5083               .access = PL1_R, .type = ARM_CP_CONST,
5084               .resetvalue = cpu->id_aa64afr0 },
5085             { .name = "ID_AA64AFR1_EL1", .state = ARM_CP_STATE_AA64,
5086               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 5,
5087               .access = PL1_R, .type = ARM_CP_CONST,
5088               .resetvalue = cpu->id_aa64afr1 },
5089             { .name = "ID_AA64AFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5090               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 6,
5091               .access = PL1_R, .type = ARM_CP_CONST,
5092               .resetvalue = 0 },
5093             { .name = "ID_AA64AFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5094               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 7,
5095               .access = PL1_R, .type = ARM_CP_CONST,
5096               .resetvalue = 0 },
5097             { .name = "ID_AA64ISAR0_EL1", .state = ARM_CP_STATE_AA64,
5098               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 0,
5099               .access = PL1_R, .type = ARM_CP_CONST,
5100               .resetvalue = cpu->id_aa64isar0 },
5101             { .name = "ID_AA64ISAR1_EL1", .state = ARM_CP_STATE_AA64,
5102               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 1,
5103               .access = PL1_R, .type = ARM_CP_CONST,
5104               .resetvalue = cpu->id_aa64isar1 },
5105             { .name = "ID_AA64ISAR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5106               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 2,
5107               .access = PL1_R, .type = ARM_CP_CONST,
5108               .resetvalue = 0 },
5109             { .name = "ID_AA64ISAR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5110               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 3,
5111               .access = PL1_R, .type = ARM_CP_CONST,
5112               .resetvalue = 0 },
5113             { .name = "ID_AA64ISAR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5114               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 4,
5115               .access = PL1_R, .type = ARM_CP_CONST,
5116               .resetvalue = 0 },
5117             { .name = "ID_AA64ISAR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5118               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 5,
5119               .access = PL1_R, .type = ARM_CP_CONST,
5120               .resetvalue = 0 },
5121             { .name = "ID_AA64ISAR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5122               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 6,
5123               .access = PL1_R, .type = ARM_CP_CONST,
5124               .resetvalue = 0 },
5125             { .name = "ID_AA64ISAR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5126               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 7,
5127               .access = PL1_R, .type = ARM_CP_CONST,
5128               .resetvalue = 0 },
5129             { .name = "ID_AA64MMFR0_EL1", .state = ARM_CP_STATE_AA64,
5130               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 0,
5131               .access = PL1_R, .type = ARM_CP_CONST,
5132               .resetvalue = cpu->id_aa64mmfr0 },
5133             { .name = "ID_AA64MMFR1_EL1", .state = ARM_CP_STATE_AA64,
5134               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 1,
5135               .access = PL1_R, .type = ARM_CP_CONST,
5136               .resetvalue = cpu->id_aa64mmfr1 },
5137             { .name = "ID_AA64MMFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5138               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 2,
5139               .access = PL1_R, .type = ARM_CP_CONST,
5140               .resetvalue = 0 },
5141             { .name = "ID_AA64MMFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5142               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 3,
5143               .access = PL1_R, .type = ARM_CP_CONST,
5144               .resetvalue = 0 },
5145             { .name = "ID_AA64MMFR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5146               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 4,
5147               .access = PL1_R, .type = ARM_CP_CONST,
5148               .resetvalue = 0 },
5149             { .name = "ID_AA64MMFR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5150               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 5,
5151               .access = PL1_R, .type = ARM_CP_CONST,
5152               .resetvalue = 0 },
5153             { .name = "ID_AA64MMFR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5154               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 6,
5155               .access = PL1_R, .type = ARM_CP_CONST,
5156               .resetvalue = 0 },
5157             { .name = "ID_AA64MMFR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5158               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 7,
5159               .access = PL1_R, .type = ARM_CP_CONST,
5160               .resetvalue = 0 },
5161             { .name = "MVFR0_EL1", .state = ARM_CP_STATE_AA64,
5162               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 0,
5163               .access = PL1_R, .type = ARM_CP_CONST,
5164               .resetvalue = cpu->mvfr0 },
5165             { .name = "MVFR1_EL1", .state = ARM_CP_STATE_AA64,
5166               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 1,
5167               .access = PL1_R, .type = ARM_CP_CONST,
5168               .resetvalue = cpu->mvfr1 },
5169             { .name = "MVFR2_EL1", .state = ARM_CP_STATE_AA64,
5170               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 2,
5171               .access = PL1_R, .type = ARM_CP_CONST,
5172               .resetvalue = cpu->mvfr2 },
5173             { .name = "MVFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5174               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 3,
5175               .access = PL1_R, .type = ARM_CP_CONST,
5176               .resetvalue = 0 },
5177             { .name = "MVFR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5178               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 4,
5179               .access = PL1_R, .type = ARM_CP_CONST,
5180               .resetvalue = 0 },
5181             { .name = "MVFR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5182               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 5,
5183               .access = PL1_R, .type = ARM_CP_CONST,
5184               .resetvalue = 0 },
5185             { .name = "MVFR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5186               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 6,
5187               .access = PL1_R, .type = ARM_CP_CONST,
5188               .resetvalue = 0 },
5189             { .name = "MVFR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
5190               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 7,
5191               .access = PL1_R, .type = ARM_CP_CONST,
5192               .resetvalue = 0 },
5193             { .name = "PMCEID0", .state = ARM_CP_STATE_AA32,
5194               .cp = 15, .opc1 = 0, .crn = 9, .crm = 12, .opc2 = 6,
5195               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
5196               .resetvalue = cpu->pmceid0 },
5197             { .name = "PMCEID0_EL0", .state = ARM_CP_STATE_AA64,
5198               .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 6,
5199               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
5200               .resetvalue = cpu->pmceid0 },
5201             { .name = "PMCEID1", .state = ARM_CP_STATE_AA32,
5202               .cp = 15, .opc1 = 0, .crn = 9, .crm = 12, .opc2 = 7,
5203               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
5204               .resetvalue = cpu->pmceid1 },
5205             { .name = "PMCEID1_EL0", .state = ARM_CP_STATE_AA64,
5206               .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 7,
5207               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
5208               .resetvalue = cpu->pmceid1 },
5209             REGINFO_SENTINEL
5210         };
5211         /* RVBAR_EL1 is only implemented if EL1 is the highest EL */
5212         if (!arm_feature(env, ARM_FEATURE_EL3) &&
5213             !arm_feature(env, ARM_FEATURE_EL2)) {
5214             ARMCPRegInfo rvbar = {
5215                 .name = "RVBAR_EL1", .state = ARM_CP_STATE_AA64,
5216                 .opc0 = 3, .opc1 = 0, .crn = 12, .crm = 0, .opc2 = 1,
5217                 .type = ARM_CP_CONST, .access = PL1_R, .resetvalue = cpu->rvbar
5218             };
5219             define_one_arm_cp_reg(cpu, &rvbar);
5220         }
5221         define_arm_cp_regs(cpu, v8_idregs);
5222         define_arm_cp_regs(cpu, v8_cp_reginfo);
5223     }
5224     if (arm_feature(env, ARM_FEATURE_EL2)) {
5225         uint64_t vmpidr_def = mpidr_read_val(env);
5226         ARMCPRegInfo vpidr_regs[] = {
5227             { .name = "VPIDR", .state = ARM_CP_STATE_AA32,
5228               .cp = 15, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 0,
5229               .access = PL2_RW, .accessfn = access_el3_aa32ns,
5230               .resetvalue = cpu->midr, .type = ARM_CP_ALIAS,
5231               .fieldoffset = offsetoflow32(CPUARMState, cp15.vpidr_el2) },
5232             { .name = "VPIDR_EL2", .state = ARM_CP_STATE_AA64,
5233               .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 0,
5234               .access = PL2_RW, .resetvalue = cpu->midr,
5235               .fieldoffset = offsetof(CPUARMState, cp15.vpidr_el2) },
5236             { .name = "VMPIDR", .state = ARM_CP_STATE_AA32,
5237               .cp = 15, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 5,
5238               .access = PL2_RW, .accessfn = access_el3_aa32ns,
5239               .resetvalue = vmpidr_def, .type = ARM_CP_ALIAS,
5240               .fieldoffset = offsetoflow32(CPUARMState, cp15.vmpidr_el2) },
5241             { .name = "VMPIDR_EL2", .state = ARM_CP_STATE_AA64,
5242               .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 5,
5243               .access = PL2_RW,
5244               .resetvalue = vmpidr_def,
5245               .fieldoffset = offsetof(CPUARMState, cp15.vmpidr_el2) },
5246             REGINFO_SENTINEL
5247         };
5248         define_arm_cp_regs(cpu, vpidr_regs);
5249         define_arm_cp_regs(cpu, el2_cp_reginfo);
5250         if (arm_feature(env, ARM_FEATURE_V8)) {
5251             define_arm_cp_regs(cpu, el2_v8_cp_reginfo);
5252         }
5253         /* RVBAR_EL2 is only implemented if EL2 is the highest EL */
5254         if (!arm_feature(env, ARM_FEATURE_EL3)) {
5255             ARMCPRegInfo rvbar = {
5256                 .name = "RVBAR_EL2", .state = ARM_CP_STATE_AA64,
5257                 .opc0 = 3, .opc1 = 4, .crn = 12, .crm = 0, .opc2 = 1,
5258                 .type = ARM_CP_CONST, .access = PL2_R, .resetvalue = cpu->rvbar
5259             };
5260             define_one_arm_cp_reg(cpu, &rvbar);
5261         }
5262     } else {
5263         /* If EL2 is missing but higher ELs are enabled, we need to
5264          * register the no_el2 reginfos.
5265          */
5266         if (arm_feature(env, ARM_FEATURE_EL3)) {
5267             /* When EL3 exists but not EL2, VPIDR and VMPIDR take the value
5268              * of MIDR_EL1 and MPIDR_EL1.
5269              */
5270             ARMCPRegInfo vpidr_regs[] = {
5271                 { .name = "VPIDR_EL2", .state = ARM_CP_STATE_BOTH,
5272                   .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 0,
5273                   .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
5274                   .type = ARM_CP_CONST, .resetvalue = cpu->midr,
5275                   .fieldoffset = offsetof(CPUARMState, cp15.vpidr_el2) },
5276                 { .name = "VMPIDR_EL2", .state = ARM_CP_STATE_BOTH,
5277                   .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 5,
5278                   .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
5279                   .type = ARM_CP_NO_RAW,
5280                   .writefn = arm_cp_write_ignore, .readfn = mpidr_read },
5281                 REGINFO_SENTINEL
5282             };
5283             define_arm_cp_regs(cpu, vpidr_regs);
5284             define_arm_cp_regs(cpu, el3_no_el2_cp_reginfo);
5285             if (arm_feature(env, ARM_FEATURE_V8)) {
5286                 define_arm_cp_regs(cpu, el3_no_el2_v8_cp_reginfo);
5287             }
5288         }
5289     }
5290     if (arm_feature(env, ARM_FEATURE_EL3)) {
5291         define_arm_cp_regs(cpu, el3_cp_reginfo);
5292         ARMCPRegInfo el3_regs[] = {
5293             { .name = "RVBAR_EL3", .state = ARM_CP_STATE_AA64,
5294               .opc0 = 3, .opc1 = 6, .crn = 12, .crm = 0, .opc2 = 1,
5295               .type = ARM_CP_CONST, .access = PL3_R, .resetvalue = cpu->rvbar },
5296             { .name = "SCTLR_EL3", .state = ARM_CP_STATE_AA64,
5297               .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 0, .opc2 = 0,
5298               .access = PL3_RW,
5299               .raw_writefn = raw_write, .writefn = sctlr_write,
5300               .fieldoffset = offsetof(CPUARMState, cp15.sctlr_el[3]),
5301               .resetvalue = cpu->reset_sctlr },
5302             REGINFO_SENTINEL
5303         };
5304
5305         define_arm_cp_regs(cpu, el3_regs);
5306     }
5307     /* The behaviour of NSACR is sufficiently various that we don't
5308      * try to describe it in a single reginfo:
5309      *  if EL3 is 64 bit, then trap to EL3 from S EL1,
5310      *     reads as constant 0xc00 from NS EL1 and NS EL2
5311      *  if EL3 is 32 bit, then RW at EL3, RO at NS EL1 and NS EL2
5312      *  if v7 without EL3, register doesn't exist
5313      *  if v8 without EL3, reads as constant 0xc00 from NS EL1 and NS EL2
5314      */
5315     if (arm_feature(env, ARM_FEATURE_EL3)) {
5316         if (arm_feature(env, ARM_FEATURE_AARCH64)) {
5317             ARMCPRegInfo nsacr = {
5318                 .name = "NSACR", .type = ARM_CP_CONST,
5319                 .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 2,
5320                 .access = PL1_RW, .accessfn = nsacr_access,
5321                 .resetvalue = 0xc00
5322             };
5323             define_one_arm_cp_reg(cpu, &nsacr);
5324         } else {
5325             ARMCPRegInfo nsacr = {
5326                 .name = "NSACR",
5327                 .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 2,
5328                 .access = PL3_RW | PL1_R,
5329                 .resetvalue = 0,
5330                 .fieldoffset = offsetof(CPUARMState, cp15.nsacr)
5331             };
5332             define_one_arm_cp_reg(cpu, &nsacr);
5333         }
5334     } else {
5335         if (arm_feature(env, ARM_FEATURE_V8)) {
5336             ARMCPRegInfo nsacr = {
5337                 .name = "NSACR", .type = ARM_CP_CONST,
5338                 .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 2,
5339                 .access = PL1_R,
5340                 .resetvalue = 0xc00
5341             };
5342             define_one_arm_cp_reg(cpu, &nsacr);
5343         }
5344     }
5345
5346     if (arm_feature(env, ARM_FEATURE_PMSA)) {
5347         if (arm_feature(env, ARM_FEATURE_V6)) {
5348             /* PMSAv6 not implemented */
5349             assert(arm_feature(env, ARM_FEATURE_V7));
5350             define_arm_cp_regs(cpu, vmsa_pmsa_cp_reginfo);
5351             define_arm_cp_regs(cpu, pmsav7_cp_reginfo);
5352         } else {
5353             define_arm_cp_regs(cpu, pmsav5_cp_reginfo);
5354         }
5355     } else {
5356         define_arm_cp_regs(cpu, vmsa_pmsa_cp_reginfo);
5357         define_arm_cp_regs(cpu, vmsa_cp_reginfo);
5358     }
5359     if (arm_feature(env, ARM_FEATURE_THUMB2EE)) {
5360         define_arm_cp_regs(cpu, t2ee_cp_reginfo);
5361     }
5362     if (arm_feature(env, ARM_FEATURE_GENERIC_TIMER)) {
5363         define_arm_cp_regs(cpu, generic_timer_cp_reginfo);
5364     }
5365     if (arm_feature(env, ARM_FEATURE_VAPA)) {
5366         define_arm_cp_regs(cpu, vapa_cp_reginfo);
5367     }
5368     if (arm_feature(env, ARM_FEATURE_CACHE_TEST_CLEAN)) {
5369         define_arm_cp_regs(cpu, cache_test_clean_cp_reginfo);
5370     }
5371     if (arm_feature(env, ARM_FEATURE_CACHE_DIRTY_REG)) {
5372         define_arm_cp_regs(cpu, cache_dirty_status_cp_reginfo);
5373     }
5374     if (arm_feature(env, ARM_FEATURE_CACHE_BLOCK_OPS)) {
5375         define_arm_cp_regs(cpu, cache_block_ops_cp_reginfo);
5376     }
5377     if (arm_feature(env, ARM_FEATURE_OMAPCP)) {
5378         define_arm_cp_regs(cpu, omap_cp_reginfo);
5379     }
5380     if (arm_feature(env, ARM_FEATURE_STRONGARM)) {
5381         define_arm_cp_regs(cpu, strongarm_cp_reginfo);
5382     }
5383     if (arm_feature(env, ARM_FEATURE_XSCALE)) {
5384         define_arm_cp_regs(cpu, xscale_cp_reginfo);
5385     }
5386     if (arm_feature(env, ARM_FEATURE_DUMMY_C15_REGS)) {
5387         define_arm_cp_regs(cpu, dummy_c15_cp_reginfo);
5388     }
5389     if (arm_feature(env, ARM_FEATURE_LPAE)) {
5390         define_arm_cp_regs(cpu, lpae_cp_reginfo);
5391     }
5392     /* Slightly awkwardly, the OMAP and StrongARM cores need all of
5393      * cp15 crn=0 to be writes-ignored, whereas for other cores they should
5394      * be read-only (ie write causes UNDEF exception).
5395      */
5396     {
5397         ARMCPRegInfo id_pre_v8_midr_cp_reginfo[] = {
5398             /* Pre-v8 MIDR space.
5399              * Note that the MIDR isn't a simple constant register because
5400              * of the TI925 behaviour where writes to another register can
5401              * cause the MIDR value to change.
5402              *
5403              * Unimplemented registers in the c15 0 0 0 space default to
5404              * MIDR. Define MIDR first as this entire space, then CTR, TCMTR
5405              * and friends override accordingly.
5406              */
5407             { .name = "MIDR",
5408               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = CP_ANY,
5409               .access = PL1_R, .resetvalue = cpu->midr,
5410               .writefn = arm_cp_write_ignore, .raw_writefn = raw_write,
5411               .readfn = midr_read,
5412               .fieldoffset = offsetof(CPUARMState, cp15.c0_cpuid),
5413               .type = ARM_CP_OVERRIDE },
5414             /* crn = 0 op1 = 0 crm = 3..7 : currently unassigned; we RAZ. */
5415             { .name = "DUMMY",
5416               .cp = 15, .crn = 0, .crm = 3, .opc1 = 0, .opc2 = CP_ANY,
5417               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5418             { .name = "DUMMY",
5419               .cp = 15, .crn = 0, .crm = 4, .opc1 = 0, .opc2 = CP_ANY,
5420               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5421             { .name = "DUMMY",
5422               .cp = 15, .crn = 0, .crm = 5, .opc1 = 0, .opc2 = CP_ANY,
5423               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5424             { .name = "DUMMY",
5425               .cp = 15, .crn = 0, .crm = 6, .opc1 = 0, .opc2 = CP_ANY,
5426               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5427             { .name = "DUMMY",
5428               .cp = 15, .crn = 0, .crm = 7, .opc1 = 0, .opc2 = CP_ANY,
5429               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5430             REGINFO_SENTINEL
5431         };
5432         ARMCPRegInfo id_v8_midr_cp_reginfo[] = {
5433             { .name = "MIDR_EL1", .state = ARM_CP_STATE_BOTH,
5434               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 0, .opc2 = 0,
5435               .access = PL1_R, .type = ARM_CP_NO_RAW, .resetvalue = cpu->midr,
5436               .fieldoffset = offsetof(CPUARMState, cp15.c0_cpuid),
5437               .readfn = midr_read },
5438             /* crn = 0 op1 = 0 crm = 0 op2 = 4,7 : AArch32 aliases of MIDR */
5439             { .name = "MIDR", .type = ARM_CP_ALIAS | ARM_CP_CONST,
5440               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 4,
5441               .access = PL1_R, .resetvalue = cpu->midr },
5442             { .name = "MIDR", .type = ARM_CP_ALIAS | ARM_CP_CONST,
5443               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 7,
5444               .access = PL1_R, .resetvalue = cpu->midr },
5445             { .name = "REVIDR_EL1", .state = ARM_CP_STATE_BOTH,
5446               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 0, .opc2 = 6,
5447               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->revidr },
5448             REGINFO_SENTINEL
5449         };
5450         ARMCPRegInfo id_cp_reginfo[] = {
5451             /* These are common to v8 and pre-v8 */
5452             { .name = "CTR",
5453               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 1,
5454               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->ctr },
5455             { .name = "CTR_EL0", .state = ARM_CP_STATE_AA64,
5456               .opc0 = 3, .opc1 = 3, .opc2 = 1, .crn = 0, .crm = 0,
5457               .access = PL0_R, .accessfn = ctr_el0_access,
5458               .type = ARM_CP_CONST, .resetvalue = cpu->ctr },
5459             /* TCMTR and TLBTR exist in v8 but have no 64-bit versions */
5460             { .name = "TCMTR",
5461               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 2,
5462               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5463             REGINFO_SENTINEL
5464         };
5465         /* TLBTR is specific to VMSA */
5466         ARMCPRegInfo id_tlbtr_reginfo = {
5467               .name = "TLBTR",
5468               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 3,
5469               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0,
5470         };
5471         /* MPUIR is specific to PMSA V6+ */
5472         ARMCPRegInfo id_mpuir_reginfo = {
5473               .name = "MPUIR",
5474               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 4,
5475               .access = PL1_R, .type = ARM_CP_CONST,
5476               .resetvalue = cpu->pmsav7_dregion << 8
5477         };
5478         ARMCPRegInfo crn0_wi_reginfo = {
5479             .name = "CRN0_WI", .cp = 15, .crn = 0, .crm = CP_ANY,
5480             .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_W,
5481             .type = ARM_CP_NOP | ARM_CP_OVERRIDE
5482         };
5483         if (arm_feature(env, ARM_FEATURE_OMAPCP) ||
5484             arm_feature(env, ARM_FEATURE_STRONGARM)) {
5485             ARMCPRegInfo *r;
5486             /* Register the blanket "writes ignored" value first to cover the
5487              * whole space. Then update the specific ID registers to allow write
5488              * access, so that they ignore writes rather than causing them to
5489              * UNDEF.
5490              */
5491             define_one_arm_cp_reg(cpu, &crn0_wi_reginfo);
5492             for (r = id_pre_v8_midr_cp_reginfo;
5493                  r->type != ARM_CP_SENTINEL; r++) {
5494                 r->access = PL1_RW;
5495             }
5496             for (r = id_cp_reginfo; r->type != ARM_CP_SENTINEL; r++) {
5497                 r->access = PL1_RW;
5498             }
5499             id_mpuir_reginfo.access = PL1_RW;
5500             id_tlbtr_reginfo.access = PL1_RW;
5501         }
5502         if (arm_feature(env, ARM_FEATURE_V8)) {
5503             define_arm_cp_regs(cpu, id_v8_midr_cp_reginfo);
5504         } else {
5505             define_arm_cp_regs(cpu, id_pre_v8_midr_cp_reginfo);
5506         }
5507         define_arm_cp_regs(cpu, id_cp_reginfo);
5508         if (!arm_feature(env, ARM_FEATURE_PMSA)) {
5509             define_one_arm_cp_reg(cpu, &id_tlbtr_reginfo);
5510         } else if (arm_feature(env, ARM_FEATURE_V7)) {
5511             define_one_arm_cp_reg(cpu, &id_mpuir_reginfo);
5512         }
5513     }
5514
5515     if (arm_feature(env, ARM_FEATURE_MPIDR)) {
5516         define_arm_cp_regs(cpu, mpidr_cp_reginfo);
5517     }
5518
5519     if (arm_feature(env, ARM_FEATURE_AUXCR)) {
5520         ARMCPRegInfo auxcr_reginfo[] = {
5521             { .name = "ACTLR_EL1", .state = ARM_CP_STATE_BOTH,
5522               .opc0 = 3, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 1,
5523               .access = PL1_RW, .type = ARM_CP_CONST,
5524               .resetvalue = cpu->reset_auxcr },
5525             { .name = "ACTLR_EL2", .state = ARM_CP_STATE_BOTH,
5526               .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 1,
5527               .access = PL2_RW, .type = ARM_CP_CONST,
5528               .resetvalue = 0 },
5529             { .name = "ACTLR_EL3", .state = ARM_CP_STATE_AA64,
5530               .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 0, .opc2 = 1,
5531               .access = PL3_RW, .type = ARM_CP_CONST,
5532               .resetvalue = 0 },
5533             REGINFO_SENTINEL
5534         };
5535         define_arm_cp_regs(cpu, auxcr_reginfo);
5536         if (arm_feature(env, ARM_FEATURE_V8)) {
5537             /* HACTLR2 maps to ACTLR_EL2[63:32] and is not in ARMv7 */
5538             ARMCPRegInfo hactlr2_reginfo = {
5539                 .name = "HACTLR2", .state = ARM_CP_STATE_AA32,
5540                 .cp = 15, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 3,
5541                 .access = PL2_RW, .type = ARM_CP_CONST,
5542                 .resetvalue = 0
5543             };
5544             define_one_arm_cp_reg(cpu, &hactlr2_reginfo);
5545         }
5546     }
5547
5548     if (arm_feature(env, ARM_FEATURE_CBAR)) {
5549         if (arm_feature(env, ARM_FEATURE_AARCH64)) {
5550             /* 32 bit view is [31:18] 0...0 [43:32]. */
5551             uint32_t cbar32 = (extract64(cpu->reset_cbar, 18, 14) << 18)
5552                 | extract64(cpu->reset_cbar, 32, 12);
5553             ARMCPRegInfo cbar_reginfo[] = {
5554                 { .name = "CBAR",
5555                   .type = ARM_CP_CONST,
5556                   .cp = 15, .crn = 15, .crm = 0, .opc1 = 4, .opc2 = 0,
5557                   .access = PL1_R, .resetvalue = cpu->reset_cbar },
5558                 { .name = "CBAR_EL1", .state = ARM_CP_STATE_AA64,
5559                   .type = ARM_CP_CONST,
5560                   .opc0 = 3, .opc1 = 1, .crn = 15, .crm = 3, .opc2 = 0,
5561                   .access = PL1_R, .resetvalue = cbar32 },
5562                 REGINFO_SENTINEL
5563             };
5564             /* We don't implement a r/w 64 bit CBAR currently */
5565             assert(arm_feature(env, ARM_FEATURE_CBAR_RO));
5566             define_arm_cp_regs(cpu, cbar_reginfo);
5567         } else {
5568             ARMCPRegInfo cbar = {
5569                 .name = "CBAR",
5570                 .cp = 15, .crn = 15, .crm = 0, .opc1 = 4, .opc2 = 0,
5571                 .access = PL1_R|PL3_W, .resetvalue = cpu->reset_cbar,
5572                 .fieldoffset = offsetof(CPUARMState,
5573                                         cp15.c15_config_base_address)
5574             };
5575             if (arm_feature(env, ARM_FEATURE_CBAR_RO)) {
5576                 cbar.access = PL1_R;
5577                 cbar.fieldoffset = 0;
5578                 cbar.type = ARM_CP_CONST;
5579             }
5580             define_one_arm_cp_reg(cpu, &cbar);
5581         }
5582     }
5583
5584     if (arm_feature(env, ARM_FEATURE_VBAR)) {
5585         ARMCPRegInfo vbar_cp_reginfo[] = {
5586             { .name = "VBAR", .state = ARM_CP_STATE_BOTH,
5587               .opc0 = 3, .crn = 12, .crm = 0, .opc1 = 0, .opc2 = 0,
5588               .access = PL1_RW, .writefn = vbar_write,
5589               .bank_fieldoffsets = { offsetof(CPUARMState, cp15.vbar_s),
5590                                      offsetof(CPUARMState, cp15.vbar_ns) },
5591               .resetvalue = 0 },
5592             REGINFO_SENTINEL
5593         };
5594         define_arm_cp_regs(cpu, vbar_cp_reginfo);
5595     }
5596
5597     /* Generic registers whose values depend on the implementation */
5598     {
5599         ARMCPRegInfo sctlr = {
5600             .name = "SCTLR", .state = ARM_CP_STATE_BOTH,
5601             .opc0 = 3, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 0,
5602             .access = PL1_RW,
5603             .bank_fieldoffsets = { offsetof(CPUARMState, cp15.sctlr_s),
5604                                    offsetof(CPUARMState, cp15.sctlr_ns) },
5605             .writefn = sctlr_write, .resetvalue = cpu->reset_sctlr,
5606             .raw_writefn = raw_write,
5607         };
5608         if (arm_feature(env, ARM_FEATURE_XSCALE)) {
5609             /* Normally we would always end the TB on an SCTLR write, but Linux
5610              * arch/arm/mach-pxa/sleep.S expects two instructions following
5611              * an MMU enable to execute from cache.  Imitate this behaviour.
5612              */
5613             sctlr.type |= ARM_CP_SUPPRESS_TB_END;
5614         }
5615         define_one_arm_cp_reg(cpu, &sctlr);
5616     }
5617
5618     if (arm_feature(env, ARM_FEATURE_SVE)) {
5619         define_one_arm_cp_reg(cpu, &zcr_el1_reginfo);
5620         if (arm_feature(env, ARM_FEATURE_EL2)) {
5621             define_one_arm_cp_reg(cpu, &zcr_el2_reginfo);
5622         } else {
5623             define_one_arm_cp_reg(cpu, &zcr_no_el2_reginfo);
5624         }
5625         if (arm_feature(env, ARM_FEATURE_EL3)) {
5626             define_one_arm_cp_reg(cpu, &zcr_el3_reginfo);
5627         }
5628     }
5629 }
5630
5631 void arm_cpu_register_gdb_regs_for_features(ARMCPU *cpu)
5632 {
5633     CPUState *cs = CPU(cpu);
5634     CPUARMState *env = &cpu->env;
5635
5636     if (arm_feature(env, ARM_FEATURE_AARCH64)) {
5637         gdb_register_coprocessor(cs, aarch64_fpu_gdb_get_reg,
5638                                  aarch64_fpu_gdb_set_reg,
5639                                  34, "aarch64-fpu.xml", 0);
5640     } else if (arm_feature(env, ARM_FEATURE_NEON)) {
5641         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
5642                                  51, "arm-neon.xml", 0);
5643     } else if (arm_feature(env, ARM_FEATURE_VFP3)) {
5644         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
5645                                  35, "arm-vfp3.xml", 0);
5646     } else if (arm_feature(env, ARM_FEATURE_VFP)) {
5647         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
5648                                  19, "arm-vfp.xml", 0);
5649     }
5650     gdb_register_coprocessor(cs, arm_gdb_get_sysreg, arm_gdb_set_sysreg,
5651                              arm_gen_dynamic_xml(cs),
5652                              "system-registers.xml", 0);
5653 }
5654
5655 /* Sort alphabetically by type name, except for "any". */
5656 static gint arm_cpu_list_compare(gconstpointer a, gconstpointer b)
5657 {
5658     ObjectClass *class_a = (ObjectClass *)a;
5659     ObjectClass *class_b = (ObjectClass *)b;
5660     const char *name_a, *name_b;
5661
5662     name_a = object_class_get_name(class_a);
5663     name_b = object_class_get_name(class_b);
5664     if (strcmp(name_a, "any-" TYPE_ARM_CPU) == 0) {
5665         return 1;
5666     } else if (strcmp(name_b, "any-" TYPE_ARM_CPU) == 0) {
5667         return -1;
5668     } else {
5669         return strcmp(name_a, name_b);
5670     }
5671 }
5672
5673 static void arm_cpu_list_entry(gpointer data, gpointer user_data)
5674 {
5675     ObjectClass *oc = data;
5676     CPUListState *s = user_data;
5677     const char *typename;
5678     char *name;
5679
5680     typename = object_class_get_name(oc);
5681     name = g_strndup(typename, strlen(typename) - strlen("-" TYPE_ARM_CPU));
5682     (*s->cpu_fprintf)(s->file, "  %s\n",
5683                       name);
5684     g_free(name);
5685 }
5686
5687 void arm_cpu_list(FILE *f, fprintf_function cpu_fprintf)
5688 {
5689     CPUListState s = {
5690         .file = f,
5691         .cpu_fprintf = cpu_fprintf,
5692     };
5693     GSList *list;
5694
5695     list = object_class_get_list(TYPE_ARM_CPU, false);
5696     list = g_slist_sort(list, arm_cpu_list_compare);
5697     (*cpu_fprintf)(f, "Available CPUs:\n");
5698     g_slist_foreach(list, arm_cpu_list_entry, &s);
5699     g_slist_free(list);
5700 }
5701
5702 static void arm_cpu_add_definition(gpointer data, gpointer user_data)
5703 {
5704     ObjectClass *oc = data;
5705     CpuDefinitionInfoList **cpu_list = user_data;
5706     CpuDefinitionInfoList *entry;
5707     CpuDefinitionInfo *info;
5708     const char *typename;
5709
5710     typename = object_class_get_name(oc);
5711     info = g_malloc0(sizeof(*info));
5712     info->name = g_strndup(typename,
5713                            strlen(typename) - strlen("-" TYPE_ARM_CPU));
5714     info->q_typename = g_strdup(typename);
5715
5716     entry = g_malloc0(sizeof(*entry));
5717     entry->value = info;
5718     entry->next = *cpu_list;
5719     *cpu_list = entry;
5720 }
5721
5722 CpuDefinitionInfoList *arch_query_cpu_definitions(Error **errp)
5723 {
5724     CpuDefinitionInfoList *cpu_list = NULL;
5725     GSList *list;
5726
5727     list = object_class_get_list(TYPE_ARM_CPU, false);
5728     g_slist_foreach(list, arm_cpu_add_definition, &cpu_list);
5729     g_slist_free(list);
5730
5731     return cpu_list;
5732 }
5733
5734 static void add_cpreg_to_hashtable(ARMCPU *cpu, const ARMCPRegInfo *r,
5735                                    void *opaque, int state, int secstate,
5736                                    int crm, int opc1, int opc2,
5737                                    const char *name)
5738 {
5739     /* Private utility function for define_one_arm_cp_reg_with_opaque():
5740      * add a single reginfo struct to the hash table.
5741      */
5742     uint32_t *key = g_new(uint32_t, 1);
5743     ARMCPRegInfo *r2 = g_memdup(r, sizeof(ARMCPRegInfo));
5744     int is64 = (r->type & ARM_CP_64BIT) ? 1 : 0;
5745     int ns = (secstate & ARM_CP_SECSTATE_NS) ? 1 : 0;
5746
5747     r2->name = g_strdup(name);
5748     /* Reset the secure state to the specific incoming state.  This is
5749      * necessary as the register may have been defined with both states.
5750      */
5751     r2->secure = secstate;
5752
5753     if (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1]) {
5754         /* Register is banked (using both entries in array).
5755          * Overwriting fieldoffset as the array is only used to define
5756          * banked registers but later only fieldoffset is used.
5757          */
5758         r2->fieldoffset = r->bank_fieldoffsets[ns];
5759     }
5760
5761     if (state == ARM_CP_STATE_AA32) {
5762         if (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1]) {
5763             /* If the register is banked then we don't need to migrate or
5764              * reset the 32-bit instance in certain cases:
5765              *
5766              * 1) If the register has both 32-bit and 64-bit instances then we
5767              *    can count on the 64-bit instance taking care of the
5768              *    non-secure bank.
5769              * 2) If ARMv8 is enabled then we can count on a 64-bit version
5770              *    taking care of the secure bank.  This requires that separate
5771              *    32 and 64-bit definitions are provided.
5772              */
5773             if ((r->state == ARM_CP_STATE_BOTH && ns) ||
5774                 (arm_feature(&cpu->env, ARM_FEATURE_V8) && !ns)) {
5775                 r2->type |= ARM_CP_ALIAS;
5776             }
5777         } else if ((secstate != r->secure) && !ns) {
5778             /* The register is not banked so we only want to allow migration of
5779              * the non-secure instance.
5780              */
5781             r2->type |= ARM_CP_ALIAS;
5782         }
5783
5784         if (r->state == ARM_CP_STATE_BOTH) {
5785             /* We assume it is a cp15 register if the .cp field is left unset.
5786              */
5787             if (r2->cp == 0) {
5788                 r2->cp = 15;
5789             }
5790
5791 #ifdef HOST_WORDS_BIGENDIAN
5792             if (r2->fieldoffset) {
5793                 r2->fieldoffset += sizeof(uint32_t);
5794             }
5795 #endif
5796         }
5797     }
5798     if (state == ARM_CP_STATE_AA64) {
5799         /* To allow abbreviation of ARMCPRegInfo
5800          * definitions, we treat cp == 0 as equivalent to
5801          * the value for "standard guest-visible sysreg".
5802          * STATE_BOTH definitions are also always "standard
5803          * sysreg" in their AArch64 view (the .cp value may
5804          * be non-zero for the benefit of the AArch32 view).
5805          */
5806         if (r->cp == 0 || r->state == ARM_CP_STATE_BOTH) {
5807             r2->cp = CP_REG_ARM64_SYSREG_CP;
5808         }
5809         *key = ENCODE_AA64_CP_REG(r2->cp, r2->crn, crm,
5810                                   r2->opc0, opc1, opc2);
5811     } else {
5812         *key = ENCODE_CP_REG(r2->cp, is64, ns, r2->crn, crm, opc1, opc2);
5813     }
5814     if (opaque) {
5815         r2->opaque = opaque;
5816     }
5817     /* reginfo passed to helpers is correct for the actual access,
5818      * and is never ARM_CP_STATE_BOTH:
5819      */
5820     r2->state = state;
5821     /* Make sure reginfo passed to helpers for wildcarded regs
5822      * has the correct crm/opc1/opc2 for this reg, not CP_ANY:
5823      */
5824     r2->crm = crm;
5825     r2->opc1 = opc1;
5826     r2->opc2 = opc2;
5827     /* By convention, for wildcarded registers only the first
5828      * entry is used for migration; the others are marked as
5829      * ALIAS so we don't try to transfer the register
5830      * multiple times. Special registers (ie NOP/WFI) are
5831      * never migratable and not even raw-accessible.
5832      */
5833     if ((r->type & ARM_CP_SPECIAL)) {
5834         r2->type |= ARM_CP_NO_RAW;
5835     }
5836     if (((r->crm == CP_ANY) && crm != 0) ||
5837         ((r->opc1 == CP_ANY) && opc1 != 0) ||
5838         ((r->opc2 == CP_ANY) && opc2 != 0)) {
5839         r2->type |= ARM_CP_ALIAS | ARM_CP_NO_GDB;
5840     }
5841
5842     /* Check that raw accesses are either forbidden or handled. Note that
5843      * we can't assert this earlier because the setup of fieldoffset for
5844      * banked registers has to be done first.
5845      */
5846     if (!(r2->type & ARM_CP_NO_RAW)) {
5847         assert(!raw_accessors_invalid(r2));
5848     }
5849
5850     /* Overriding of an existing definition must be explicitly
5851      * requested.
5852      */
5853     if (!(r->type & ARM_CP_OVERRIDE)) {
5854         ARMCPRegInfo *oldreg;
5855         oldreg = g_hash_table_lookup(cpu->cp_regs, key);
5856         if (oldreg && !(oldreg->type & ARM_CP_OVERRIDE)) {
5857             fprintf(stderr, "Register redefined: cp=%d %d bit "
5858                     "crn=%d crm=%d opc1=%d opc2=%d, "
5859                     "was %s, now %s\n", r2->cp, 32 + 32 * is64,
5860                     r2->crn, r2->crm, r2->opc1, r2->opc2,
5861                     oldreg->name, r2->name);
5862             g_assert_not_reached();
5863         }
5864     }
5865     g_hash_table_insert(cpu->cp_regs, key, r2);
5866 }
5867
5868
5869 void define_one_arm_cp_reg_with_opaque(ARMCPU *cpu,
5870                                        const ARMCPRegInfo *r, void *opaque)
5871 {
5872     /* Define implementations of coprocessor registers.
5873      * We store these in a hashtable because typically
5874      * there are less than 150 registers in a space which
5875      * is 16*16*16*8*8 = 262144 in size.
5876      * Wildcarding is supported for the crm, opc1 and opc2 fields.
5877      * If a register is defined twice then the second definition is
5878      * used, so this can be used to define some generic registers and
5879      * then override them with implementation specific variations.
5880      * At least one of the original and the second definition should
5881      * include ARM_CP_OVERRIDE in its type bits -- this is just a guard
5882      * against accidental use.
5883      *
5884      * The state field defines whether the register is to be
5885      * visible in the AArch32 or AArch64 execution state. If the
5886      * state is set to ARM_CP_STATE_BOTH then we synthesise a
5887      * reginfo structure for the AArch32 view, which sees the lower
5888      * 32 bits of the 64 bit register.
5889      *
5890      * Only registers visible in AArch64 may set r->opc0; opc0 cannot
5891      * be wildcarded. AArch64 registers are always considered to be 64
5892      * bits; the ARM_CP_64BIT* flag applies only to the AArch32 view of
5893      * the register, if any.
5894      */
5895     int crm, opc1, opc2, state;
5896     int crmmin = (r->crm == CP_ANY) ? 0 : r->crm;
5897     int crmmax = (r->crm == CP_ANY) ? 15 : r->crm;
5898     int opc1min = (r->opc1 == CP_ANY) ? 0 : r->opc1;
5899     int opc1max = (r->opc1 == CP_ANY) ? 7 : r->opc1;
5900     int opc2min = (r->opc2 == CP_ANY) ? 0 : r->opc2;
5901     int opc2max = (r->opc2 == CP_ANY) ? 7 : r->opc2;
5902     /* 64 bit registers have only CRm and Opc1 fields */
5903     assert(!((r->type & ARM_CP_64BIT) && (r->opc2 || r->crn)));
5904     /* op0 only exists in the AArch64 encodings */
5905     assert((r->state != ARM_CP_STATE_AA32) || (r->opc0 == 0));
5906     /* AArch64 regs are all 64 bit so ARM_CP_64BIT is meaningless */
5907     assert((r->state != ARM_CP_STATE_AA64) || !(r->type & ARM_CP_64BIT));
5908     /* The AArch64 pseudocode CheckSystemAccess() specifies that op1
5909      * encodes a minimum access level for the register. We roll this
5910      * runtime check into our general permission check code, so check
5911      * here that the reginfo's specified permissions are strict enough
5912      * to encompass the generic architectural permission check.
5913      */
5914     if (r->state != ARM_CP_STATE_AA32) {
5915         int mask = 0;
5916         switch (r->opc1) {
5917         case 0: case 1: case 2:
5918             /* min_EL EL1 */
5919             mask = PL1_RW;
5920             break;
5921         case 3:
5922             /* min_EL EL0 */
5923             mask = PL0_RW;
5924             break;
5925         case 4:
5926             /* min_EL EL2 */
5927             mask = PL2_RW;
5928             break;
5929         case 5:
5930             /* unallocated encoding, so not possible */
5931             assert(false);
5932             break;
5933         case 6:
5934             /* min_EL EL3 */
5935             mask = PL3_RW;
5936             break;
5937         case 7:
5938             /* min_EL EL1, secure mode only (we don't check the latter) */
5939             mask = PL1_RW;
5940             break;
5941         default:
5942             /* broken reginfo with out-of-range opc1 */
5943             assert(false);
5944             break;
5945         }
5946         /* assert our permissions are not too lax (stricter is fine) */
5947         assert((r->access & ~mask) == 0);
5948     }
5949
5950     /* Check that the register definition has enough info to handle
5951      * reads and writes if they are permitted.
5952      */
5953     if (!(r->type & (ARM_CP_SPECIAL|ARM_CP_CONST))) {
5954         if (r->access & PL3_R) {
5955             assert((r->fieldoffset ||
5956                    (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1])) ||
5957                    r->readfn);
5958         }
5959         if (r->access & PL3_W) {
5960             assert((r->fieldoffset ||
5961                    (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1])) ||
5962                    r->writefn);
5963         }
5964     }
5965     /* Bad type field probably means missing sentinel at end of reg list */
5966     assert(cptype_valid(r->type));
5967     for (crm = crmmin; crm <= crmmax; crm++) {
5968         for (opc1 = opc1min; opc1 <= opc1max; opc1++) {
5969             for (opc2 = opc2min; opc2 <= opc2max; opc2++) {
5970                 for (state = ARM_CP_STATE_AA32;
5971                      state <= ARM_CP_STATE_AA64; state++) {
5972                     if (r->state != state && r->state != ARM_CP_STATE_BOTH) {
5973                         continue;
5974                     }
5975                     if (state == ARM_CP_STATE_AA32) {
5976                         /* Under AArch32 CP registers can be common
5977                          * (same for secure and non-secure world) or banked.
5978                          */
5979                         char *name;
5980
5981                         switch (r->secure) {
5982                         case ARM_CP_SECSTATE_S:
5983                         case ARM_CP_SECSTATE_NS:
5984                             add_cpreg_to_hashtable(cpu, r, opaque, state,
5985                                                    r->secure, crm, opc1, opc2,
5986                                                    r->name);
5987                             break;
5988                         default:
5989                             name = g_strdup_printf("%s_S", r->name);
5990                             add_cpreg_to_hashtable(cpu, r, opaque, state,
5991                                                    ARM_CP_SECSTATE_S,
5992                                                    crm, opc1, opc2, name);
5993                             g_free(name);
5994                             add_cpreg_to_hashtable(cpu, r, opaque, state,
5995                                                    ARM_CP_SECSTATE_NS,
5996                                                    crm, opc1, opc2, r->name);
5997                             break;
5998                         }
5999                     } else {
6000                         /* AArch64 registers get mapped to non-secure instance
6001                          * of AArch32 */
6002                         add_cpreg_to_hashtable(cpu, r, opaque, state,
6003                                                ARM_CP_SECSTATE_NS,
6004                                                crm, opc1, opc2, r->name);
6005                     }
6006                 }
6007             }
6008         }
6009     }
6010 }
6011
6012 void define_arm_cp_regs_with_opaque(ARMCPU *cpu,
6013                                     const ARMCPRegInfo *regs, void *opaque)
6014 {
6015     /* Define a whole list of registers */
6016     const ARMCPRegInfo *r;
6017     for (r = regs; r->type != ARM_CP_SENTINEL; r++) {
6018         define_one_arm_cp_reg_with_opaque(cpu, r, opaque);
6019     }
6020 }
6021
6022 const ARMCPRegInfo *get_arm_cp_reginfo(GHashTable *cpregs, uint32_t encoded_cp)
6023 {
6024     return g_hash_table_lookup(cpregs, &encoded_cp);
6025 }
6026
6027 void arm_cp_write_ignore(CPUARMState *env, const ARMCPRegInfo *ri,
6028                          uint64_t value)
6029 {
6030     /* Helper coprocessor write function for write-ignore registers */
6031 }
6032
6033 uint64_t arm_cp_read_zero(CPUARMState *env, const ARMCPRegInfo *ri)
6034 {
6035     /* Helper coprocessor write function for read-as-zero registers */
6036     return 0;
6037 }
6038
6039 void arm_cp_reset_ignore(CPUARMState *env, const ARMCPRegInfo *opaque)
6040 {
6041     /* Helper coprocessor reset function for do-nothing-on-reset registers */
6042 }
6043
6044 static int bad_mode_switch(CPUARMState *env, int mode, CPSRWriteType write_type)
6045 {
6046     /* Return true if it is not valid for us to switch to
6047      * this CPU mode (ie all the UNPREDICTABLE cases in
6048      * the ARM ARM CPSRWriteByInstr pseudocode).
6049      */
6050
6051     /* Changes to or from Hyp via MSR and CPS are illegal. */
6052     if (write_type == CPSRWriteByInstr &&
6053         ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_HYP ||
6054          mode == ARM_CPU_MODE_HYP)) {
6055         return 1;
6056     }
6057
6058     switch (mode) {
6059     case ARM_CPU_MODE_USR:
6060         return 0;
6061     case ARM_CPU_MODE_SYS:
6062     case ARM_CPU_MODE_SVC:
6063     case ARM_CPU_MODE_ABT:
6064     case ARM_CPU_MODE_UND:
6065     case ARM_CPU_MODE_IRQ:
6066     case ARM_CPU_MODE_FIQ:
6067         /* Note that we don't implement the IMPDEF NSACR.RFR which in v7
6068          * allows FIQ mode to be Secure-only. (In v8 this doesn't exist.)
6069          */
6070         /* If HCR.TGE is set then changes from Monitor to NS PL1 via MSR
6071          * and CPS are treated as illegal mode changes.
6072          */
6073         if (write_type == CPSRWriteByInstr &&
6074             (env->cp15.hcr_el2 & HCR_TGE) &&
6075             (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_MON &&
6076             !arm_is_secure_below_el3(env)) {
6077             return 1;
6078         }
6079         return 0;
6080     case ARM_CPU_MODE_HYP:
6081         return !arm_feature(env, ARM_FEATURE_EL2)
6082             || arm_current_el(env) < 2 || arm_is_secure(env);
6083     case ARM_CPU_MODE_MON:
6084         return arm_current_el(env) < 3;
6085     default:
6086         return 1;
6087     }
6088 }
6089
6090 uint32_t cpsr_read(CPUARMState *env)
6091 {
6092     int ZF;
6093     ZF = (env->ZF == 0);
6094     return env->uncached_cpsr | (env->NF & 0x80000000) | (ZF << 30) |
6095         (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
6096         | (env->thumb << 5) | ((env->condexec_bits & 3) << 25)
6097         | ((env->condexec_bits & 0xfc) << 8)
6098         | (env->GE << 16) | (env->daif & CPSR_AIF);
6099 }
6100
6101 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask,
6102                 CPSRWriteType write_type)
6103 {
6104     uint32_t changed_daif;
6105
6106     if (mask & CPSR_NZCV) {
6107         env->ZF = (~val) & CPSR_Z;
6108         env->NF = val;
6109         env->CF = (val >> 29) & 1;
6110         env->VF = (val << 3) & 0x80000000;
6111     }
6112     if (mask & CPSR_Q)
6113         env->QF = ((val & CPSR_Q) != 0);
6114     if (mask & CPSR_T)
6115         env->thumb = ((val & CPSR_T) != 0);
6116     if (mask & CPSR_IT_0_1) {
6117         env->condexec_bits &= ~3;
6118         env->condexec_bits |= (val >> 25) & 3;
6119     }
6120     if (mask & CPSR_IT_2_7) {
6121         env->condexec_bits &= 3;
6122         env->condexec_bits |= (val >> 8) & 0xfc;
6123     }
6124     if (mask & CPSR_GE) {
6125         env->GE = (val >> 16) & 0xf;
6126     }
6127
6128     /* In a V7 implementation that includes the security extensions but does
6129      * not include Virtualization Extensions the SCR.FW and SCR.AW bits control
6130      * whether non-secure software is allowed to change the CPSR_F and CPSR_A
6131      * bits respectively.
6132      *
6133      * In a V8 implementation, it is permitted for privileged software to
6134      * change the CPSR A/F bits regardless of the SCR.AW/FW bits.
6135      */
6136     if (write_type != CPSRWriteRaw && !arm_feature(env, ARM_FEATURE_V8) &&
6137         arm_feature(env, ARM_FEATURE_EL3) &&
6138         !arm_feature(env, ARM_FEATURE_EL2) &&
6139         !arm_is_secure(env)) {
6140
6141         changed_daif = (env->daif ^ val) & mask;
6142
6143         if (changed_daif & CPSR_A) {
6144             /* Check to see if we are allowed to change the masking of async
6145              * abort exceptions from a non-secure state.
6146              */
6147             if (!(env->cp15.scr_el3 & SCR_AW)) {
6148                 qemu_log_mask(LOG_GUEST_ERROR,
6149                               "Ignoring attempt to switch CPSR_A flag from "
6150                               "non-secure world with SCR.AW bit clear\n");
6151                 mask &= ~CPSR_A;
6152             }
6153         }
6154
6155         if (changed_daif & CPSR_F) {
6156             /* Check to see if we are allowed to change the masking of FIQ
6157              * exceptions from a non-secure state.
6158              */
6159             if (!(env->cp15.scr_el3 & SCR_FW)) {
6160                 qemu_log_mask(LOG_GUEST_ERROR,
6161                               "Ignoring attempt to switch CPSR_F flag from "
6162                               "non-secure world with SCR.FW bit clear\n");
6163                 mask &= ~CPSR_F;
6164             }
6165
6166             /* Check whether non-maskable FIQ (NMFI) support is enabled.
6167              * If this bit is set software is not allowed to mask
6168              * FIQs, but is allowed to set CPSR_F to 0.
6169              */
6170             if ((A32_BANKED_CURRENT_REG_GET(env, sctlr) & SCTLR_NMFI) &&
6171                 (val & CPSR_F)) {
6172                 qemu_log_mask(LOG_GUEST_ERROR,
6173                               "Ignoring attempt to enable CPSR_F flag "
6174                               "(non-maskable FIQ [NMFI] support enabled)\n");
6175                 mask &= ~CPSR_F;
6176             }
6177         }
6178     }
6179
6180     env->daif &= ~(CPSR_AIF & mask);
6181     env->daif |= val & CPSR_AIF & mask;
6182
6183     if (write_type != CPSRWriteRaw &&
6184         ((env->uncached_cpsr ^ val) & mask & CPSR_M)) {
6185         if ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR) {
6186             /* Note that we can only get here in USR mode if this is a
6187              * gdb stub write; for this case we follow the architectural
6188              * behaviour for guest writes in USR mode of ignoring an attempt
6189              * to switch mode. (Those are caught by translate.c for writes
6190              * triggered by guest instructions.)
6191              */
6192             mask &= ~CPSR_M;
6193         } else if (bad_mode_switch(env, val & CPSR_M, write_type)) {
6194             /* Attempt to switch to an invalid mode: this is UNPREDICTABLE in
6195              * v7, and has defined behaviour in v8:
6196              *  + leave CPSR.M untouched
6197              *  + allow changes to the other CPSR fields
6198              *  + set PSTATE.IL
6199              * For user changes via the GDB stub, we don't set PSTATE.IL,
6200              * as this would be unnecessarily harsh for a user error.
6201              */
6202             mask &= ~CPSR_M;
6203             if (write_type != CPSRWriteByGDBStub &&
6204                 arm_feature(env, ARM_FEATURE_V8)) {
6205                 mask |= CPSR_IL;
6206                 val |= CPSR_IL;
6207             }
6208         } else {
6209             switch_mode(env, val & CPSR_M);
6210         }
6211     }
6212     mask &= ~CACHED_CPSR_BITS;
6213     env->uncached_cpsr = (env->uncached_cpsr & ~mask) | (val & mask);
6214 }
6215
6216 /* Sign/zero extend */
6217 uint32_t HELPER(sxtb16)(uint32_t x)
6218 {
6219     uint32_t res;
6220     res = (uint16_t)(int8_t)x;
6221     res |= (uint32_t)(int8_t)(x >> 16) << 16;
6222     return res;
6223 }
6224
6225 uint32_t HELPER(uxtb16)(uint32_t x)
6226 {
6227     uint32_t res;
6228     res = (uint16_t)(uint8_t)x;
6229     res |= (uint32_t)(uint8_t)(x >> 16) << 16;
6230     return res;
6231 }
6232
6233 int32_t HELPER(sdiv)(int32_t num, int32_t den)
6234 {
6235     if (den == 0)
6236       return 0;
6237     if (num == INT_MIN && den == -1)
6238       return INT_MIN;
6239     return num / den;
6240 }
6241
6242 uint32_t HELPER(udiv)(uint32_t num, uint32_t den)
6243 {
6244     if (den == 0)
6245       return 0;
6246     return num / den;
6247 }
6248
6249 uint32_t HELPER(rbit)(uint32_t x)
6250 {
6251     return revbit32(x);
6252 }
6253
6254 #if defined(CONFIG_USER_ONLY)
6255
6256 /* These should probably raise undefined insn exceptions.  */
6257 void HELPER(v7m_msr)(CPUARMState *env, uint32_t reg, uint32_t val)
6258 {
6259     ARMCPU *cpu = arm_env_get_cpu(env);
6260
6261     cpu_abort(CPU(cpu), "v7m_msr %d\n", reg);
6262 }
6263
6264 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
6265 {
6266     ARMCPU *cpu = arm_env_get_cpu(env);
6267
6268     cpu_abort(CPU(cpu), "v7m_mrs %d\n", reg);
6269     return 0;
6270 }
6271
6272 void HELPER(v7m_bxns)(CPUARMState *env, uint32_t dest)
6273 {
6274     /* translate.c should never generate calls here in user-only mode */
6275     g_assert_not_reached();
6276 }
6277
6278 void HELPER(v7m_blxns)(CPUARMState *env, uint32_t dest)
6279 {
6280     /* translate.c should never generate calls here in user-only mode */
6281     g_assert_not_reached();
6282 }
6283
6284 uint32_t HELPER(v7m_tt)(CPUARMState *env, uint32_t addr, uint32_t op)
6285 {
6286     /* The TT instructions can be used by unprivileged code, but in
6287      * user-only emulation we don't have the MPU.
6288      * Luckily since we know we are NonSecure unprivileged (and that in
6289      * turn means that the A flag wasn't specified), all the bits in the
6290      * register must be zero:
6291      *  IREGION: 0 because IRVALID is 0
6292      *  IRVALID: 0 because NS
6293      *  S: 0 because NS
6294      *  NSRW: 0 because NS
6295      *  NSR: 0 because NS
6296      *  RW: 0 because unpriv and A flag not set
6297      *  R: 0 because unpriv and A flag not set
6298      *  SRVALID: 0 because NS
6299      *  MRVALID: 0 because unpriv and A flag not set
6300      *  SREGION: 0 becaus SRVALID is 0
6301      *  MREGION: 0 because MRVALID is 0
6302      */
6303     return 0;
6304 }
6305
6306 void switch_mode(CPUARMState *env, int mode)
6307 {
6308     ARMCPU *cpu = arm_env_get_cpu(env);
6309
6310     if (mode != ARM_CPU_MODE_USR) {
6311         cpu_abort(CPU(cpu), "Tried to switch out of user mode\n");
6312     }
6313 }
6314
6315 uint32_t arm_phys_excp_target_el(CPUState *cs, uint32_t excp_idx,
6316                                  uint32_t cur_el, bool secure)
6317 {
6318     return 1;
6319 }
6320
6321 void aarch64_sync_64_to_32(CPUARMState *env)
6322 {
6323     g_assert_not_reached();
6324 }
6325
6326 #else
6327
6328 void switch_mode(CPUARMState *env, int mode)
6329 {
6330     int old_mode;
6331     int i;
6332
6333     old_mode = env->uncached_cpsr & CPSR_M;
6334     if (mode == old_mode)
6335         return;
6336
6337     if (old_mode == ARM_CPU_MODE_FIQ) {
6338         memcpy (env->fiq_regs, env->regs + 8, 5 * sizeof(uint32_t));
6339         memcpy (env->regs + 8, env->usr_regs, 5 * sizeof(uint32_t));
6340     } else if (mode == ARM_CPU_MODE_FIQ) {
6341         memcpy (env->usr_regs, env->regs + 8, 5 * sizeof(uint32_t));
6342         memcpy (env->regs + 8, env->fiq_regs, 5 * sizeof(uint32_t));
6343     }
6344
6345     i = bank_number(old_mode);
6346     env->banked_r13[i] = env->regs[13];
6347     env->banked_r14[i] = env->regs[14];
6348     env->banked_spsr[i] = env->spsr;
6349
6350     i = bank_number(mode);
6351     env->regs[13] = env->banked_r13[i];
6352     env->regs[14] = env->banked_r14[i];
6353     env->spsr = env->banked_spsr[i];
6354 }
6355
6356 /* Physical Interrupt Target EL Lookup Table
6357  *
6358  * [ From ARM ARM section G1.13.4 (Table G1-15) ]
6359  *
6360  * The below multi-dimensional table is used for looking up the target
6361  * exception level given numerous condition criteria.  Specifically, the
6362  * target EL is based on SCR and HCR routing controls as well as the
6363  * currently executing EL and secure state.
6364  *
6365  *    Dimensions:
6366  *    target_el_table[2][2][2][2][2][4]
6367  *                    |  |  |  |  |  +--- Current EL
6368  *                    |  |  |  |  +------ Non-secure(0)/Secure(1)
6369  *                    |  |  |  +--------- HCR mask override
6370  *                    |  |  +------------ SCR exec state control
6371  *                    |  +--------------- SCR mask override
6372  *                    +------------------ 32-bit(0)/64-bit(1) EL3
6373  *
6374  *    The table values are as such:
6375  *    0-3 = EL0-EL3
6376  *     -1 = Cannot occur
6377  *
6378  * The ARM ARM target EL table includes entries indicating that an "exception
6379  * is not taken".  The two cases where this is applicable are:
6380  *    1) An exception is taken from EL3 but the SCR does not have the exception
6381  *    routed to EL3.
6382  *    2) An exception is taken from EL2 but the HCR does not have the exception
6383  *    routed to EL2.
6384  * In these two cases, the below table contain a target of EL1.  This value is
6385  * returned as it is expected that the consumer of the table data will check
6386  * for "target EL >= current EL" to ensure the exception is not taken.
6387  *
6388  *            SCR     HCR
6389  *         64  EA     AMO                 From
6390  *        BIT IRQ     IMO      Non-secure         Secure
6391  *        EL3 FIQ  RW FMO   EL0 EL1 EL2 EL3   EL0 EL1 EL2 EL3
6392  */
6393 static const int8_t target_el_table[2][2][2][2][2][4] = {
6394     {{{{/* 0   0   0   0 */{ 1,  1,  2, -1 },{ 3, -1, -1,  3 },},
6395        {/* 0   0   0   1 */{ 2,  2,  2, -1 },{ 3, -1, -1,  3 },},},
6396       {{/* 0   0   1   0 */{ 1,  1,  2, -1 },{ 3, -1, -1,  3 },},
6397        {/* 0   0   1   1 */{ 2,  2,  2, -1 },{ 3, -1, -1,  3 },},},},
6398      {{{/* 0   1   0   0 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},
6399        {/* 0   1   0   1 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},},
6400       {{/* 0   1   1   0 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},
6401        {/* 0   1   1   1 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},},},},
6402     {{{{/* 1   0   0   0 */{ 1,  1,  2, -1 },{ 1,  1, -1,  1 },},
6403        {/* 1   0   0   1 */{ 2,  2,  2, -1 },{ 1,  1, -1,  1 },},},
6404       {{/* 1   0   1   0 */{ 1,  1,  1, -1 },{ 1,  1, -1,  1 },},
6405        {/* 1   0   1   1 */{ 2,  2,  2, -1 },{ 1,  1, -1,  1 },},},},
6406      {{{/* 1   1   0   0 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},
6407        {/* 1   1   0   1 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},},
6408       {{/* 1   1   1   0 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},
6409        {/* 1   1   1   1 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},},},},
6410 };
6411
6412 /*
6413  * Determine the target EL for physical exceptions
6414  */
6415 uint32_t arm_phys_excp_target_el(CPUState *cs, uint32_t excp_idx,
6416                                  uint32_t cur_el, bool secure)
6417 {
6418     CPUARMState *env = cs->env_ptr;
6419     int rw;
6420     int scr;
6421     int hcr;
6422     int target_el;
6423     /* Is the highest EL AArch64? */
6424     int is64 = arm_feature(env, ARM_FEATURE_AARCH64);
6425
6426     if (arm_feature(env, ARM_FEATURE_EL3)) {
6427         rw = ((env->cp15.scr_el3 & SCR_RW) == SCR_RW);
6428     } else {
6429         /* Either EL2 is the highest EL (and so the EL2 register width
6430          * is given by is64); or there is no EL2 or EL3, in which case
6431          * the value of 'rw' does not affect the table lookup anyway.
6432          */
6433         rw = is64;
6434     }
6435
6436     switch (excp_idx) {
6437     case EXCP_IRQ:
6438         scr = ((env->cp15.scr_el3 & SCR_IRQ) == SCR_IRQ);
6439         hcr = arm_hcr_el2_imo(env);
6440         break;
6441     case EXCP_FIQ:
6442         scr = ((env->cp15.scr_el3 & SCR_FIQ) == SCR_FIQ);
6443         hcr = arm_hcr_el2_fmo(env);
6444         break;
6445     default:
6446         scr = ((env->cp15.scr_el3 & SCR_EA) == SCR_EA);
6447         hcr = arm_hcr_el2_amo(env);
6448         break;
6449     };
6450
6451     /* If HCR.TGE is set then HCR is treated as being 1 */
6452     hcr |= ((env->cp15.hcr_el2 & HCR_TGE) == HCR_TGE);
6453
6454     /* Perform a table-lookup for the target EL given the current state */
6455     target_el = target_el_table[is64][scr][rw][hcr][secure][cur_el];
6456
6457     assert(target_el > 0);
6458
6459     return target_el;
6460 }
6461
6462 static bool v7m_stack_write(ARMCPU *cpu, uint32_t addr, uint32_t value,
6463                             ARMMMUIdx mmu_idx, bool ignfault)
6464 {
6465     CPUState *cs = CPU(cpu);
6466     CPUARMState *env = &cpu->env;
6467     MemTxAttrs attrs = {};
6468     MemTxResult txres;
6469     target_ulong page_size;
6470     hwaddr physaddr;
6471     int prot;
6472     ARMMMUFaultInfo fi;
6473     bool secure = mmu_idx & ARM_MMU_IDX_M_S;
6474     int exc;
6475     bool exc_secure;
6476
6477     if (get_phys_addr(env, addr, MMU_DATA_STORE, mmu_idx, &physaddr,
6478                       &attrs, &prot, &page_size, &fi, NULL)) {
6479         /* MPU/SAU lookup failed */
6480         if (fi.type == ARMFault_QEMU_SFault) {
6481             qemu_log_mask(CPU_LOG_INT,
6482                           "...SecureFault with SFSR.AUVIOL during stacking\n");
6483             env->v7m.sfsr |= R_V7M_SFSR_AUVIOL_MASK | R_V7M_SFSR_SFARVALID_MASK;
6484             env->v7m.sfar = addr;
6485             exc = ARMV7M_EXCP_SECURE;
6486             exc_secure = false;
6487         } else {
6488             qemu_log_mask(CPU_LOG_INT, "...MemManageFault with CFSR.MSTKERR\n");
6489             env->v7m.cfsr[secure] |= R_V7M_CFSR_MSTKERR_MASK;
6490             exc = ARMV7M_EXCP_MEM;
6491             exc_secure = secure;
6492         }
6493         goto pend_fault;
6494     }
6495     address_space_stl_le(arm_addressspace(cs, attrs), physaddr, value,
6496                          attrs, &txres);
6497     if (txres != MEMTX_OK) {
6498         /* BusFault trying to write the data */
6499         qemu_log_mask(CPU_LOG_INT, "...BusFault with BFSR.STKERR\n");
6500         env->v7m.cfsr[M_REG_NS] |= R_V7M_CFSR_STKERR_MASK;
6501         exc = ARMV7M_EXCP_BUS;
6502         exc_secure = false;
6503         goto pend_fault;
6504     }
6505     return true;
6506
6507 pend_fault:
6508     /* By pending the exception at this point we are making
6509      * the IMPDEF choice "overridden exceptions pended" (see the
6510      * MergeExcInfo() pseudocode). The other choice would be to not
6511      * pend them now and then make a choice about which to throw away
6512      * later if we have two derived exceptions.
6513      * The only case when we must not pend the exception but instead
6514      * throw it away is if we are doing the push of the callee registers
6515      * and we've already generated a derived exception. Even in this
6516      * case we will still update the fault status registers.
6517      */
6518     if (!ignfault) {
6519         armv7m_nvic_set_pending_derived(env->nvic, exc, exc_secure);
6520     }
6521     return false;
6522 }
6523
6524 static bool v7m_stack_read(ARMCPU *cpu, uint32_t *dest, uint32_t addr,
6525                            ARMMMUIdx mmu_idx)
6526 {
6527     CPUState *cs = CPU(cpu);
6528     CPUARMState *env = &cpu->env;
6529     MemTxAttrs attrs = {};
6530     MemTxResult txres;
6531     target_ulong page_size;
6532     hwaddr physaddr;
6533     int prot;
6534     ARMMMUFaultInfo fi;
6535     bool secure = mmu_idx & ARM_MMU_IDX_M_S;
6536     int exc;
6537     bool exc_secure;
6538     uint32_t value;
6539
6540     if (get_phys_addr(env, addr, MMU_DATA_LOAD, mmu_idx, &physaddr,
6541                       &attrs, &prot, &page_size, &fi, NULL)) {
6542         /* MPU/SAU lookup failed */
6543         if (fi.type == ARMFault_QEMU_SFault) {
6544             qemu_log_mask(CPU_LOG_INT,
6545                           "...SecureFault with SFSR.AUVIOL during unstack\n");
6546             env->v7m.sfsr |= R_V7M_SFSR_AUVIOL_MASK | R_V7M_SFSR_SFARVALID_MASK;
6547             env->v7m.sfar = addr;
6548             exc = ARMV7M_EXCP_SECURE;
6549             exc_secure = false;
6550         } else {
6551             qemu_log_mask(CPU_LOG_INT,
6552                           "...MemManageFault with CFSR.MUNSTKERR\n");
6553             env->v7m.cfsr[secure] |= R_V7M_CFSR_MUNSTKERR_MASK;
6554             exc = ARMV7M_EXCP_MEM;
6555             exc_secure = secure;
6556         }
6557         goto pend_fault;
6558     }
6559
6560     value = address_space_ldl(arm_addressspace(cs, attrs), physaddr,
6561                               attrs, &txres);
6562     if (txres != MEMTX_OK) {
6563         /* BusFault trying to read the data */
6564         qemu_log_mask(CPU_LOG_INT, "...BusFault with BFSR.UNSTKERR\n");
6565         env->v7m.cfsr[M_REG_NS] |= R_V7M_CFSR_UNSTKERR_MASK;
6566         exc = ARMV7M_EXCP_BUS;
6567         exc_secure = false;
6568         goto pend_fault;
6569     }
6570
6571     *dest = value;
6572     return true;
6573
6574 pend_fault:
6575     /* By pending the exception at this point we are making
6576      * the IMPDEF choice "overridden exceptions pended" (see the
6577      * MergeExcInfo() pseudocode). The other choice would be to not
6578      * pend them now and then make a choice about which to throw away
6579      * later if we have two derived exceptions.
6580      */
6581     armv7m_nvic_set_pending(env->nvic, exc, exc_secure);
6582     return false;
6583 }
6584
6585 /* Return true if we're using the process stack pointer (not the MSP) */
6586 static bool v7m_using_psp(CPUARMState *env)
6587 {
6588     /* Handler mode always uses the main stack; for thread mode
6589      * the CONTROL.SPSEL bit determines the answer.
6590      * Note that in v7M it is not possible to be in Handler mode with
6591      * CONTROL.SPSEL non-zero, but in v8M it is, so we must check both.
6592      */
6593     return !arm_v7m_is_handler_mode(env) &&
6594         env->v7m.control[env->v7m.secure] & R_V7M_CONTROL_SPSEL_MASK;
6595 }
6596
6597 /* Write to v7M CONTROL.SPSEL bit for the specified security bank.
6598  * This may change the current stack pointer between Main and Process
6599  * stack pointers if it is done for the CONTROL register for the current
6600  * security state.
6601  */
6602 static void write_v7m_control_spsel_for_secstate(CPUARMState *env,
6603                                                  bool new_spsel,
6604                                                  bool secstate)
6605 {
6606     bool old_is_psp = v7m_using_psp(env);
6607
6608     env->v7m.control[secstate] =
6609         deposit32(env->v7m.control[secstate],
6610                   R_V7M_CONTROL_SPSEL_SHIFT,
6611                   R_V7M_CONTROL_SPSEL_LENGTH, new_spsel);
6612
6613     if (secstate == env->v7m.secure) {
6614         bool new_is_psp = v7m_using_psp(env);
6615         uint32_t tmp;
6616
6617         if (old_is_psp != new_is_psp) {
6618             tmp = env->v7m.other_sp;
6619             env->v7m.other_sp = env->regs[13];
6620             env->regs[13] = tmp;
6621         }
6622     }
6623 }
6624
6625 /* Write to v7M CONTROL.SPSEL bit. This may change the current
6626  * stack pointer between Main and Process stack pointers.
6627  */
6628 static void write_v7m_control_spsel(CPUARMState *env, bool new_spsel)
6629 {
6630     write_v7m_control_spsel_for_secstate(env, new_spsel, env->v7m.secure);
6631 }
6632
6633 void write_v7m_exception(CPUARMState *env, uint32_t new_exc)
6634 {
6635     /* Write a new value to v7m.exception, thus transitioning into or out
6636      * of Handler mode; this may result in a change of active stack pointer.
6637      */
6638     bool new_is_psp, old_is_psp = v7m_using_psp(env);
6639     uint32_t tmp;
6640
6641     env->v7m.exception = new_exc;
6642
6643     new_is_psp = v7m_using_psp(env);
6644
6645     if (old_is_psp != new_is_psp) {
6646         tmp = env->v7m.other_sp;
6647         env->v7m.other_sp = env->regs[13];
6648         env->regs[13] = tmp;
6649     }
6650 }
6651
6652 /* Switch M profile security state between NS and S */
6653 static void switch_v7m_security_state(CPUARMState *env, bool new_secstate)
6654 {
6655     uint32_t new_ss_msp, new_ss_psp;
6656
6657     if (env->v7m.secure == new_secstate) {
6658         return;
6659     }
6660
6661     /* All the banked state is accessed by looking at env->v7m.secure
6662      * except for the stack pointer; rearrange the SP appropriately.
6663      */
6664     new_ss_msp = env->v7m.other_ss_msp;
6665     new_ss_psp = env->v7m.other_ss_psp;
6666
6667     if (v7m_using_psp(env)) {
6668         env->v7m.other_ss_psp = env->regs[13];
6669         env->v7m.other_ss_msp = env->v7m.other_sp;
6670     } else {
6671         env->v7m.other_ss_msp = env->regs[13];
6672         env->v7m.other_ss_psp = env->v7m.other_sp;
6673     }
6674
6675     env->v7m.secure = new_secstate;
6676
6677     if (v7m_using_psp(env)) {
6678         env->regs[13] = new_ss_psp;
6679         env->v7m.other_sp = new_ss_msp;
6680     } else {
6681         env->regs[13] = new_ss_msp;
6682         env->v7m.other_sp = new_ss_psp;
6683     }
6684 }
6685
6686 void HELPER(v7m_bxns)(CPUARMState *env, uint32_t dest)
6687 {
6688     /* Handle v7M BXNS:
6689      *  - if the return value is a magic value, do exception return (like BX)
6690      *  - otherwise bit 0 of the return value is the target security state
6691      */
6692     uint32_t min_magic;
6693
6694     if (arm_feature(env, ARM_FEATURE_M_SECURITY)) {
6695         /* Covers FNC_RETURN and EXC_RETURN magic */
6696         min_magic = FNC_RETURN_MIN_MAGIC;
6697     } else {
6698         /* EXC_RETURN magic only */
6699         min_magic = EXC_RETURN_MIN_MAGIC;
6700     }
6701
6702     if (dest >= min_magic) {
6703         /* This is an exception return magic value; put it where
6704          * do_v7m_exception_exit() expects and raise EXCEPTION_EXIT.
6705          * Note that if we ever add gen_ss_advance() singlestep support to
6706          * M profile this should count as an "instruction execution complete"
6707          * event (compare gen_bx_excret_final_code()).
6708          */
6709         env->regs[15] = dest & ~1;
6710         env->thumb = dest & 1;
6711         HELPER(exception_internal)(env, EXCP_EXCEPTION_EXIT);
6712         /* notreached */
6713     }
6714
6715     /* translate.c should have made BXNS UNDEF unless we're secure */
6716     assert(env->v7m.secure);
6717
6718     switch_v7m_security_state(env, dest & 1);
6719     env->thumb = 1;
6720     env->regs[15] = dest & ~1;
6721 }
6722
6723 void HELPER(v7m_blxns)(CPUARMState *env, uint32_t dest)
6724 {
6725     /* Handle v7M BLXNS:
6726      *  - bit 0 of the destination address is the target security state
6727      */
6728
6729     /* At this point regs[15] is the address just after the BLXNS */
6730     uint32_t nextinst = env->regs[15] | 1;
6731     uint32_t sp = env->regs[13] - 8;
6732     uint32_t saved_psr;
6733
6734     /* translate.c will have made BLXNS UNDEF unless we're secure */
6735     assert(env->v7m.secure);
6736
6737     if (dest & 1) {
6738         /* target is Secure, so this is just a normal BLX,
6739          * except that the low bit doesn't indicate Thumb/not.
6740          */
6741         env->regs[14] = nextinst;
6742         env->thumb = 1;
6743         env->regs[15] = dest & ~1;
6744         return;
6745     }
6746
6747     /* Target is non-secure: first push a stack frame */
6748     if (!QEMU_IS_ALIGNED(sp, 8)) {
6749         qemu_log_mask(LOG_GUEST_ERROR,
6750                       "BLXNS with misaligned SP is UNPREDICTABLE\n");
6751     }
6752
6753     saved_psr = env->v7m.exception;
6754     if (env->v7m.control[M_REG_S] & R_V7M_CONTROL_SFPA_MASK) {
6755         saved_psr |= XPSR_SFPA;
6756     }
6757
6758     /* Note that these stores can throw exceptions on MPU faults */
6759     cpu_stl_data(env, sp, nextinst);
6760     cpu_stl_data(env, sp + 4, saved_psr);
6761
6762     env->regs[13] = sp;
6763     env->regs[14] = 0xfeffffff;
6764     if (arm_v7m_is_handler_mode(env)) {
6765         /* Write a dummy value to IPSR, to avoid leaking the current secure
6766          * exception number to non-secure code. This is guaranteed not
6767          * to cause write_v7m_exception() to actually change stacks.
6768          */
6769         write_v7m_exception(env, 1);
6770     }
6771     switch_v7m_security_state(env, 0);
6772     env->thumb = 1;
6773     env->regs[15] = dest;
6774 }
6775
6776 static uint32_t *get_v7m_sp_ptr(CPUARMState *env, bool secure, bool threadmode,
6777                                 bool spsel)
6778 {
6779     /* Return a pointer to the location where we currently store the
6780      * stack pointer for the requested security state and thread mode.
6781      * This pointer will become invalid if the CPU state is updated
6782      * such that the stack pointers are switched around (eg changing
6783      * the SPSEL control bit).
6784      * Compare the v8M ARM ARM pseudocode LookUpSP_with_security_mode().
6785      * Unlike that pseudocode, we require the caller to pass us in the
6786      * SPSEL control bit value; this is because we also use this
6787      * function in handling of pushing of the callee-saves registers
6788      * part of the v8M stack frame (pseudocode PushCalleeStack()),
6789      * and in the tailchain codepath the SPSEL bit comes from the exception
6790      * return magic LR value from the previous exception. The pseudocode
6791      * opencodes the stack-selection in PushCalleeStack(), but we prefer
6792      * to make this utility function generic enough to do the job.
6793      */
6794     bool want_psp = threadmode && spsel;
6795
6796     if (secure == env->v7m.secure) {
6797         if (want_psp == v7m_using_psp(env)) {
6798             return &env->regs[13];
6799         } else {
6800             return &env->v7m.other_sp;
6801         }
6802     } else {
6803         if (want_psp) {
6804             return &env->v7m.other_ss_psp;
6805         } else {
6806             return &env->v7m.other_ss_msp;
6807         }
6808     }
6809 }
6810
6811 static bool arm_v7m_load_vector(ARMCPU *cpu, int exc, bool targets_secure,
6812                                 uint32_t *pvec)
6813 {
6814     CPUState *cs = CPU(cpu);
6815     CPUARMState *env = &cpu->env;
6816     MemTxResult result;
6817     uint32_t addr = env->v7m.vecbase[targets_secure] + exc * 4;
6818     uint32_t vector_entry;
6819     MemTxAttrs attrs = {};
6820     ARMMMUIdx mmu_idx;
6821     bool exc_secure;
6822
6823     mmu_idx = arm_v7m_mmu_idx_for_secstate_and_priv(env, targets_secure, true);
6824
6825     /* We don't do a get_phys_addr() here because the rules for vector
6826      * loads are special: they always use the default memory map, and
6827      * the default memory map permits reads from all addresses.
6828      * Since there's no easy way to pass through to pmsav8_mpu_lookup()
6829      * that we want this special case which would always say "yes",
6830      * we just do the SAU lookup here followed by a direct physical load.
6831      */
6832     attrs.secure = targets_secure;
6833     attrs.user = false;
6834
6835     if (arm_feature(env, ARM_FEATURE_M_SECURITY)) {
6836         V8M_SAttributes sattrs = {};
6837
6838         v8m_security_lookup(env, addr, MMU_DATA_LOAD, mmu_idx, &sattrs);
6839         if (sattrs.ns) {
6840             attrs.secure = false;
6841         } else if (!targets_secure) {
6842             /* NS access to S memory */
6843             goto load_fail;
6844         }
6845     }
6846
6847     vector_entry = address_space_ldl(arm_addressspace(cs, attrs), addr,
6848                                      attrs, &result);
6849     if (result != MEMTX_OK) {
6850         goto load_fail;
6851     }
6852     *pvec = vector_entry;
6853     return true;
6854
6855 load_fail:
6856     /* All vector table fetch fails are reported as HardFault, with
6857      * HFSR.VECTTBL and .FORCED set. (FORCED is set because
6858      * technically the underlying exception is a MemManage or BusFault
6859      * that is escalated to HardFault.) This is a terminal exception,
6860      * so we will either take the HardFault immediately or else enter
6861      * lockup (the latter case is handled in armv7m_nvic_set_pending_derived()).
6862      */
6863     exc_secure = targets_secure ||
6864         !(cpu->env.v7m.aircr & R_V7M_AIRCR_BFHFNMINS_MASK);
6865     env->v7m.hfsr |= R_V7M_HFSR_VECTTBL_MASK | R_V7M_HFSR_FORCED_MASK;
6866     armv7m_nvic_set_pending_derived(env->nvic, ARMV7M_EXCP_HARD, exc_secure);
6867     return false;
6868 }
6869
6870 static bool v7m_push_callee_stack(ARMCPU *cpu, uint32_t lr, bool dotailchain,
6871                                   bool ignore_faults)
6872 {
6873     /* For v8M, push the callee-saves register part of the stack frame.
6874      * Compare the v8M pseudocode PushCalleeStack().
6875      * In the tailchaining case this may not be the current stack.
6876      */
6877     CPUARMState *env = &cpu->env;
6878     uint32_t *frame_sp_p;
6879     uint32_t frameptr;
6880     ARMMMUIdx mmu_idx;
6881     bool stacked_ok;
6882
6883     if (dotailchain) {
6884         bool mode = lr & R_V7M_EXCRET_MODE_MASK;
6885         bool priv = !(env->v7m.control[M_REG_S] & R_V7M_CONTROL_NPRIV_MASK) ||
6886             !mode;
6887
6888         mmu_idx = arm_v7m_mmu_idx_for_secstate_and_priv(env, M_REG_S, priv);
6889         frame_sp_p = get_v7m_sp_ptr(env, M_REG_S, mode,
6890                                     lr & R_V7M_EXCRET_SPSEL_MASK);
6891     } else {
6892         mmu_idx = core_to_arm_mmu_idx(env, cpu_mmu_index(env, false));
6893         frame_sp_p = &env->regs[13];
6894     }
6895
6896     frameptr = *frame_sp_p - 0x28;
6897
6898     /* Write as much of the stack frame as we can. A write failure may
6899      * cause us to pend a derived exception.
6900      */
6901     stacked_ok =
6902         v7m_stack_write(cpu, frameptr, 0xfefa125b, mmu_idx, ignore_faults) &&
6903         v7m_stack_write(cpu, frameptr + 0x8, env->regs[4], mmu_idx,
6904                         ignore_faults) &&
6905         v7m_stack_write(cpu, frameptr + 0xc, env->regs[5], mmu_idx,
6906                         ignore_faults) &&
6907         v7m_stack_write(cpu, frameptr + 0x10, env->regs[6], mmu_idx,
6908                         ignore_faults) &&
6909         v7m_stack_write(cpu, frameptr + 0x14, env->regs[7], mmu_idx,
6910                         ignore_faults) &&
6911         v7m_stack_write(cpu, frameptr + 0x18, env->regs[8], mmu_idx,
6912                         ignore_faults) &&
6913         v7m_stack_write(cpu, frameptr + 0x1c, env->regs[9], mmu_idx,
6914                         ignore_faults) &&
6915         v7m_stack_write(cpu, frameptr + 0x20, env->regs[10], mmu_idx,
6916                         ignore_faults) &&
6917         v7m_stack_write(cpu, frameptr + 0x24, env->regs[11], mmu_idx,
6918                         ignore_faults);
6919
6920     /* Update SP regardless of whether any of the stack accesses failed.
6921      * When we implement v8M stack limit checking then this attempt to
6922      * update SP might also fail and result in a derived exception.
6923      */
6924     *frame_sp_p = frameptr;
6925
6926     return !stacked_ok;
6927 }
6928
6929 static void v7m_exception_taken(ARMCPU *cpu, uint32_t lr, bool dotailchain,
6930                                 bool ignore_stackfaults)
6931 {
6932     /* Do the "take the exception" parts of exception entry,
6933      * but not the pushing of state to the stack. This is
6934      * similar to the pseudocode ExceptionTaken() function.
6935      */
6936     CPUARMState *env = &cpu->env;
6937     uint32_t addr;
6938     bool targets_secure;
6939     int exc;
6940     bool push_failed = false;
6941
6942     armv7m_nvic_get_pending_irq_info(env->nvic, &exc, &targets_secure);
6943     qemu_log_mask(CPU_LOG_INT, "...taking pending %s exception %d\n",
6944                   targets_secure ? "secure" : "nonsecure", exc);
6945
6946     if (arm_feature(env, ARM_FEATURE_V8)) {
6947         if (arm_feature(env, ARM_FEATURE_M_SECURITY) &&
6948             (lr & R_V7M_EXCRET_S_MASK)) {
6949             /* The background code (the owner of the registers in the
6950              * exception frame) is Secure. This means it may either already
6951              * have or now needs to push callee-saves registers.
6952              */
6953             if (targets_secure) {
6954                 if (dotailchain && !(lr & R_V7M_EXCRET_ES_MASK)) {
6955                     /* We took an exception from Secure to NonSecure
6956                      * (which means the callee-saved registers got stacked)
6957                      * and are now tailchaining to a Secure exception.
6958                      * Clear DCRS so eventual return from this Secure
6959                      * exception unstacks the callee-saved registers.
6960                      */
6961                     lr &= ~R_V7M_EXCRET_DCRS_MASK;
6962                 }
6963             } else {
6964                 /* We're going to a non-secure exception; push the
6965                  * callee-saves registers to the stack now, if they're
6966                  * not already saved.
6967                  */
6968                 if (lr & R_V7M_EXCRET_DCRS_MASK &&
6969                     !(dotailchain && !(lr & R_V7M_EXCRET_ES_MASK))) {
6970                     push_failed = v7m_push_callee_stack(cpu, lr, dotailchain,
6971                                                         ignore_stackfaults);
6972                 }
6973                 lr |= R_V7M_EXCRET_DCRS_MASK;
6974             }
6975         }
6976
6977         lr &= ~R_V7M_EXCRET_ES_MASK;
6978         if (targets_secure || !arm_feature(env, ARM_FEATURE_M_SECURITY)) {
6979             lr |= R_V7M_EXCRET_ES_MASK;
6980         }
6981         lr &= ~R_V7M_EXCRET_SPSEL_MASK;
6982         if (env->v7m.control[targets_secure] & R_V7M_CONTROL_SPSEL_MASK) {
6983             lr |= R_V7M_EXCRET_SPSEL_MASK;
6984         }
6985
6986         /* Clear registers if necessary to prevent non-secure exception
6987          * code being able to see register values from secure code.
6988          * Where register values become architecturally UNKNOWN we leave
6989          * them with their previous values.
6990          */
6991         if (arm_feature(env, ARM_FEATURE_M_SECURITY)) {
6992             if (!targets_secure) {
6993                 /* Always clear the caller-saved registers (they have been
6994                  * pushed to the stack earlier in v7m_push_stack()).
6995                  * Clear callee-saved registers if the background code is
6996                  * Secure (in which case these regs were saved in
6997                  * v7m_push_callee_stack()).
6998                  */
6999                 int i;
7000
7001                 for (i = 0; i < 13; i++) {
7002                     /* r4..r11 are callee-saves, zero only if EXCRET.S == 1 */
7003                     if (i < 4 || i > 11 || (lr & R_V7M_EXCRET_S_MASK)) {
7004                         env->regs[i] = 0;
7005                     }
7006                 }
7007                 /* Clear EAPSR */
7008                 xpsr_write(env, 0, XPSR_NZCV | XPSR_Q | XPSR_GE | XPSR_IT);
7009             }
7010         }
7011     }
7012
7013     if (push_failed && !ignore_stackfaults) {
7014         /* Derived exception on callee-saves register stacking:
7015          * we might now want to take a different exception which
7016          * targets a different security state, so try again from the top.
7017          */
7018         qemu_log_mask(CPU_LOG_INT,
7019                       "...derived exception on callee-saves register stacking");
7020         v7m_exception_taken(cpu, lr, true, true);
7021         return;
7022     }
7023
7024     if (!arm_v7m_load_vector(cpu, exc, targets_secure, &addr)) {
7025         /* Vector load failed: derived exception */
7026         qemu_log_mask(CPU_LOG_INT, "...derived exception on vector table load");
7027         v7m_exception_taken(cpu, lr, true, true);
7028         return;
7029     }
7030
7031     /* Now we've done everything that might cause a derived exception
7032      * we can go ahead and activate whichever exception we're going to
7033      * take (which might now be the derived exception).
7034      */
7035     armv7m_nvic_acknowledge_irq(env->nvic);
7036
7037     /* Switch to target security state -- must do this before writing SPSEL */
7038     switch_v7m_security_state(env, targets_secure);
7039     write_v7m_control_spsel(env, 0);
7040     arm_clear_exclusive(env);
7041     /* Clear IT bits */
7042     env->condexec_bits = 0;
7043     env->regs[14] = lr;
7044     env->regs[15] = addr & 0xfffffffe;
7045     env->thumb = addr & 1;
7046 }
7047
7048 static bool v7m_push_stack(ARMCPU *cpu)
7049 {
7050     /* Do the "set up stack frame" part of exception entry,
7051      * similar to pseudocode PushStack().
7052      * Return true if we generate a derived exception (and so
7053      * should ignore further stack faults trying to process
7054      * that derived exception.)
7055      */
7056     bool stacked_ok;
7057     CPUARMState *env = &cpu->env;
7058     uint32_t xpsr = xpsr_read(env);
7059     uint32_t frameptr = env->regs[13];
7060     ARMMMUIdx mmu_idx = core_to_arm_mmu_idx(env, cpu_mmu_index(env, false));
7061
7062     /* Align stack pointer if the guest wants that */
7063     if ((frameptr & 4) &&
7064         (env->v7m.ccr[env->v7m.secure] & R_V7M_CCR_STKALIGN_MASK)) {
7065         frameptr -= 4;
7066         xpsr |= XPSR_SPREALIGN;
7067     }
7068
7069     frameptr -= 0x20;
7070
7071     /* Write as much of the stack frame as we can. If we fail a stack
7072      * write this will result in a derived exception being pended
7073      * (which may be taken in preference to the one we started with
7074      * if it has higher priority).
7075      */
7076     stacked_ok =
7077         v7m_stack_write(cpu, frameptr, env->regs[0], mmu_idx, false) &&
7078         v7m_stack_write(cpu, frameptr + 4, env->regs[1], mmu_idx, false) &&
7079         v7m_stack_write(cpu, frameptr + 8, env->regs[2], mmu_idx, false) &&
7080         v7m_stack_write(cpu, frameptr + 12, env->regs[3], mmu_idx, false) &&
7081         v7m_stack_write(cpu, frameptr + 16, env->regs[12], mmu_idx, false) &&
7082         v7m_stack_write(cpu, frameptr + 20, env->regs[14], mmu_idx, false) &&
7083         v7m_stack_write(cpu, frameptr + 24, env->regs[15], mmu_idx, false) &&
7084         v7m_stack_write(cpu, frameptr + 28, xpsr, mmu_idx, false);
7085
7086     /* Update SP regardless of whether any of the stack accesses failed.
7087      * When we implement v8M stack limit checking then this attempt to
7088      * update SP might also fail and result in a derived exception.
7089      */
7090     env->regs[13] = frameptr;
7091
7092     return !stacked_ok;
7093 }
7094
7095 static void do_v7m_exception_exit(ARMCPU *cpu)
7096 {
7097     CPUARMState *env = &cpu->env;
7098     uint32_t excret;
7099     uint32_t xpsr;
7100     bool ufault = false;
7101     bool sfault = false;
7102     bool return_to_sp_process;
7103     bool return_to_handler;
7104     bool rettobase = false;
7105     bool exc_secure = false;
7106     bool return_to_secure;
7107
7108     /* If we're not in Handler mode then jumps to magic exception-exit
7109      * addresses don't have magic behaviour. However for the v8M
7110      * security extensions the magic secure-function-return has to
7111      * work in thread mode too, so to avoid doing an extra check in
7112      * the generated code we allow exception-exit magic to also cause the
7113      * internal exception and bring us here in thread mode. Correct code
7114      * will never try to do this (the following insn fetch will always
7115      * fault) so we the overhead of having taken an unnecessary exception
7116      * doesn't matter.
7117      */
7118     if (!arm_v7m_is_handler_mode(env)) {
7119         return;
7120     }
7121
7122     /* In the spec pseudocode ExceptionReturn() is called directly
7123      * from BXWritePC() and gets the full target PC value including
7124      * bit zero. In QEMU's implementation we treat it as a normal
7125      * jump-to-register (which is then caught later on), and so split
7126      * the target value up between env->regs[15] and env->thumb in
7127      * gen_bx(). Reconstitute it.
7128      */
7129     excret = env->regs[15];
7130     if (env->thumb) {
7131         excret |= 1;
7132     }
7133
7134     qemu_log_mask(CPU_LOG_INT, "Exception return: magic PC %" PRIx32
7135                   " previous exception %d\n",
7136                   excret, env->v7m.exception);
7137
7138     if ((excret & R_V7M_EXCRET_RES1_MASK) != R_V7M_EXCRET_RES1_MASK) {
7139         qemu_log_mask(LOG_GUEST_ERROR, "M profile: zero high bits in exception "
7140                       "exit PC value 0x%" PRIx32 " are UNPREDICTABLE\n",
7141                       excret);
7142     }
7143
7144     if (arm_feature(env, ARM_FEATURE_M_SECURITY)) {
7145         /* EXC_RETURN.ES validation check (R_SMFL). We must do this before
7146          * we pick which FAULTMASK to clear.
7147          */
7148         if (!env->v7m.secure &&
7149             ((excret & R_V7M_EXCRET_ES_MASK) ||
7150              !(excret & R_V7M_EXCRET_DCRS_MASK))) {
7151             sfault = 1;
7152             /* For all other purposes, treat ES as 0 (R_HXSR) */
7153             excret &= ~R_V7M_EXCRET_ES_MASK;
7154         }
7155         exc_secure = excret & R_V7M_EXCRET_ES_MASK;
7156     }
7157
7158     if (env->v7m.exception != ARMV7M_EXCP_NMI) {
7159         /* Auto-clear FAULTMASK on return from other than NMI.
7160          * If the security extension is implemented then this only
7161          * happens if the raw execution priority is >= 0; the
7162          * value of the ES bit in the exception return value indicates
7163          * which security state's faultmask to clear. (v8M ARM ARM R_KBNF.)
7164          */
7165         if (arm_feature(env, ARM_FEATURE_M_SECURITY)) {
7166             if (armv7m_nvic_raw_execution_priority(env->nvic) >= 0) {
7167                 env->v7m.faultmask[exc_secure] = 0;
7168             }
7169         } else {
7170             env->v7m.faultmask[M_REG_NS] = 0;
7171         }
7172     }
7173
7174     switch (armv7m_nvic_complete_irq(env->nvic, env->v7m.exception,
7175                                      exc_secure)) {
7176     case -1:
7177         /* attempt to exit an exception that isn't active */
7178         ufault = true;
7179         break;
7180     case 0:
7181         /* still an irq active now */
7182         break;
7183     case 1:
7184         /* we returned to base exception level, no nesting.
7185          * (In the pseudocode this is written using "NestedActivation != 1"
7186          * where we have 'rettobase == false'.)
7187          */
7188         rettobase = true;
7189         break;
7190     default:
7191         g_assert_not_reached();
7192     }
7193
7194     return_to_handler = !(excret & R_V7M_EXCRET_MODE_MASK);
7195     return_to_sp_process = excret & R_V7M_EXCRET_SPSEL_MASK;
7196     return_to_secure = arm_feature(env, ARM_FEATURE_M_SECURITY) &&
7197         (excret & R_V7M_EXCRET_S_MASK);
7198
7199     if (arm_feature(env, ARM_FEATURE_V8)) {
7200         if (!arm_feature(env, ARM_FEATURE_M_SECURITY)) {
7201             /* UNPREDICTABLE if S == 1 or DCRS == 0 or ES == 1 (R_XLCP);
7202              * we choose to take the UsageFault.
7203              */
7204             if ((excret & R_V7M_EXCRET_S_MASK) ||
7205                 (excret & R_V7M_EXCRET_ES_MASK) ||
7206                 !(excret & R_V7M_EXCRET_DCRS_MASK)) {
7207                 ufault = true;
7208             }
7209         }
7210         if (excret & R_V7M_EXCRET_RES0_MASK) {
7211             ufault = true;
7212         }
7213     } else {
7214         /* For v7M we only recognize certain combinations of the low bits */
7215         switch (excret & 0xf) {
7216         case 1: /* Return to Handler */
7217             break;
7218         case 13: /* Return to Thread using Process stack */
7219         case 9: /* Return to Thread using Main stack */
7220             /* We only need to check NONBASETHRDENA for v7M, because in
7221              * v8M this bit does not exist (it is RES1).
7222              */
7223             if (!rettobase &&
7224                 !(env->v7m.ccr[env->v7m.secure] &
7225                   R_V7M_CCR_NONBASETHRDENA_MASK)) {
7226                 ufault = true;
7227             }
7228             break;
7229         default:
7230             ufault = true;
7231         }
7232     }
7233
7234     /*
7235      * Set CONTROL.SPSEL from excret.SPSEL. Since we're still in
7236      * Handler mode (and will be until we write the new XPSR.Interrupt
7237      * field) this does not switch around the current stack pointer.
7238      * We must do this before we do any kind of tailchaining, including
7239      * for the derived exceptions on integrity check failures, or we will
7240      * give the guest an incorrect EXCRET.SPSEL value on exception entry.
7241      */
7242     write_v7m_control_spsel_for_secstate(env, return_to_sp_process, exc_secure);
7243
7244     if (sfault) {
7245         env->v7m.sfsr |= R_V7M_SFSR_INVER_MASK;
7246         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SECURE, false);
7247         qemu_log_mask(CPU_LOG_INT, "...taking SecureFault on existing "
7248                       "stackframe: failed EXC_RETURN.ES validity check\n");
7249         v7m_exception_taken(cpu, excret, true, false);
7250         return;
7251     }
7252
7253     if (ufault) {
7254         /* Bad exception return: instead of popping the exception
7255          * stack, directly take a usage fault on the current stack.
7256          */
7257         env->v7m.cfsr[env->v7m.secure] |= R_V7M_CFSR_INVPC_MASK;
7258         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE, env->v7m.secure);
7259         qemu_log_mask(CPU_LOG_INT, "...taking UsageFault on existing "
7260                       "stackframe: failed exception return integrity check\n");
7261         v7m_exception_taken(cpu, excret, true, false);
7262         return;
7263     }
7264
7265     /*
7266      * Tailchaining: if there is currently a pending exception that
7267      * is high enough priority to preempt execution at the level we're
7268      * about to return to, then just directly take that exception now,
7269      * avoiding an unstack-and-then-stack. Note that now we have
7270      * deactivated the previous exception by calling armv7m_nvic_complete_irq()
7271      * our current execution priority is already the execution priority we are
7272      * returning to -- none of the state we would unstack or set based on
7273      * the EXCRET value affects it.
7274      */
7275     if (armv7m_nvic_can_take_pending_exception(env->nvic)) {
7276         qemu_log_mask(CPU_LOG_INT, "...tailchaining to pending exception\n");
7277         v7m_exception_taken(cpu, excret, true, false);
7278         return;
7279     }
7280
7281     switch_v7m_security_state(env, return_to_secure);
7282
7283     {
7284         /* The stack pointer we should be reading the exception frame from
7285          * depends on bits in the magic exception return type value (and
7286          * for v8M isn't necessarily the stack pointer we will eventually
7287          * end up resuming execution with). Get a pointer to the location
7288          * in the CPU state struct where the SP we need is currently being
7289          * stored; we will use and modify it in place.
7290          * We use this limited C variable scope so we don't accidentally
7291          * use 'frame_sp_p' after we do something that makes it invalid.
7292          */
7293         uint32_t *frame_sp_p = get_v7m_sp_ptr(env,
7294                                               return_to_secure,
7295                                               !return_to_handler,
7296                                               return_to_sp_process);
7297         uint32_t frameptr = *frame_sp_p;
7298         bool pop_ok = true;
7299         ARMMMUIdx mmu_idx;
7300         bool return_to_priv = return_to_handler ||
7301             !(env->v7m.control[return_to_secure] & R_V7M_CONTROL_NPRIV_MASK);
7302
7303         mmu_idx = arm_v7m_mmu_idx_for_secstate_and_priv(env, return_to_secure,
7304                                                         return_to_priv);
7305
7306         if (!QEMU_IS_ALIGNED(frameptr, 8) &&
7307             arm_feature(env, ARM_FEATURE_V8)) {
7308             qemu_log_mask(LOG_GUEST_ERROR,
7309                           "M profile exception return with non-8-aligned SP "
7310                           "for destination state is UNPREDICTABLE\n");
7311         }
7312
7313         /* Do we need to pop callee-saved registers? */
7314         if (return_to_secure &&
7315             ((excret & R_V7M_EXCRET_ES_MASK) == 0 ||
7316              (excret & R_V7M_EXCRET_DCRS_MASK) == 0)) {
7317             uint32_t expected_sig = 0xfefa125b;
7318             uint32_t actual_sig;
7319
7320             pop_ok = v7m_stack_read(cpu, &actual_sig, frameptr, mmu_idx);
7321
7322             if (pop_ok && expected_sig != actual_sig) {
7323                 /* Take a SecureFault on the current stack */
7324                 env->v7m.sfsr |= R_V7M_SFSR_INVIS_MASK;
7325                 armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SECURE, false);
7326                 qemu_log_mask(CPU_LOG_INT, "...taking SecureFault on existing "
7327                               "stackframe: failed exception return integrity "
7328                               "signature check\n");
7329                 v7m_exception_taken(cpu, excret, true, false);
7330                 return;
7331             }
7332
7333             pop_ok = pop_ok &&
7334                 v7m_stack_read(cpu, &env->regs[4], frameptr + 0x8, mmu_idx) &&
7335                 v7m_stack_read(cpu, &env->regs[5], frameptr + 0xc, mmu_idx) &&
7336                 v7m_stack_read(cpu, &env->regs[6], frameptr + 0x10, mmu_idx) &&
7337                 v7m_stack_read(cpu, &env->regs[7], frameptr + 0x14, mmu_idx) &&
7338                 v7m_stack_read(cpu, &env->regs[8], frameptr + 0x18, mmu_idx) &&
7339                 v7m_stack_read(cpu, &env->regs[9], frameptr + 0x1c, mmu_idx) &&
7340                 v7m_stack_read(cpu, &env->regs[10], frameptr + 0x20, mmu_idx) &&
7341                 v7m_stack_read(cpu, &env->regs[11], frameptr + 0x24, mmu_idx);
7342
7343             frameptr += 0x28;
7344         }
7345
7346         /* Pop registers */
7347         pop_ok = pop_ok &&
7348             v7m_stack_read(cpu, &env->regs[0], frameptr, mmu_idx) &&
7349             v7m_stack_read(cpu, &env->regs[1], frameptr + 0x4, mmu_idx) &&
7350             v7m_stack_read(cpu, &env->regs[2], frameptr + 0x8, mmu_idx) &&
7351             v7m_stack_read(cpu, &env->regs[3], frameptr + 0xc, mmu_idx) &&
7352             v7m_stack_read(cpu, &env->regs[12], frameptr + 0x10, mmu_idx) &&
7353             v7m_stack_read(cpu, &env->regs[14], frameptr + 0x14, mmu_idx) &&
7354             v7m_stack_read(cpu, &env->regs[15], frameptr + 0x18, mmu_idx) &&
7355             v7m_stack_read(cpu, &xpsr, frameptr + 0x1c, mmu_idx);
7356
7357         if (!pop_ok) {
7358             /* v7m_stack_read() pended a fault, so take it (as a tail
7359              * chained exception on the same stack frame)
7360              */
7361             qemu_log_mask(CPU_LOG_INT, "...derived exception on unstacking\n");
7362             v7m_exception_taken(cpu, excret, true, false);
7363             return;
7364         }
7365
7366         /* Returning from an exception with a PC with bit 0 set is defined
7367          * behaviour on v8M (bit 0 is ignored), but for v7M it was specified
7368          * to be UNPREDICTABLE. In practice actual v7M hardware seems to ignore
7369          * the lsbit, and there are several RTOSes out there which incorrectly
7370          * assume the r15 in the stack frame should be a Thumb-style "lsbit
7371          * indicates ARM/Thumb" value, so ignore the bit on v7M as well, but
7372          * complain about the badly behaved guest.
7373          */
7374         if (env->regs[15] & 1) {
7375             env->regs[15] &= ~1U;
7376             if (!arm_feature(env, ARM_FEATURE_V8)) {
7377                 qemu_log_mask(LOG_GUEST_ERROR,
7378                               "M profile return from interrupt with misaligned "
7379                               "PC is UNPREDICTABLE on v7M\n");
7380             }
7381         }
7382
7383         if (arm_feature(env, ARM_FEATURE_V8)) {
7384             /* For v8M we have to check whether the xPSR exception field
7385              * matches the EXCRET value for return to handler/thread
7386              * before we commit to changing the SP and xPSR.
7387              */
7388             bool will_be_handler = (xpsr & XPSR_EXCP) != 0;
7389             if (return_to_handler != will_be_handler) {
7390                 /* Take an INVPC UsageFault on the current stack.
7391                  * By this point we will have switched to the security state
7392                  * for the background state, so this UsageFault will target
7393                  * that state.
7394                  */
7395                 armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE,
7396                                         env->v7m.secure);
7397                 env->v7m.cfsr[env->v7m.secure] |= R_V7M_CFSR_INVPC_MASK;
7398                 qemu_log_mask(CPU_LOG_INT, "...taking UsageFault on existing "
7399                               "stackframe: failed exception return integrity "
7400                               "check\n");
7401                 v7m_exception_taken(cpu, excret, true, false);
7402                 return;
7403             }
7404         }
7405
7406         /* Commit to consuming the stack frame */
7407         frameptr += 0x20;
7408         /* Undo stack alignment (the SPREALIGN bit indicates that the original
7409          * pre-exception SP was not 8-aligned and we added a padding word to
7410          * align it, so we undo this by ORing in the bit that increases it
7411          * from the current 8-aligned value to the 8-unaligned value. (Adding 4
7412          * would work too but a logical OR is how the pseudocode specifies it.)
7413          */
7414         if (xpsr & XPSR_SPREALIGN) {
7415             frameptr |= 4;
7416         }
7417         *frame_sp_p = frameptr;
7418     }
7419     /* This xpsr_write() will invalidate frame_sp_p as it may switch stack */
7420     xpsr_write(env, xpsr, ~XPSR_SPREALIGN);
7421
7422     /* The restored xPSR exception field will be zero if we're
7423      * resuming in Thread mode. If that doesn't match what the
7424      * exception return excret specified then this is a UsageFault.
7425      * v7M requires we make this check here; v8M did it earlier.
7426      */
7427     if (return_to_handler != arm_v7m_is_handler_mode(env)) {
7428         /* Take an INVPC UsageFault by pushing the stack again;
7429          * we know we're v7M so this is never a Secure UsageFault.
7430          */
7431         bool ignore_stackfaults;
7432
7433         assert(!arm_feature(env, ARM_FEATURE_V8));
7434         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE, false);
7435         env->v7m.cfsr[env->v7m.secure] |= R_V7M_CFSR_INVPC_MASK;
7436         ignore_stackfaults = v7m_push_stack(cpu);
7437         qemu_log_mask(CPU_LOG_INT, "...taking UsageFault on new stackframe: "
7438                       "failed exception return integrity check\n");
7439         v7m_exception_taken(cpu, excret, false, ignore_stackfaults);
7440         return;
7441     }
7442
7443     /* Otherwise, we have a successful exception exit. */
7444     arm_clear_exclusive(env);
7445     qemu_log_mask(CPU_LOG_INT, "...successful exception return\n");
7446 }
7447
7448 static bool do_v7m_function_return(ARMCPU *cpu)
7449 {
7450     /* v8M security extensions magic function return.
7451      * We may either:
7452      *  (1) throw an exception (longjump)
7453      *  (2) return true if we successfully handled the function return
7454      *  (3) return false if we failed a consistency check and have
7455      *      pended a UsageFault that needs to be taken now
7456      *
7457      * At this point the magic return value is split between env->regs[15]
7458      * and env->thumb. We don't bother to reconstitute it because we don't
7459      * need it (all values are handled the same way).
7460      */
7461     CPUARMState *env = &cpu->env;
7462     uint32_t newpc, newpsr, newpsr_exc;
7463
7464     qemu_log_mask(CPU_LOG_INT, "...really v7M secure function return\n");
7465
7466     {
7467         bool threadmode, spsel;
7468         TCGMemOpIdx oi;
7469         ARMMMUIdx mmu_idx;
7470         uint32_t *frame_sp_p;
7471         uint32_t frameptr;
7472
7473         /* Pull the return address and IPSR from the Secure stack */
7474         threadmode = !arm_v7m_is_handler_mode(env);
7475         spsel = env->v7m.control[M_REG_S] & R_V7M_CONTROL_SPSEL_MASK;
7476
7477         frame_sp_p = get_v7m_sp_ptr(env, true, threadmode, spsel);
7478         frameptr = *frame_sp_p;
7479
7480         /* These loads may throw an exception (for MPU faults). We want to
7481          * do them as secure, so work out what MMU index that is.
7482          */
7483         mmu_idx = arm_v7m_mmu_idx_for_secstate(env, true);
7484         oi = make_memop_idx(MO_LE, arm_to_core_mmu_idx(mmu_idx));
7485         newpc = helper_le_ldul_mmu(env, frameptr, oi, 0);
7486         newpsr = helper_le_ldul_mmu(env, frameptr + 4, oi, 0);
7487
7488         /* Consistency checks on new IPSR */
7489         newpsr_exc = newpsr & XPSR_EXCP;
7490         if (!((env->v7m.exception == 0 && newpsr_exc == 0) ||
7491               (env->v7m.exception == 1 && newpsr_exc != 0))) {
7492             /* Pend the fault and tell our caller to take it */
7493             env->v7m.cfsr[env->v7m.secure] |= R_V7M_CFSR_INVPC_MASK;
7494             armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE,
7495                                     env->v7m.secure);
7496             qemu_log_mask(CPU_LOG_INT,
7497                           "...taking INVPC UsageFault: "
7498                           "IPSR consistency check failed\n");
7499             return false;
7500         }
7501
7502         *frame_sp_p = frameptr + 8;
7503     }
7504
7505     /* This invalidates frame_sp_p */
7506     switch_v7m_security_state(env, true);
7507     env->v7m.exception = newpsr_exc;
7508     env->v7m.control[M_REG_S] &= ~R_V7M_CONTROL_SFPA_MASK;
7509     if (newpsr & XPSR_SFPA) {
7510         env->v7m.control[M_REG_S] |= R_V7M_CONTROL_SFPA_MASK;
7511     }
7512     xpsr_write(env, 0, XPSR_IT);
7513     env->thumb = newpc & 1;
7514     env->regs[15] = newpc & ~1;
7515
7516     qemu_log_mask(CPU_LOG_INT, "...function return successful\n");
7517     return true;
7518 }
7519
7520 static void arm_log_exception(int idx)
7521 {
7522     if (qemu_loglevel_mask(CPU_LOG_INT)) {
7523         const char *exc = NULL;
7524         static const char * const excnames[] = {
7525             [EXCP_UDEF] = "Undefined Instruction",
7526             [EXCP_SWI] = "SVC",
7527             [EXCP_PREFETCH_ABORT] = "Prefetch Abort",
7528             [EXCP_DATA_ABORT] = "Data Abort",
7529             [EXCP_IRQ] = "IRQ",
7530             [EXCP_FIQ] = "FIQ",
7531             [EXCP_BKPT] = "Breakpoint",
7532             [EXCP_EXCEPTION_EXIT] = "QEMU v7M exception exit",
7533             [EXCP_KERNEL_TRAP] = "QEMU intercept of kernel commpage",
7534             [EXCP_HVC] = "Hypervisor Call",
7535             [EXCP_HYP_TRAP] = "Hypervisor Trap",
7536             [EXCP_SMC] = "Secure Monitor Call",
7537             [EXCP_VIRQ] = "Virtual IRQ",
7538             [EXCP_VFIQ] = "Virtual FIQ",
7539             [EXCP_SEMIHOST] = "Semihosting call",
7540             [EXCP_NOCP] = "v7M NOCP UsageFault",
7541             [EXCP_INVSTATE] = "v7M INVSTATE UsageFault",
7542         };
7543
7544         if (idx >= 0 && idx < ARRAY_SIZE(excnames)) {
7545             exc = excnames[idx];
7546         }
7547         if (!exc) {
7548             exc = "unknown";
7549         }
7550         qemu_log_mask(CPU_LOG_INT, "Taking exception %d [%s]\n", idx, exc);
7551     }
7552 }
7553
7554 static bool v7m_read_half_insn(ARMCPU *cpu, ARMMMUIdx mmu_idx,
7555                                uint32_t addr, uint16_t *insn)
7556 {
7557     /* Load a 16-bit portion of a v7M instruction, returning true on success,
7558      * or false on failure (in which case we will have pended the appropriate
7559      * exception).
7560      * We need to do the instruction fetch's MPU and SAU checks
7561      * like this because there is no MMU index that would allow
7562      * doing the load with a single function call. Instead we must
7563      * first check that the security attributes permit the load
7564      * and that they don't mismatch on the two halves of the instruction,
7565      * and then we do the load as a secure load (ie using the security
7566      * attributes of the address, not the CPU, as architecturally required).
7567      */
7568     CPUState *cs = CPU(cpu);
7569     CPUARMState *env = &cpu->env;
7570     V8M_SAttributes sattrs = {};
7571     MemTxAttrs attrs = {};
7572     ARMMMUFaultInfo fi = {};
7573     MemTxResult txres;
7574     target_ulong page_size;
7575     hwaddr physaddr;
7576     int prot;
7577
7578     v8m_security_lookup(env, addr, MMU_INST_FETCH, mmu_idx, &sattrs);
7579     if (!sattrs.nsc || sattrs.ns) {
7580         /* This must be the second half of the insn, and it straddles a
7581          * region boundary with the second half not being S&NSC.
7582          */
7583         env->v7m.sfsr |= R_V7M_SFSR_INVEP_MASK;
7584         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SECURE, false);
7585         qemu_log_mask(CPU_LOG_INT,
7586                       "...really SecureFault with SFSR.INVEP\n");
7587         return false;
7588     }
7589     if (get_phys_addr(env, addr, MMU_INST_FETCH, mmu_idx,
7590                       &physaddr, &attrs, &prot, &page_size, &fi, NULL)) {
7591         /* the MPU lookup failed */
7592         env->v7m.cfsr[env->v7m.secure] |= R_V7M_CFSR_IACCVIOL_MASK;
7593         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_MEM, env->v7m.secure);
7594         qemu_log_mask(CPU_LOG_INT, "...really MemManage with CFSR.IACCVIOL\n");
7595         return false;
7596     }
7597     *insn = address_space_lduw_le(arm_addressspace(cs, attrs), physaddr,
7598                                  attrs, &txres);
7599     if (txres != MEMTX_OK) {
7600         env->v7m.cfsr[M_REG_NS] |= R_V7M_CFSR_IBUSERR_MASK;
7601         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_BUS, false);
7602         qemu_log_mask(CPU_LOG_INT, "...really BusFault with CFSR.IBUSERR\n");
7603         return false;
7604     }
7605     return true;
7606 }
7607
7608 static bool v7m_handle_execute_nsc(ARMCPU *cpu)
7609 {
7610     /* Check whether this attempt to execute code in a Secure & NS-Callable
7611      * memory region is for an SG instruction; if so, then emulate the
7612      * effect of the SG instruction and return true. Otherwise pend
7613      * the correct kind of exception and return false.
7614      */
7615     CPUARMState *env = &cpu->env;
7616     ARMMMUIdx mmu_idx;
7617     uint16_t insn;
7618
7619     /* We should never get here unless get_phys_addr_pmsav8() caused
7620      * an exception for NS executing in S&NSC memory.
7621      */
7622     assert(!env->v7m.secure);
7623     assert(arm_feature(env, ARM_FEATURE_M_SECURITY));
7624
7625     /* We want to do the MPU lookup as secure; work out what mmu_idx that is */
7626     mmu_idx = arm_v7m_mmu_idx_for_secstate(env, true);
7627
7628     if (!v7m_read_half_insn(cpu, mmu_idx, env->regs[15], &insn)) {
7629         return false;
7630     }
7631
7632     if (!env->thumb) {
7633         goto gen_invep;
7634     }
7635
7636     if (insn != 0xe97f) {
7637         /* Not an SG instruction first half (we choose the IMPDEF
7638          * early-SG-check option).
7639          */
7640         goto gen_invep;
7641     }
7642
7643     if (!v7m_read_half_insn(cpu, mmu_idx, env->regs[15] + 2, &insn)) {
7644         return false;
7645     }
7646
7647     if (insn != 0xe97f) {
7648         /* Not an SG instruction second half (yes, both halves of the SG
7649          * insn have the same hex value)
7650          */
7651         goto gen_invep;
7652     }
7653
7654     /* OK, we have confirmed that we really have an SG instruction.
7655      * We know we're NS in S memory so don't need to repeat those checks.
7656      */
7657     qemu_log_mask(CPU_LOG_INT, "...really an SG instruction at 0x%08" PRIx32
7658                   ", executing it\n", env->regs[15]);
7659     env->regs[14] &= ~1;
7660     switch_v7m_security_state(env, true);
7661     xpsr_write(env, 0, XPSR_IT);
7662     env->regs[15] += 4;
7663     return true;
7664
7665 gen_invep:
7666     env->v7m.sfsr |= R_V7M_SFSR_INVEP_MASK;
7667     armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SECURE, false);
7668     qemu_log_mask(CPU_LOG_INT,
7669                   "...really SecureFault with SFSR.INVEP\n");
7670     return false;
7671 }
7672
7673 void arm_v7m_cpu_do_interrupt(CPUState *cs)
7674 {
7675     ARMCPU *cpu = ARM_CPU(cs);
7676     CPUARMState *env = &cpu->env;
7677     uint32_t lr;
7678     bool ignore_stackfaults;
7679
7680     arm_log_exception(cs->exception_index);
7681
7682     /* For exceptions we just mark as pending on the NVIC, and let that
7683        handle it.  */
7684     switch (cs->exception_index) {
7685     case EXCP_UDEF:
7686         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE, env->v7m.secure);
7687         env->v7m.cfsr[env->v7m.secure] |= R_V7M_CFSR_UNDEFINSTR_MASK;
7688         break;
7689     case EXCP_NOCP:
7690         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE, env->v7m.secure);
7691         env->v7m.cfsr[env->v7m.secure] |= R_V7M_CFSR_NOCP_MASK;
7692         break;
7693     case EXCP_INVSTATE:
7694         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE, env->v7m.secure);
7695         env->v7m.cfsr[env->v7m.secure] |= R_V7M_CFSR_INVSTATE_MASK;
7696         break;
7697     case EXCP_SWI:
7698         /* The PC already points to the next instruction.  */
7699         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SVC, env->v7m.secure);
7700         break;
7701     case EXCP_PREFETCH_ABORT:
7702     case EXCP_DATA_ABORT:
7703         /* Note that for M profile we don't have a guest facing FSR, but
7704          * the env->exception.fsr will be populated by the code that
7705          * raises the fault, in the A profile short-descriptor format.
7706          */
7707         switch (env->exception.fsr & 0xf) {
7708         case M_FAKE_FSR_NSC_EXEC:
7709             /* Exception generated when we try to execute code at an address
7710              * which is marked as Secure & Non-Secure Callable and the CPU
7711              * is in the Non-Secure state. The only instruction which can
7712              * be executed like this is SG (and that only if both halves of
7713              * the SG instruction have the same security attributes.)
7714              * Everything else must generate an INVEP SecureFault, so we
7715              * emulate the SG instruction here.
7716              */
7717             if (v7m_handle_execute_nsc(cpu)) {
7718                 return;
7719             }
7720             break;
7721         case M_FAKE_FSR_SFAULT:
7722             /* Various flavours of SecureFault for attempts to execute or
7723              * access data in the wrong security state.
7724              */
7725             switch (cs->exception_index) {
7726             case EXCP_PREFETCH_ABORT:
7727                 if (env->v7m.secure) {
7728                     env->v7m.sfsr |= R_V7M_SFSR_INVTRAN_MASK;
7729                     qemu_log_mask(CPU_LOG_INT,
7730                                   "...really SecureFault with SFSR.INVTRAN\n");
7731                 } else {
7732                     env->v7m.sfsr |= R_V7M_SFSR_INVEP_MASK;
7733                     qemu_log_mask(CPU_LOG_INT,
7734                                   "...really SecureFault with SFSR.INVEP\n");
7735                 }
7736                 break;
7737             case EXCP_DATA_ABORT:
7738                 /* This must be an NS access to S memory */
7739                 env->v7m.sfsr |= R_V7M_SFSR_AUVIOL_MASK;
7740                 qemu_log_mask(CPU_LOG_INT,
7741                               "...really SecureFault with SFSR.AUVIOL\n");
7742                 break;
7743             }
7744             armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SECURE, false);
7745             break;
7746         case 0x8: /* External Abort */
7747             switch (cs->exception_index) {
7748             case EXCP_PREFETCH_ABORT:
7749                 env->v7m.cfsr[M_REG_NS] |= R_V7M_CFSR_IBUSERR_MASK;
7750                 qemu_log_mask(CPU_LOG_INT, "...with CFSR.IBUSERR\n");
7751                 break;
7752             case EXCP_DATA_ABORT:
7753                 env->v7m.cfsr[M_REG_NS] |=
7754                     (R_V7M_CFSR_PRECISERR_MASK | R_V7M_CFSR_BFARVALID_MASK);
7755                 env->v7m.bfar = env->exception.vaddress;
7756                 qemu_log_mask(CPU_LOG_INT,
7757                               "...with CFSR.PRECISERR and BFAR 0x%x\n",
7758                               env->v7m.bfar);
7759                 break;
7760             }
7761             armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_BUS, false);
7762             break;
7763         default:
7764             /* All other FSR values are either MPU faults or "can't happen
7765              * for M profile" cases.
7766              */
7767             switch (cs->exception_index) {
7768             case EXCP_PREFETCH_ABORT:
7769                 env->v7m.cfsr[env->v7m.secure] |= R_V7M_CFSR_IACCVIOL_MASK;
7770                 qemu_log_mask(CPU_LOG_INT, "...with CFSR.IACCVIOL\n");
7771                 break;
7772             case EXCP_DATA_ABORT:
7773                 env->v7m.cfsr[env->v7m.secure] |=
7774                     (R_V7M_CFSR_DACCVIOL_MASK | R_V7M_CFSR_MMARVALID_MASK);
7775                 env->v7m.mmfar[env->v7m.secure] = env->exception.vaddress;
7776                 qemu_log_mask(CPU_LOG_INT,
7777                               "...with CFSR.DACCVIOL and MMFAR 0x%x\n",
7778                               env->v7m.mmfar[env->v7m.secure]);
7779                 break;
7780             }
7781             armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_MEM,
7782                                     env->v7m.secure);
7783             break;
7784         }
7785         break;
7786     case EXCP_BKPT:
7787         if (semihosting_enabled()) {
7788             int nr;
7789             nr = arm_lduw_code(env, env->regs[15], arm_sctlr_b(env)) & 0xff;
7790             if (nr == 0xab) {
7791                 env->regs[15] += 2;
7792                 qemu_log_mask(CPU_LOG_INT,
7793                               "...handling as semihosting call 0x%x\n",
7794                               env->regs[0]);
7795                 env->regs[0] = do_arm_semihosting(env);
7796                 return;
7797             }
7798         }
7799         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_DEBUG, false);
7800         break;
7801     case EXCP_IRQ:
7802         break;
7803     case EXCP_EXCEPTION_EXIT:
7804         if (env->regs[15] < EXC_RETURN_MIN_MAGIC) {
7805             /* Must be v8M security extension function return */
7806             assert(env->regs[15] >= FNC_RETURN_MIN_MAGIC);
7807             assert(arm_feature(env, ARM_FEATURE_M_SECURITY));
7808             if (do_v7m_function_return(cpu)) {
7809                 return;
7810             }
7811         } else {
7812             do_v7m_exception_exit(cpu);
7813             return;
7814         }
7815         break;
7816     default:
7817         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
7818         return; /* Never happens.  Keep compiler happy.  */
7819     }
7820
7821     if (arm_feature(env, ARM_FEATURE_V8)) {
7822         lr = R_V7M_EXCRET_RES1_MASK |
7823             R_V7M_EXCRET_DCRS_MASK |
7824             R_V7M_EXCRET_FTYPE_MASK;
7825         /* The S bit indicates whether we should return to Secure
7826          * or NonSecure (ie our current state).
7827          * The ES bit indicates whether we're taking this exception
7828          * to Secure or NonSecure (ie our target state). We set it
7829          * later, in v7m_exception_taken().
7830          * The SPSEL bit is also set in v7m_exception_taken() for v8M.
7831          * This corresponds to the ARM ARM pseudocode for v8M setting
7832          * some LR bits in PushStack() and some in ExceptionTaken();
7833          * the distinction matters for the tailchain cases where we
7834          * can take an exception without pushing the stack.
7835          */
7836         if (env->v7m.secure) {
7837             lr |= R_V7M_EXCRET_S_MASK;
7838         }
7839     } else {
7840         lr = R_V7M_EXCRET_RES1_MASK |
7841             R_V7M_EXCRET_S_MASK |
7842             R_V7M_EXCRET_DCRS_MASK |
7843             R_V7M_EXCRET_FTYPE_MASK |
7844             R_V7M_EXCRET_ES_MASK;
7845         if (env->v7m.control[M_REG_NS] & R_V7M_CONTROL_SPSEL_MASK) {
7846             lr |= R_V7M_EXCRET_SPSEL_MASK;
7847         }
7848     }
7849     if (!arm_v7m_is_handler_mode(env)) {
7850         lr |= R_V7M_EXCRET_MODE_MASK;
7851     }
7852
7853     ignore_stackfaults = v7m_push_stack(cpu);
7854     v7m_exception_taken(cpu, lr, false, ignore_stackfaults);
7855 }
7856
7857 /* Function used to synchronize QEMU's AArch64 register set with AArch32
7858  * register set.  This is necessary when switching between AArch32 and AArch64
7859  * execution state.
7860  */
7861 void aarch64_sync_32_to_64(CPUARMState *env)
7862 {
7863     int i;
7864     uint32_t mode = env->uncached_cpsr & CPSR_M;
7865
7866     /* We can blanket copy R[0:7] to X[0:7] */
7867     for (i = 0; i < 8; i++) {
7868         env->xregs[i] = env->regs[i];
7869     }
7870
7871     /* Unless we are in FIQ mode, x8-x12 come from the user registers r8-r12.
7872      * Otherwise, they come from the banked user regs.
7873      */
7874     if (mode == ARM_CPU_MODE_FIQ) {
7875         for (i = 8; i < 13; i++) {
7876             env->xregs[i] = env->usr_regs[i - 8];
7877         }
7878     } else {
7879         for (i = 8; i < 13; i++) {
7880             env->xregs[i] = env->regs[i];
7881         }
7882     }
7883
7884     /* Registers x13-x23 are the various mode SP and FP registers. Registers
7885      * r13 and r14 are only copied if we are in that mode, otherwise we copy
7886      * from the mode banked register.
7887      */
7888     if (mode == ARM_CPU_MODE_USR || mode == ARM_CPU_MODE_SYS) {
7889         env->xregs[13] = env->regs[13];
7890         env->xregs[14] = env->regs[14];
7891     } else {
7892         env->xregs[13] = env->banked_r13[bank_number(ARM_CPU_MODE_USR)];
7893         /* HYP is an exception in that it is copied from r14 */
7894         if (mode == ARM_CPU_MODE_HYP) {
7895             env->xregs[14] = env->regs[14];
7896         } else {
7897             env->xregs[14] = env->banked_r14[bank_number(ARM_CPU_MODE_USR)];
7898         }
7899     }
7900
7901     if (mode == ARM_CPU_MODE_HYP) {
7902         env->xregs[15] = env->regs[13];
7903     } else {
7904         env->xregs[15] = env->banked_r13[bank_number(ARM_CPU_MODE_HYP)];
7905     }
7906
7907     if (mode == ARM_CPU_MODE_IRQ) {
7908         env->xregs[16] = env->regs[14];
7909         env->xregs[17] = env->regs[13];
7910     } else {
7911         env->xregs[16] = env->banked_r14[bank_number(ARM_CPU_MODE_IRQ)];
7912         env->xregs[17] = env->banked_r13[bank_number(ARM_CPU_MODE_IRQ)];
7913     }
7914
7915     if (mode == ARM_CPU_MODE_SVC) {
7916         env->xregs[18] = env->regs[14];
7917         env->xregs[19] = env->regs[13];
7918     } else {
7919         env->xregs[18] = env->banked_r14[bank_number(ARM_CPU_MODE_SVC)];
7920         env->xregs[19] = env->banked_r13[bank_number(ARM_CPU_MODE_SVC)];
7921     }
7922
7923     if (mode == ARM_CPU_MODE_ABT) {
7924         env->xregs[20] = env->regs[14];
7925         env->xregs[21] = env->regs[13];
7926     } else {
7927         env->xregs[20] = env->banked_r14[bank_number(ARM_CPU_MODE_ABT)];
7928         env->xregs[21] = env->banked_r13[bank_number(ARM_CPU_MODE_ABT)];
7929     }
7930
7931     if (mode == ARM_CPU_MODE_UND) {
7932         env->xregs[22] = env->regs[14];
7933         env->xregs[23] = env->regs[13];
7934     } else {
7935         env->xregs[22] = env->banked_r14[bank_number(ARM_CPU_MODE_UND)];
7936         env->xregs[23] = env->banked_r13[bank_number(ARM_CPU_MODE_UND)];
7937     }
7938
7939     /* Registers x24-x30 are mapped to r8-r14 in FIQ mode.  If we are in FIQ
7940      * mode, then we can copy from r8-r14.  Otherwise, we copy from the
7941      * FIQ bank for r8-r14.
7942      */
7943     if (mode == ARM_CPU_MODE_FIQ) {
7944         for (i = 24; i < 31; i++) {
7945             env->xregs[i] = env->regs[i - 16];   /* X[24:30] <- R[8:14] */
7946         }
7947     } else {
7948         for (i = 24; i < 29; i++) {
7949             env->xregs[i] = env->fiq_regs[i - 24];
7950         }
7951         env->xregs[29] = env->banked_r13[bank_number(ARM_CPU_MODE_FIQ)];
7952         env->xregs[30] = env->banked_r14[bank_number(ARM_CPU_MODE_FIQ)];
7953     }
7954
7955     env->pc = env->regs[15];
7956 }
7957
7958 /* Function used to synchronize QEMU's AArch32 register set with AArch64
7959  * register set.  This is necessary when switching between AArch32 and AArch64
7960  * execution state.
7961  */
7962 void aarch64_sync_64_to_32(CPUARMState *env)
7963 {
7964     int i;
7965     uint32_t mode = env->uncached_cpsr & CPSR_M;
7966
7967     /* We can blanket copy X[0:7] to R[0:7] */
7968     for (i = 0; i < 8; i++) {
7969         env->regs[i] = env->xregs[i];
7970     }
7971
7972     /* Unless we are in FIQ mode, r8-r12 come from the user registers x8-x12.
7973      * Otherwise, we copy x8-x12 into the banked user regs.
7974      */
7975     if (mode == ARM_CPU_MODE_FIQ) {
7976         for (i = 8; i < 13; i++) {
7977             env->usr_regs[i - 8] = env->xregs[i];
7978         }
7979     } else {
7980         for (i = 8; i < 13; i++) {
7981             env->regs[i] = env->xregs[i];
7982         }
7983     }
7984
7985     /* Registers r13 & r14 depend on the current mode.
7986      * If we are in a given mode, we copy the corresponding x registers to r13
7987      * and r14.  Otherwise, we copy the x register to the banked r13 and r14
7988      * for the mode.
7989      */
7990     if (mode == ARM_CPU_MODE_USR || mode == ARM_CPU_MODE_SYS) {
7991         env->regs[13] = env->xregs[13];
7992         env->regs[14] = env->xregs[14];
7993     } else {
7994         env->banked_r13[bank_number(ARM_CPU_MODE_USR)] = env->xregs[13];
7995
7996         /* HYP is an exception in that it does not have its own banked r14 but
7997          * shares the USR r14
7998          */
7999         if (mode == ARM_CPU_MODE_HYP) {
8000             env->regs[14] = env->xregs[14];
8001         } else {
8002             env->banked_r14[bank_number(ARM_CPU_MODE_USR)] = env->xregs[14];
8003         }
8004     }
8005
8006     if (mode == ARM_CPU_MODE_HYP) {
8007         env->regs[13] = env->xregs[15];
8008     } else {
8009         env->banked_r13[bank_number(ARM_CPU_MODE_HYP)] = env->xregs[15];
8010     }
8011
8012     if (mode == ARM_CPU_MODE_IRQ) {
8013         env->regs[14] = env->xregs[16];
8014         env->regs[13] = env->xregs[17];
8015     } else {
8016         env->banked_r14[bank_number(ARM_CPU_MODE_IRQ)] = env->xregs[16];
8017         env->banked_r13[bank_number(ARM_CPU_MODE_IRQ)] = env->xregs[17];
8018     }
8019
8020     if (mode == ARM_CPU_MODE_SVC) {
8021         env->regs[14] = env->xregs[18];
8022         env->regs[13] = env->xregs[19];
8023     } else {
8024         env->banked_r14[bank_number(ARM_CPU_MODE_SVC)] = env->xregs[18];
8025         env->banked_r13[bank_number(ARM_CPU_MODE_SVC)] = env->xregs[19];
8026     }
8027
8028     if (mode == ARM_CPU_MODE_ABT) {
8029         env->regs[14] = env->xregs[20];
8030         env->regs[13] = env->xregs[21];
8031     } else {
8032         env->banked_r14[bank_number(ARM_CPU_MODE_ABT)] = env->xregs[20];
8033         env->banked_r13[bank_number(ARM_CPU_MODE_ABT)] = env->xregs[21];
8034     }
8035
8036     if (mode == ARM_CPU_MODE_UND) {
8037         env->regs[14] = env->xregs[22];
8038         env->regs[13] = env->xregs[23];
8039     } else {
8040         env->banked_r14[bank_number(ARM_CPU_MODE_UND)] = env->xregs[22];
8041         env->banked_r13[bank_number(ARM_CPU_MODE_UND)] = env->xregs[23];
8042     }
8043
8044     /* Registers x24-x30 are mapped to r8-r14 in FIQ mode.  If we are in FIQ
8045      * mode, then we can copy to r8-r14.  Otherwise, we copy to the
8046      * FIQ bank for r8-r14.
8047      */
8048     if (mode == ARM_CPU_MODE_FIQ) {
8049         for (i = 24; i < 31; i++) {
8050             env->regs[i - 16] = env->xregs[i];   /* X[24:30] -> R[8:14] */
8051         }
8052     } else {
8053         for (i = 24; i < 29; i++) {
8054             env->fiq_regs[i - 24] = env->xregs[i];
8055         }
8056         env->banked_r13[bank_number(ARM_CPU_MODE_FIQ)] = env->xregs[29];
8057         env->banked_r14[bank_number(ARM_CPU_MODE_FIQ)] = env->xregs[30];
8058     }
8059
8060     env->regs[15] = env->pc;
8061 }
8062
8063 static void take_aarch32_exception(CPUARMState *env, int new_mode,
8064                                    uint32_t mask, uint32_t offset,
8065                                    uint32_t newpc)
8066 {
8067     /* Change the CPU state so as to actually take the exception. */
8068     switch_mode(env, new_mode);
8069     /*
8070      * For exceptions taken to AArch32 we must clear the SS bit in both
8071      * PSTATE and in the old-state value we save to SPSR_<mode>, so zero it now.
8072      */
8073     env->uncached_cpsr &= ~PSTATE_SS;
8074     env->spsr = cpsr_read(env);
8075     /* Clear IT bits.  */
8076     env->condexec_bits = 0;
8077     /* Switch to the new mode, and to the correct instruction set.  */
8078     env->uncached_cpsr = (env->uncached_cpsr & ~CPSR_M) | new_mode;
8079     /* Set new mode endianness */
8080     env->uncached_cpsr &= ~CPSR_E;
8081     if (env->cp15.sctlr_el[arm_current_el(env)] & SCTLR_EE) {
8082         env->uncached_cpsr |= CPSR_E;
8083     }
8084     /* J and IL must always be cleared for exception entry */
8085     env->uncached_cpsr &= ~(CPSR_IL | CPSR_J);
8086     env->daif |= mask;
8087
8088     if (new_mode == ARM_CPU_MODE_HYP) {
8089         env->thumb = (env->cp15.sctlr_el[2] & SCTLR_TE) != 0;
8090         env->elr_el[2] = env->regs[15];
8091     } else {
8092         /*
8093          * this is a lie, as there was no c1_sys on V4T/V5, but who cares
8094          * and we should just guard the thumb mode on V4
8095          */
8096         if (arm_feature(env, ARM_FEATURE_V4T)) {
8097             env->thumb =
8098                 (A32_BANKED_CURRENT_REG_GET(env, sctlr) & SCTLR_TE) != 0;
8099         }
8100         env->regs[14] = env->regs[15] + offset;
8101     }
8102     env->regs[15] = newpc;
8103 }
8104
8105 static void arm_cpu_do_interrupt_aarch32_hyp(CPUState *cs)
8106 {
8107     /*
8108      * Handle exception entry to Hyp mode; this is sufficiently
8109      * different to entry to other AArch32 modes that we handle it
8110      * separately here.
8111      *
8112      * The vector table entry used is always the 0x14 Hyp mode entry point,
8113      * unless this is an UNDEF/HVC/abort taken from Hyp to Hyp.
8114      * The offset applied to the preferred return address is always zero
8115      * (see DDI0487C.a section G1.12.3).
8116      * PSTATE A/I/F masks are set based only on the SCR.EA/IRQ/FIQ values.
8117      */
8118     uint32_t addr, mask;
8119     ARMCPU *cpu = ARM_CPU(cs);
8120     CPUARMState *env = &cpu->env;
8121
8122     switch (cs->exception_index) {
8123     case EXCP_UDEF:
8124         addr = 0x04;
8125         break;
8126     case EXCP_SWI:
8127         addr = 0x14;
8128         break;
8129     case EXCP_BKPT:
8130         /* Fall through to prefetch abort.  */
8131     case EXCP_PREFETCH_ABORT:
8132         env->cp15.ifar_s = env->exception.vaddress;
8133         qemu_log_mask(CPU_LOG_INT, "...with HIFAR 0x%x\n",
8134                       (uint32_t)env->exception.vaddress);
8135         addr = 0x0c;
8136         break;
8137     case EXCP_DATA_ABORT:
8138         env->cp15.dfar_s = env->exception.vaddress;
8139         qemu_log_mask(CPU_LOG_INT, "...with HDFAR 0x%x\n",
8140                       (uint32_t)env->exception.vaddress);
8141         addr = 0x10;
8142         break;
8143     case EXCP_IRQ:
8144         addr = 0x18;
8145         break;
8146     case EXCP_FIQ:
8147         addr = 0x1c;
8148         break;
8149     case EXCP_HVC:
8150         addr = 0x08;
8151         break;
8152     case EXCP_HYP_TRAP:
8153         addr = 0x14;
8154     default:
8155         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
8156     }
8157
8158     if (cs->exception_index != EXCP_IRQ && cs->exception_index != EXCP_FIQ) {
8159         env->cp15.esr_el[2] = env->exception.syndrome;
8160     }
8161
8162     if (arm_current_el(env) != 2 && addr < 0x14) {
8163         addr = 0x14;
8164     }
8165
8166     mask = 0;
8167     if (!(env->cp15.scr_el3 & SCR_EA)) {
8168         mask |= CPSR_A;
8169     }
8170     if (!(env->cp15.scr_el3 & SCR_IRQ)) {
8171         mask |= CPSR_I;
8172     }
8173     if (!(env->cp15.scr_el3 & SCR_FIQ)) {
8174         mask |= CPSR_F;
8175     }
8176
8177     addr += env->cp15.hvbar;
8178
8179     take_aarch32_exception(env, ARM_CPU_MODE_HYP, mask, 0, addr);
8180 }
8181
8182 static void arm_cpu_do_interrupt_aarch32(CPUState *cs)
8183 {
8184     ARMCPU *cpu = ARM_CPU(cs);
8185     CPUARMState *env = &cpu->env;
8186     uint32_t addr;
8187     uint32_t mask;
8188     int new_mode;
8189     uint32_t offset;
8190     uint32_t moe;
8191
8192     /* If this is a debug exception we must update the DBGDSCR.MOE bits */
8193     switch (env->exception.syndrome >> ARM_EL_EC_SHIFT) {
8194     case EC_BREAKPOINT:
8195     case EC_BREAKPOINT_SAME_EL:
8196         moe = 1;
8197         break;
8198     case EC_WATCHPOINT:
8199     case EC_WATCHPOINT_SAME_EL:
8200         moe = 10;
8201         break;
8202     case EC_AA32_BKPT:
8203         moe = 3;
8204         break;
8205     case EC_VECTORCATCH:
8206         moe = 5;
8207         break;
8208     default:
8209         moe = 0;
8210         break;
8211     }
8212
8213     if (moe) {
8214         env->cp15.mdscr_el1 = deposit64(env->cp15.mdscr_el1, 2, 4, moe);
8215     }
8216
8217     if (env->exception.target_el == 2) {
8218         arm_cpu_do_interrupt_aarch32_hyp(cs);
8219         return;
8220     }
8221
8222     /* TODO: Vectored interrupt controller.  */
8223     switch (cs->exception_index) {
8224     case EXCP_UDEF:
8225         new_mode = ARM_CPU_MODE_UND;
8226         addr = 0x04;
8227         mask = CPSR_I;
8228         if (env->thumb)
8229             offset = 2;
8230         else
8231             offset = 4;
8232         break;
8233     case EXCP_SWI:
8234         new_mode = ARM_CPU_MODE_SVC;
8235         addr = 0x08;
8236         mask = CPSR_I;
8237         /* The PC already points to the next instruction.  */
8238         offset = 0;
8239         break;
8240     case EXCP_BKPT:
8241         /* Fall through to prefetch abort.  */
8242     case EXCP_PREFETCH_ABORT:
8243         A32_BANKED_CURRENT_REG_SET(env, ifsr, env->exception.fsr);
8244         A32_BANKED_CURRENT_REG_SET(env, ifar, env->exception.vaddress);
8245         qemu_log_mask(CPU_LOG_INT, "...with IFSR 0x%x IFAR 0x%x\n",
8246                       env->exception.fsr, (uint32_t)env->exception.vaddress);
8247         new_mode = ARM_CPU_MODE_ABT;
8248         addr = 0x0c;
8249         mask = CPSR_A | CPSR_I;
8250         offset = 4;
8251         break;
8252     case EXCP_DATA_ABORT:
8253         A32_BANKED_CURRENT_REG_SET(env, dfsr, env->exception.fsr);
8254         A32_BANKED_CURRENT_REG_SET(env, dfar, env->exception.vaddress);
8255         qemu_log_mask(CPU_LOG_INT, "...with DFSR 0x%x DFAR 0x%x\n",
8256                       env->exception.fsr,
8257                       (uint32_t)env->exception.vaddress);
8258         new_mode = ARM_CPU_MODE_ABT;
8259         addr = 0x10;
8260         mask = CPSR_A | CPSR_I;
8261         offset = 8;
8262         break;
8263     case EXCP_IRQ:
8264         new_mode = ARM_CPU_MODE_IRQ;
8265         addr = 0x18;
8266         /* Disable IRQ and imprecise data aborts.  */
8267         mask = CPSR_A | CPSR_I;
8268         offset = 4;
8269         if (env->cp15.scr_el3 & SCR_IRQ) {
8270             /* IRQ routed to monitor mode */
8271             new_mode = ARM_CPU_MODE_MON;
8272             mask |= CPSR_F;
8273         }
8274         break;
8275     case EXCP_FIQ:
8276         new_mode = ARM_CPU_MODE_FIQ;
8277         addr = 0x1c;
8278         /* Disable FIQ, IRQ and imprecise data aborts.  */
8279         mask = CPSR_A | CPSR_I | CPSR_F;
8280         if (env->cp15.scr_el3 & SCR_FIQ) {
8281             /* FIQ routed to monitor mode */
8282             new_mode = ARM_CPU_MODE_MON;
8283         }
8284         offset = 4;
8285         break;
8286     case EXCP_VIRQ:
8287         new_mode = ARM_CPU_MODE_IRQ;
8288         addr = 0x18;
8289         /* Disable IRQ and imprecise data aborts.  */
8290         mask = CPSR_A | CPSR_I;
8291         offset = 4;
8292         break;
8293     case EXCP_VFIQ:
8294         new_mode = ARM_CPU_MODE_FIQ;
8295         addr = 0x1c;
8296         /* Disable FIQ, IRQ and imprecise data aborts.  */
8297         mask = CPSR_A | CPSR_I | CPSR_F;
8298         offset = 4;
8299         break;
8300     case EXCP_SMC:
8301         new_mode = ARM_CPU_MODE_MON;
8302         addr = 0x08;
8303         mask = CPSR_A | CPSR_I | CPSR_F;
8304         offset = 0;
8305         break;
8306     default:
8307         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
8308         return; /* Never happens.  Keep compiler happy.  */
8309     }
8310
8311     if (new_mode == ARM_CPU_MODE_MON) {
8312         addr += env->cp15.mvbar;
8313     } else if (A32_BANKED_CURRENT_REG_GET(env, sctlr) & SCTLR_V) {
8314         /* High vectors. When enabled, base address cannot be remapped. */
8315         addr += 0xffff0000;
8316     } else {
8317         /* ARM v7 architectures provide a vector base address register to remap
8318          * the interrupt vector table.
8319          * This register is only followed in non-monitor mode, and is banked.
8320          * Note: only bits 31:5 are valid.
8321          */
8322         addr += A32_BANKED_CURRENT_REG_GET(env, vbar);
8323     }
8324
8325     if ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_MON) {
8326         env->cp15.scr_el3 &= ~SCR_NS;
8327     }
8328
8329     take_aarch32_exception(env, new_mode, mask, offset, addr);
8330 }
8331
8332 /* Handle exception entry to a target EL which is using AArch64 */
8333 static void arm_cpu_do_interrupt_aarch64(CPUState *cs)
8334 {
8335     ARMCPU *cpu = ARM_CPU(cs);
8336     CPUARMState *env = &cpu->env;
8337     unsigned int new_el = env->exception.target_el;
8338     target_ulong addr = env->cp15.vbar_el[new_el];
8339     unsigned int new_mode = aarch64_pstate_mode(new_el, true);
8340     unsigned int cur_el = arm_current_el(env);
8341
8342     aarch64_sve_change_el(env, cur_el, new_el);
8343
8344     if (cur_el < new_el) {
8345         /* Entry vector offset depends on whether the implemented EL
8346          * immediately lower than the target level is using AArch32 or AArch64
8347          */
8348         bool is_aa64;
8349
8350         switch (new_el) {
8351         case 3:
8352             is_aa64 = (env->cp15.scr_el3 & SCR_RW) != 0;
8353             break;
8354         case 2:
8355             is_aa64 = (env->cp15.hcr_el2 & HCR_RW) != 0;
8356             break;
8357         case 1:
8358             is_aa64 = is_a64(env);
8359             break;
8360         default:
8361             g_assert_not_reached();
8362         }
8363
8364         if (is_aa64) {
8365             addr += 0x400;
8366         } else {
8367             addr += 0x600;
8368         }
8369     } else if (pstate_read(env) & PSTATE_SP) {
8370         addr += 0x200;
8371     }
8372
8373     switch (cs->exception_index) {
8374     case EXCP_PREFETCH_ABORT:
8375     case EXCP_DATA_ABORT:
8376         env->cp15.far_el[new_el] = env->exception.vaddress;
8377         qemu_log_mask(CPU_LOG_INT, "...with FAR 0x%" PRIx64 "\n",
8378                       env->cp15.far_el[new_el]);
8379         /* fall through */
8380     case EXCP_BKPT:
8381     case EXCP_UDEF:
8382     case EXCP_SWI:
8383     case EXCP_HVC:
8384     case EXCP_HYP_TRAP:
8385     case EXCP_SMC:
8386         env->cp15.esr_el[new_el] = env->exception.syndrome;
8387         break;
8388     case EXCP_IRQ:
8389     case EXCP_VIRQ:
8390         addr += 0x80;
8391         break;
8392     case EXCP_FIQ:
8393     case EXCP_VFIQ:
8394         addr += 0x100;
8395         break;
8396     case EXCP_SEMIHOST:
8397         qemu_log_mask(CPU_LOG_INT,
8398                       "...handling as semihosting call 0x%" PRIx64 "\n",
8399                       env->xregs[0]);
8400         env->xregs[0] = do_arm_semihosting(env);
8401         return;
8402     default:
8403         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
8404     }
8405
8406     if (is_a64(env)) {
8407         env->banked_spsr[aarch64_banked_spsr_index(new_el)] = pstate_read(env);
8408         aarch64_save_sp(env, arm_current_el(env));
8409         env->elr_el[new_el] = env->pc;
8410     } else {
8411         env->banked_spsr[aarch64_banked_spsr_index(new_el)] = cpsr_read(env);
8412         env->elr_el[new_el] = env->regs[15];
8413
8414         aarch64_sync_32_to_64(env);
8415
8416         env->condexec_bits = 0;
8417     }
8418     qemu_log_mask(CPU_LOG_INT, "...with ELR 0x%" PRIx64 "\n",
8419                   env->elr_el[new_el]);
8420
8421     pstate_write(env, PSTATE_DAIF | new_mode);
8422     env->aarch64 = 1;
8423     aarch64_restore_sp(env, new_el);
8424
8425     env->pc = addr;
8426
8427     qemu_log_mask(CPU_LOG_INT, "...to EL%d PC 0x%" PRIx64 " PSTATE 0x%x\n",
8428                   new_el, env->pc, pstate_read(env));
8429 }
8430
8431 static inline bool check_for_semihosting(CPUState *cs)
8432 {
8433     /* Check whether this exception is a semihosting call; if so
8434      * then handle it and return true; otherwise return false.
8435      */
8436     ARMCPU *cpu = ARM_CPU(cs);
8437     CPUARMState *env = &cpu->env;
8438
8439     if (is_a64(env)) {
8440         if (cs->exception_index == EXCP_SEMIHOST) {
8441             /* This is always the 64-bit semihosting exception.
8442              * The "is this usermode" and "is semihosting enabled"
8443              * checks have been done at translate time.
8444              */
8445             qemu_log_mask(CPU_LOG_INT,
8446                           "...handling as semihosting call 0x%" PRIx64 "\n",
8447                           env->xregs[0]);
8448             env->xregs[0] = do_arm_semihosting(env);
8449             return true;
8450         }
8451         return false;
8452     } else {
8453         uint32_t imm;
8454
8455         /* Only intercept calls from privileged modes, to provide some
8456          * semblance of security.
8457          */
8458         if (cs->exception_index != EXCP_SEMIHOST &&
8459             (!semihosting_enabled() ||
8460              ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR))) {
8461             return false;
8462         }
8463
8464         switch (cs->exception_index) {
8465         case EXCP_SEMIHOST:
8466             /* This is always a semihosting call; the "is this usermode"
8467              * and "is semihosting enabled" checks have been done at
8468              * translate time.
8469              */
8470             break;
8471         case EXCP_SWI:
8472             /* Check for semihosting interrupt.  */
8473             if (env->thumb) {
8474                 imm = arm_lduw_code(env, env->regs[15] - 2, arm_sctlr_b(env))
8475                     & 0xff;
8476                 if (imm == 0xab) {
8477                     break;
8478                 }
8479             } else {
8480                 imm = arm_ldl_code(env, env->regs[15] - 4, arm_sctlr_b(env))
8481                     & 0xffffff;
8482                 if (imm == 0x123456) {
8483                     break;
8484                 }
8485             }
8486             return false;
8487         case EXCP_BKPT:
8488             /* See if this is a semihosting syscall.  */
8489             if (env->thumb) {
8490                 imm = arm_lduw_code(env, env->regs[15], arm_sctlr_b(env))
8491                     & 0xff;
8492                 if (imm == 0xab) {
8493                     env->regs[15] += 2;
8494                     break;
8495                 }
8496             }
8497             return false;
8498         default:
8499             return false;
8500         }
8501
8502         qemu_log_mask(CPU_LOG_INT,
8503                       "...handling as semihosting call 0x%x\n",
8504                       env->regs[0]);
8505         env->regs[0] = do_arm_semihosting(env);
8506         return true;
8507     }
8508 }
8509
8510 /* Handle a CPU exception for A and R profile CPUs.
8511  * Do any appropriate logging, handle PSCI calls, and then hand off
8512  * to the AArch64-entry or AArch32-entry function depending on the
8513  * target exception level's register width.
8514  */
8515 void arm_cpu_do_interrupt(CPUState *cs)
8516 {
8517     ARMCPU *cpu = ARM_CPU(cs);
8518     CPUARMState *env = &cpu->env;
8519     unsigned int new_el = env->exception.target_el;
8520
8521     assert(!arm_feature(env, ARM_FEATURE_M));
8522
8523     arm_log_exception(cs->exception_index);
8524     qemu_log_mask(CPU_LOG_INT, "...from EL%d to EL%d\n", arm_current_el(env),
8525                   new_el);
8526     if (qemu_loglevel_mask(CPU_LOG_INT)
8527         && !excp_is_internal(cs->exception_index)) {
8528         qemu_log_mask(CPU_LOG_INT, "...with ESR 0x%x/0x%" PRIx32 "\n",
8529                       env->exception.syndrome >> ARM_EL_EC_SHIFT,
8530                       env->exception.syndrome);
8531     }
8532
8533     if (arm_is_psci_call(cpu, cs->exception_index)) {
8534         arm_handle_psci_call(cpu);
8535         qemu_log_mask(CPU_LOG_INT, "...handled as PSCI call\n");
8536         return;
8537     }
8538
8539     /* Semihosting semantics depend on the register width of the
8540      * code that caused the exception, not the target exception level,
8541      * so must be handled here.
8542      */
8543     if (check_for_semihosting(cs)) {
8544         return;
8545     }
8546
8547     /* Hooks may change global state so BQL should be held, also the
8548      * BQL needs to be held for any modification of
8549      * cs->interrupt_request.
8550      */
8551     g_assert(qemu_mutex_iothread_locked());
8552
8553     arm_call_pre_el_change_hook(cpu);
8554
8555     assert(!excp_is_internal(cs->exception_index));
8556     if (arm_el_is_aa64(env, new_el)) {
8557         arm_cpu_do_interrupt_aarch64(cs);
8558     } else {
8559         arm_cpu_do_interrupt_aarch32(cs);
8560     }
8561
8562     arm_call_el_change_hook(cpu);
8563
8564     if (!kvm_enabled()) {
8565         cs->interrupt_request |= CPU_INTERRUPT_EXITTB;
8566     }
8567 }
8568
8569 /* Return the exception level which controls this address translation regime */
8570 static inline uint32_t regime_el(CPUARMState *env, ARMMMUIdx mmu_idx)
8571 {
8572     switch (mmu_idx) {
8573     case ARMMMUIdx_S2NS:
8574     case ARMMMUIdx_S1E2:
8575         return 2;
8576     case ARMMMUIdx_S1E3:
8577         return 3;
8578     case ARMMMUIdx_S1SE0:
8579         return arm_el_is_aa64(env, 3) ? 1 : 3;
8580     case ARMMMUIdx_S1SE1:
8581     case ARMMMUIdx_S1NSE0:
8582     case ARMMMUIdx_S1NSE1:
8583     case ARMMMUIdx_MPrivNegPri:
8584     case ARMMMUIdx_MUserNegPri:
8585     case ARMMMUIdx_MPriv:
8586     case ARMMMUIdx_MUser:
8587     case ARMMMUIdx_MSPrivNegPri:
8588     case ARMMMUIdx_MSUserNegPri:
8589     case ARMMMUIdx_MSPriv:
8590     case ARMMMUIdx_MSUser:
8591         return 1;
8592     default:
8593         g_assert_not_reached();
8594     }
8595 }
8596
8597 /* Return the SCTLR value which controls this address translation regime */
8598 static inline uint32_t regime_sctlr(CPUARMState *env, ARMMMUIdx mmu_idx)
8599 {
8600     return env->cp15.sctlr_el[regime_el(env, mmu_idx)];
8601 }
8602
8603 /* Return true if the specified stage of address translation is disabled */
8604 static inline bool regime_translation_disabled(CPUARMState *env,
8605                                                ARMMMUIdx mmu_idx)
8606 {
8607     if (arm_feature(env, ARM_FEATURE_M)) {
8608         switch (env->v7m.mpu_ctrl[regime_is_secure(env, mmu_idx)] &
8609                 (R_V7M_MPU_CTRL_ENABLE_MASK | R_V7M_MPU_CTRL_HFNMIENA_MASK)) {
8610         case R_V7M_MPU_CTRL_ENABLE_MASK:
8611             /* Enabled, but not for HardFault and NMI */
8612             return mmu_idx & ARM_MMU_IDX_M_NEGPRI;
8613         case R_V7M_MPU_CTRL_ENABLE_MASK | R_V7M_MPU_CTRL_HFNMIENA_MASK:
8614             /* Enabled for all cases */
8615             return false;
8616         case 0:
8617         default:
8618             /* HFNMIENA set and ENABLE clear is UNPREDICTABLE, but
8619              * we warned about that in armv7m_nvic.c when the guest set it.
8620              */
8621             return true;
8622         }
8623     }
8624
8625     if (mmu_idx == ARMMMUIdx_S2NS) {
8626         return (env->cp15.hcr_el2 & HCR_VM) == 0;
8627     }
8628
8629     if (env->cp15.hcr_el2 & HCR_TGE) {
8630         /* TGE means that NS EL0/1 act as if SCTLR_EL1.M is zero */
8631         if (!regime_is_secure(env, mmu_idx) && regime_el(env, mmu_idx) == 1) {
8632             return true;
8633         }
8634     }
8635
8636     return (regime_sctlr(env, mmu_idx) & SCTLR_M) == 0;
8637 }
8638
8639 static inline bool regime_translation_big_endian(CPUARMState *env,
8640                                                  ARMMMUIdx mmu_idx)
8641 {
8642     return (regime_sctlr(env, mmu_idx) & SCTLR_EE) != 0;
8643 }
8644
8645 /* Return the TCR controlling this translation regime */
8646 static inline TCR *regime_tcr(CPUARMState *env, ARMMMUIdx mmu_idx)
8647 {
8648     if (mmu_idx == ARMMMUIdx_S2NS) {
8649         return &env->cp15.vtcr_el2;
8650     }
8651     return &env->cp15.tcr_el[regime_el(env, mmu_idx)];
8652 }
8653
8654 /* Convert a possible stage1+2 MMU index into the appropriate
8655  * stage 1 MMU index
8656  */
8657 static inline ARMMMUIdx stage_1_mmu_idx(ARMMMUIdx mmu_idx)
8658 {
8659     if (mmu_idx == ARMMMUIdx_S12NSE0 || mmu_idx == ARMMMUIdx_S12NSE1) {
8660         mmu_idx += (ARMMMUIdx_S1NSE0 - ARMMMUIdx_S12NSE0);
8661     }
8662     return mmu_idx;
8663 }
8664
8665 /* Returns TBI0 value for current regime el */
8666 uint32_t arm_regime_tbi0(CPUARMState *env, ARMMMUIdx mmu_idx)
8667 {
8668     TCR *tcr;
8669     uint32_t el;
8670
8671     /* For EL0 and EL1, TBI is controlled by stage 1's TCR, so convert
8672      * a stage 1+2 mmu index into the appropriate stage 1 mmu index.
8673      */
8674     mmu_idx = stage_1_mmu_idx(mmu_idx);
8675
8676     tcr = regime_tcr(env, mmu_idx);
8677     el = regime_el(env, mmu_idx);
8678
8679     if (el > 1) {
8680         return extract64(tcr->raw_tcr, 20, 1);
8681     } else {
8682         return extract64(tcr->raw_tcr, 37, 1);
8683     }
8684 }
8685
8686 /* Returns TBI1 value for current regime el */
8687 uint32_t arm_regime_tbi1(CPUARMState *env, ARMMMUIdx mmu_idx)
8688 {
8689     TCR *tcr;
8690     uint32_t el;
8691
8692     /* For EL0 and EL1, TBI is controlled by stage 1's TCR, so convert
8693      * a stage 1+2 mmu index into the appropriate stage 1 mmu index.
8694      */
8695     mmu_idx = stage_1_mmu_idx(mmu_idx);
8696
8697     tcr = regime_tcr(env, mmu_idx);
8698     el = regime_el(env, mmu_idx);
8699
8700     if (el > 1) {
8701         return 0;
8702     } else {
8703         return extract64(tcr->raw_tcr, 38, 1);
8704     }
8705 }
8706
8707 /* Return the TTBR associated with this translation regime */
8708 static inline uint64_t regime_ttbr(CPUARMState *env, ARMMMUIdx mmu_idx,
8709                                    int ttbrn)
8710 {
8711     if (mmu_idx == ARMMMUIdx_S2NS) {
8712         return env->cp15.vttbr_el2;
8713     }
8714     if (ttbrn == 0) {
8715         return env->cp15.ttbr0_el[regime_el(env, mmu_idx)];
8716     } else {
8717         return env->cp15.ttbr1_el[regime_el(env, mmu_idx)];
8718     }
8719 }
8720
8721 /* Return true if the translation regime is using LPAE format page tables */
8722 static inline bool regime_using_lpae_format(CPUARMState *env,
8723                                             ARMMMUIdx mmu_idx)
8724 {
8725     int el = regime_el(env, mmu_idx);
8726     if (el == 2 || arm_el_is_aa64(env, el)) {
8727         return true;
8728     }
8729     if (arm_feature(env, ARM_FEATURE_LPAE)
8730         && (regime_tcr(env, mmu_idx)->raw_tcr & TTBCR_EAE)) {
8731         return true;
8732     }
8733     return false;
8734 }
8735
8736 /* Returns true if the stage 1 translation regime is using LPAE format page
8737  * tables. Used when raising alignment exceptions, whose FSR changes depending
8738  * on whether the long or short descriptor format is in use. */
8739 bool arm_s1_regime_using_lpae_format(CPUARMState *env, ARMMMUIdx mmu_idx)
8740 {
8741     mmu_idx = stage_1_mmu_idx(mmu_idx);
8742
8743     return regime_using_lpae_format(env, mmu_idx);
8744 }
8745
8746 static inline bool regime_is_user(CPUARMState *env, ARMMMUIdx mmu_idx)
8747 {
8748     switch (mmu_idx) {
8749     case ARMMMUIdx_S1SE0:
8750     case ARMMMUIdx_S1NSE0:
8751     case ARMMMUIdx_MUser:
8752     case ARMMMUIdx_MSUser:
8753     case ARMMMUIdx_MUserNegPri:
8754     case ARMMMUIdx_MSUserNegPri:
8755         return true;
8756     default:
8757         return false;
8758     case ARMMMUIdx_S12NSE0:
8759     case ARMMMUIdx_S12NSE1:
8760         g_assert_not_reached();
8761     }
8762 }
8763
8764 /* Translate section/page access permissions to page
8765  * R/W protection flags
8766  *
8767  * @env:         CPUARMState
8768  * @mmu_idx:     MMU index indicating required translation regime
8769  * @ap:          The 3-bit access permissions (AP[2:0])
8770  * @domain_prot: The 2-bit domain access permissions
8771  */
8772 static inline int ap_to_rw_prot(CPUARMState *env, ARMMMUIdx mmu_idx,
8773                                 int ap, int domain_prot)
8774 {
8775     bool is_user = regime_is_user(env, mmu_idx);
8776
8777     if (domain_prot == 3) {
8778         return PAGE_READ | PAGE_WRITE;
8779     }
8780
8781     switch (ap) {
8782     case 0:
8783         if (arm_feature(env, ARM_FEATURE_V7)) {
8784             return 0;
8785         }
8786         switch (regime_sctlr(env, mmu_idx) & (SCTLR_S | SCTLR_R)) {
8787         case SCTLR_S:
8788             return is_user ? 0 : PAGE_READ;
8789         case SCTLR_R:
8790             return PAGE_READ;
8791         default:
8792             return 0;
8793         }
8794     case 1:
8795         return is_user ? 0 : PAGE_READ | PAGE_WRITE;
8796     case 2:
8797         if (is_user) {
8798             return PAGE_READ;
8799         } else {
8800             return PAGE_READ | PAGE_WRITE;
8801         }
8802     case 3:
8803         return PAGE_READ | PAGE_WRITE;
8804     case 4: /* Reserved.  */
8805         return 0;
8806     case 5:
8807         return is_user ? 0 : PAGE_READ;
8808     case 6:
8809         return PAGE_READ;
8810     case 7:
8811         if (!arm_feature(env, ARM_FEATURE_V6K)) {
8812             return 0;
8813         }
8814         return PAGE_READ;
8815     default:
8816         g_assert_not_reached();
8817     }
8818 }
8819
8820 /* Translate section/page access permissions to page
8821  * R/W protection flags.
8822  *
8823  * @ap:      The 2-bit simple AP (AP[2:1])
8824  * @is_user: TRUE if accessing from PL0
8825  */
8826 static inline int simple_ap_to_rw_prot_is_user(int ap, bool is_user)
8827 {
8828     switch (ap) {
8829     case 0:
8830         return is_user ? 0 : PAGE_READ | PAGE_WRITE;
8831     case 1:
8832         return PAGE_READ | PAGE_WRITE;
8833     case 2:
8834         return is_user ? 0 : PAGE_READ;
8835     case 3:
8836         return PAGE_READ;
8837     default:
8838         g_assert_not_reached();
8839     }
8840 }
8841
8842 static inline int
8843 simple_ap_to_rw_prot(CPUARMState *env, ARMMMUIdx mmu_idx, int ap)
8844 {
8845     return simple_ap_to_rw_prot_is_user(ap, regime_is_user(env, mmu_idx));
8846 }
8847
8848 /* Translate S2 section/page access permissions to protection flags
8849  *
8850  * @env:     CPUARMState
8851  * @s2ap:    The 2-bit stage2 access permissions (S2AP)
8852  * @xn:      XN (execute-never) bit
8853  */
8854 static int get_S2prot(CPUARMState *env, int s2ap, int xn)
8855 {
8856     int prot = 0;
8857
8858     if (s2ap & 1) {
8859         prot |= PAGE_READ;
8860     }
8861     if (s2ap & 2) {
8862         prot |= PAGE_WRITE;
8863     }
8864     if (!xn) {
8865         if (arm_el_is_aa64(env, 2) || prot & PAGE_READ) {
8866             prot |= PAGE_EXEC;
8867         }
8868     }
8869     return prot;
8870 }
8871
8872 /* Translate section/page access permissions to protection flags
8873  *
8874  * @env:     CPUARMState
8875  * @mmu_idx: MMU index indicating required translation regime
8876  * @is_aa64: TRUE if AArch64
8877  * @ap:      The 2-bit simple AP (AP[2:1])
8878  * @ns:      NS (non-secure) bit
8879  * @xn:      XN (execute-never) bit
8880  * @pxn:     PXN (privileged execute-never) bit
8881  */
8882 static int get_S1prot(CPUARMState *env, ARMMMUIdx mmu_idx, bool is_aa64,
8883                       int ap, int ns, int xn, int pxn)
8884 {
8885     bool is_user = regime_is_user(env, mmu_idx);
8886     int prot_rw, user_rw;
8887     bool have_wxn;
8888     int wxn = 0;
8889
8890     assert(mmu_idx != ARMMMUIdx_S2NS);
8891
8892     user_rw = simple_ap_to_rw_prot_is_user(ap, true);
8893     if (is_user) {
8894         prot_rw = user_rw;
8895     } else {
8896         prot_rw = simple_ap_to_rw_prot_is_user(ap, false);
8897     }
8898
8899     if (ns && arm_is_secure(env) && (env->cp15.scr_el3 & SCR_SIF)) {
8900         return prot_rw;
8901     }
8902
8903     /* TODO have_wxn should be replaced with
8904      *   ARM_FEATURE_V8 || (ARM_FEATURE_V7 && ARM_FEATURE_EL2)
8905      * when ARM_FEATURE_EL2 starts getting set. For now we assume all LPAE
8906      * compatible processors have EL2, which is required for [U]WXN.
8907      */
8908     have_wxn = arm_feature(env, ARM_FEATURE_LPAE);
8909
8910     if (have_wxn) {
8911         wxn = regime_sctlr(env, mmu_idx) & SCTLR_WXN;
8912     }
8913
8914     if (is_aa64) {
8915         switch (regime_el(env, mmu_idx)) {
8916         case 1:
8917             if (!is_user) {
8918                 xn = pxn || (user_rw & PAGE_WRITE);
8919             }
8920             break;
8921         case 2:
8922         case 3:
8923             break;
8924         }
8925     } else if (arm_feature(env, ARM_FEATURE_V7)) {
8926         switch (regime_el(env, mmu_idx)) {
8927         case 1:
8928         case 3:
8929             if (is_user) {
8930                 xn = xn || !(user_rw & PAGE_READ);
8931             } else {
8932                 int uwxn = 0;
8933                 if (have_wxn) {
8934                     uwxn = regime_sctlr(env, mmu_idx) & SCTLR_UWXN;
8935                 }
8936                 xn = xn || !(prot_rw & PAGE_READ) || pxn ||
8937                      (uwxn && (user_rw & PAGE_WRITE));
8938             }
8939             break;
8940         case 2:
8941             break;
8942         }
8943     } else {
8944         xn = wxn = 0;
8945     }
8946
8947     if (xn || (wxn && (prot_rw & PAGE_WRITE))) {
8948         return prot_rw;
8949     }
8950     return prot_rw | PAGE_EXEC;
8951 }
8952
8953 static bool get_level1_table_address(CPUARMState *env, ARMMMUIdx mmu_idx,
8954                                      uint32_t *table, uint32_t address)
8955 {
8956     /* Note that we can only get here for an AArch32 PL0/PL1 lookup */
8957     TCR *tcr = regime_tcr(env, mmu_idx);
8958
8959     if (address & tcr->mask) {
8960         if (tcr->raw_tcr & TTBCR_PD1) {
8961             /* Translation table walk disabled for TTBR1 */
8962             return false;
8963         }
8964         *table = regime_ttbr(env, mmu_idx, 1) & 0xffffc000;
8965     } else {
8966         if (tcr->raw_tcr & TTBCR_PD0) {
8967             /* Translation table walk disabled for TTBR0 */
8968             return false;
8969         }
8970         *table = regime_ttbr(env, mmu_idx, 0) & tcr->base_mask;
8971     }
8972     *table |= (address >> 18) & 0x3ffc;
8973     return true;
8974 }
8975
8976 /* Translate a S1 pagetable walk through S2 if needed.  */
8977 static hwaddr S1_ptw_translate(CPUARMState *env, ARMMMUIdx mmu_idx,
8978                                hwaddr addr, MemTxAttrs txattrs,
8979                                ARMMMUFaultInfo *fi)
8980 {
8981     if ((mmu_idx == ARMMMUIdx_S1NSE0 || mmu_idx == ARMMMUIdx_S1NSE1) &&
8982         !regime_translation_disabled(env, ARMMMUIdx_S2NS)) {
8983         target_ulong s2size;
8984         hwaddr s2pa;
8985         int s2prot;
8986         int ret;
8987
8988         ret = get_phys_addr_lpae(env, addr, 0, ARMMMUIdx_S2NS, &s2pa,
8989                                  &txattrs, &s2prot, &s2size, fi, NULL);
8990         if (ret) {
8991             assert(fi->type != ARMFault_None);
8992             fi->s2addr = addr;
8993             fi->stage2 = true;
8994             fi->s1ptw = true;
8995             return ~0;
8996         }
8997         addr = s2pa;
8998     }
8999     return addr;
9000 }
9001
9002 /* All loads done in the course of a page table walk go through here. */
9003 static uint32_t arm_ldl_ptw(CPUState *cs, hwaddr addr, bool is_secure,
9004                             ARMMMUIdx mmu_idx, ARMMMUFaultInfo *fi)
9005 {
9006     ARMCPU *cpu = ARM_CPU(cs);
9007     CPUARMState *env = &cpu->env;
9008     MemTxAttrs attrs = {};
9009     MemTxResult result = MEMTX_OK;
9010     AddressSpace *as;
9011     uint32_t data;
9012
9013     attrs.secure = is_secure;
9014     as = arm_addressspace(cs, attrs);
9015     addr = S1_ptw_translate(env, mmu_idx, addr, attrs, fi);
9016     if (fi->s1ptw) {
9017         return 0;
9018     }
9019     if (regime_translation_big_endian(env, mmu_idx)) {
9020         data = address_space_ldl_be(as, addr, attrs, &result);
9021     } else {
9022         data = address_space_ldl_le(as, addr, attrs, &result);
9023     }
9024     if (result == MEMTX_OK) {
9025         return data;
9026     }
9027     fi->type = ARMFault_SyncExternalOnWalk;
9028     fi->ea = arm_extabort_type(result);
9029     return 0;
9030 }
9031
9032 static uint64_t arm_ldq_ptw(CPUState *cs, hwaddr addr, bool is_secure,
9033                             ARMMMUIdx mmu_idx, ARMMMUFaultInfo *fi)
9034 {
9035     ARMCPU *cpu = ARM_CPU(cs);
9036     CPUARMState *env = &cpu->env;
9037     MemTxAttrs attrs = {};
9038     MemTxResult result = MEMTX_OK;
9039     AddressSpace *as;
9040     uint64_t data;
9041
9042     attrs.secure = is_secure;
9043     as = arm_addressspace(cs, attrs);
9044     addr = S1_ptw_translate(env, mmu_idx, addr, attrs, fi);
9045     if (fi->s1ptw) {
9046         return 0;
9047     }
9048     if (regime_translation_big_endian(env, mmu_idx)) {
9049         data = address_space_ldq_be(as, addr, attrs, &result);
9050     } else {
9051         data = address_space_ldq_le(as, addr, attrs, &result);
9052     }
9053     if (result == MEMTX_OK) {
9054         return data;
9055     }
9056     fi->type = ARMFault_SyncExternalOnWalk;
9057     fi->ea = arm_extabort_type(result);
9058     return 0;
9059 }
9060
9061 static bool get_phys_addr_v5(CPUARMState *env, uint32_t address,
9062                              MMUAccessType access_type, ARMMMUIdx mmu_idx,
9063                              hwaddr *phys_ptr, int *prot,
9064                              target_ulong *page_size,
9065                              ARMMMUFaultInfo *fi)
9066 {
9067     CPUState *cs = CPU(arm_env_get_cpu(env));
9068     int level = 1;
9069     uint32_t table;
9070     uint32_t desc;
9071     int type;
9072     int ap;
9073     int domain = 0;
9074     int domain_prot;
9075     hwaddr phys_addr;
9076     uint32_t dacr;
9077
9078     /* Pagetable walk.  */
9079     /* Lookup l1 descriptor.  */
9080     if (!get_level1_table_address(env, mmu_idx, &table, address)) {
9081         /* Section translation fault if page walk is disabled by PD0 or PD1 */
9082         fi->type = ARMFault_Translation;
9083         goto do_fault;
9084     }
9085     desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
9086                        mmu_idx, fi);
9087     if (fi->type != ARMFault_None) {
9088         goto do_fault;
9089     }
9090     type = (desc & 3);
9091     domain = (desc >> 5) & 0x0f;
9092     if (regime_el(env, mmu_idx) == 1) {
9093         dacr = env->cp15.dacr_ns;
9094     } else {
9095         dacr = env->cp15.dacr_s;
9096     }
9097     domain_prot = (dacr >> (domain * 2)) & 3;
9098     if (type == 0) {
9099         /* Section translation fault.  */
9100         fi->type = ARMFault_Translation;
9101         goto do_fault;
9102     }
9103     if (type != 2) {
9104         level = 2;
9105     }
9106     if (domain_prot == 0 || domain_prot == 2) {
9107         fi->type = ARMFault_Domain;
9108         goto do_fault;
9109     }
9110     if (type == 2) {
9111         /* 1Mb section.  */
9112         phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
9113         ap = (desc >> 10) & 3;
9114         *page_size = 1024 * 1024;
9115     } else {
9116         /* Lookup l2 entry.  */
9117         if (type == 1) {
9118             /* Coarse pagetable.  */
9119             table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
9120         } else {
9121             /* Fine pagetable.  */
9122             table = (desc & 0xfffff000) | ((address >> 8) & 0xffc);
9123         }
9124         desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
9125                            mmu_idx, fi);
9126         if (fi->type != ARMFault_None) {
9127             goto do_fault;
9128         }
9129         switch (desc & 3) {
9130         case 0: /* Page translation fault.  */
9131             fi->type = ARMFault_Translation;
9132             goto do_fault;
9133         case 1: /* 64k page.  */
9134             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
9135             ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
9136             *page_size = 0x10000;
9137             break;
9138         case 2: /* 4k page.  */
9139             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
9140             ap = (desc >> (4 + ((address >> 9) & 6))) & 3;
9141             *page_size = 0x1000;
9142             break;
9143         case 3: /* 1k page, or ARMv6/XScale "extended small (4k) page" */
9144             if (type == 1) {
9145                 /* ARMv6/XScale extended small page format */
9146                 if (arm_feature(env, ARM_FEATURE_XSCALE)
9147                     || arm_feature(env, ARM_FEATURE_V6)) {
9148                     phys_addr = (desc & 0xfffff000) | (address & 0xfff);
9149                     *page_size = 0x1000;
9150                 } else {
9151                     /* UNPREDICTABLE in ARMv5; we choose to take a
9152                      * page translation fault.
9153                      */
9154                     fi->type = ARMFault_Translation;
9155                     goto do_fault;
9156                 }
9157             } else {
9158                 phys_addr = (desc & 0xfffffc00) | (address & 0x3ff);
9159                 *page_size = 0x400;
9160             }
9161             ap = (desc >> 4) & 3;
9162             break;
9163         default:
9164             /* Never happens, but compiler isn't smart enough to tell.  */
9165             abort();
9166         }
9167     }
9168     *prot = ap_to_rw_prot(env, mmu_idx, ap, domain_prot);
9169     *prot |= *prot ? PAGE_EXEC : 0;
9170     if (!(*prot & (1 << access_type))) {
9171         /* Access permission fault.  */
9172         fi->type = ARMFault_Permission;
9173         goto do_fault;
9174     }
9175     *phys_ptr = phys_addr;
9176     return false;
9177 do_fault:
9178     fi->domain = domain;
9179     fi->level = level;
9180     return true;
9181 }
9182
9183 static bool get_phys_addr_v6(CPUARMState *env, uint32_t address,
9184                              MMUAccessType access_type, ARMMMUIdx mmu_idx,
9185                              hwaddr *phys_ptr, MemTxAttrs *attrs, int *prot,
9186                              target_ulong *page_size, ARMMMUFaultInfo *fi)
9187 {
9188     CPUState *cs = CPU(arm_env_get_cpu(env));
9189     int level = 1;
9190     uint32_t table;
9191     uint32_t desc;
9192     uint32_t xn;
9193     uint32_t pxn = 0;
9194     int type;
9195     int ap;
9196     int domain = 0;
9197     int domain_prot;
9198     hwaddr phys_addr;
9199     uint32_t dacr;
9200     bool ns;
9201
9202     /* Pagetable walk.  */
9203     /* Lookup l1 descriptor.  */
9204     if (!get_level1_table_address(env, mmu_idx, &table, address)) {
9205         /* Section translation fault if page walk is disabled by PD0 or PD1 */
9206         fi->type = ARMFault_Translation;
9207         goto do_fault;
9208     }
9209     desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
9210                        mmu_idx, fi);
9211     if (fi->type != ARMFault_None) {
9212         goto do_fault;
9213     }
9214     type = (desc & 3);
9215     if (type == 0 || (type == 3 && !arm_feature(env, ARM_FEATURE_PXN))) {
9216         /* Section translation fault, or attempt to use the encoding
9217          * which is Reserved on implementations without PXN.
9218          */
9219         fi->type = ARMFault_Translation;
9220         goto do_fault;
9221     }
9222     if ((type == 1) || !(desc & (1 << 18))) {
9223         /* Page or Section.  */
9224         domain = (desc >> 5) & 0x0f;
9225     }
9226     if (regime_el(env, mmu_idx) == 1) {
9227         dacr = env->cp15.dacr_ns;
9228     } else {
9229         dacr = env->cp15.dacr_s;
9230     }
9231     if (type == 1) {
9232         level = 2;
9233     }
9234     domain_prot = (dacr >> (domain * 2)) & 3;
9235     if (domain_prot == 0 || domain_prot == 2) {
9236         /* Section or Page domain fault */
9237         fi->type = ARMFault_Domain;
9238         goto do_fault;
9239     }
9240     if (type != 1) {
9241         if (desc & (1 << 18)) {
9242             /* Supersection.  */
9243             phys_addr = (desc & 0xff000000) | (address & 0x00ffffff);
9244             phys_addr |= (uint64_t)extract32(desc, 20, 4) << 32;
9245             phys_addr |= (uint64_t)extract32(desc, 5, 4) << 36;
9246             *page_size = 0x1000000;
9247         } else {
9248             /* Section.  */
9249             phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
9250             *page_size = 0x100000;
9251         }
9252         ap = ((desc >> 10) & 3) | ((desc >> 13) & 4);
9253         xn = desc & (1 << 4);
9254         pxn = desc & 1;
9255         ns = extract32(desc, 19, 1);
9256     } else {
9257         if (arm_feature(env, ARM_FEATURE_PXN)) {
9258             pxn = (desc >> 2) & 1;
9259         }
9260         ns = extract32(desc, 3, 1);
9261         /* Lookup l2 entry.  */
9262         table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
9263         desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
9264                            mmu_idx, fi);
9265         if (fi->type != ARMFault_None) {
9266             goto do_fault;
9267         }
9268         ap = ((desc >> 4) & 3) | ((desc >> 7) & 4);
9269         switch (desc & 3) {
9270         case 0: /* Page translation fault.  */
9271             fi->type = ARMFault_Translation;
9272             goto do_fault;
9273         case 1: /* 64k page.  */
9274             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
9275             xn = desc & (1 << 15);
9276             *page_size = 0x10000;
9277             break;
9278         case 2: case 3: /* 4k page.  */
9279             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
9280             xn = desc & 1;
9281             *page_size = 0x1000;
9282             break;
9283         default:
9284             /* Never happens, but compiler isn't smart enough to tell.  */
9285             abort();
9286         }
9287     }
9288     if (domain_prot == 3) {
9289         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
9290     } else {
9291         if (pxn && !regime_is_user(env, mmu_idx)) {
9292             xn = 1;
9293         }
9294         if (xn && access_type == MMU_INST_FETCH) {
9295             fi->type = ARMFault_Permission;
9296             goto do_fault;
9297         }
9298
9299         if (arm_feature(env, ARM_FEATURE_V6K) &&
9300                 (regime_sctlr(env, mmu_idx) & SCTLR_AFE)) {
9301             /* The simplified model uses AP[0] as an access control bit.  */
9302             if ((ap & 1) == 0) {
9303                 /* Access flag fault.  */
9304                 fi->type = ARMFault_AccessFlag;
9305                 goto do_fault;
9306             }
9307             *prot = simple_ap_to_rw_prot(env, mmu_idx, ap >> 1);
9308         } else {
9309             *prot = ap_to_rw_prot(env, mmu_idx, ap, domain_prot);
9310         }
9311         if (*prot && !xn) {
9312             *prot |= PAGE_EXEC;
9313         }
9314         if (!(*prot & (1 << access_type))) {
9315             /* Access permission fault.  */
9316             fi->type = ARMFault_Permission;
9317             goto do_fault;
9318         }
9319     }
9320     if (ns) {
9321         /* The NS bit will (as required by the architecture) have no effect if
9322          * the CPU doesn't support TZ or this is a non-secure translation
9323          * regime, because the attribute will already be non-secure.
9324          */
9325         attrs->secure = false;
9326     }
9327     *phys_ptr = phys_addr;
9328     return false;
9329 do_fault:
9330     fi->domain = domain;
9331     fi->level = level;
9332     return true;
9333 }
9334
9335 /*
9336  * check_s2_mmu_setup
9337  * @cpu:        ARMCPU
9338  * @is_aa64:    True if the translation regime is in AArch64 state
9339  * @startlevel: Suggested starting level
9340  * @inputsize:  Bitsize of IPAs
9341  * @stride:     Page-table stride (See the ARM ARM)
9342  *
9343  * Returns true if the suggested S2 translation parameters are OK and
9344  * false otherwise.
9345  */
9346 static bool check_s2_mmu_setup(ARMCPU *cpu, bool is_aa64, int level,
9347                                int inputsize, int stride)
9348 {
9349     const int grainsize = stride + 3;
9350     int startsizecheck;
9351
9352     /* Negative levels are never allowed.  */
9353     if (level < 0) {
9354         return false;
9355     }
9356
9357     startsizecheck = inputsize - ((3 - level) * stride + grainsize);
9358     if (startsizecheck < 1 || startsizecheck > stride + 4) {
9359         return false;
9360     }
9361
9362     if (is_aa64) {
9363         CPUARMState *env = &cpu->env;
9364         unsigned int pamax = arm_pamax(cpu);
9365
9366         switch (stride) {
9367         case 13: /* 64KB Pages.  */
9368             if (level == 0 || (level == 1 && pamax <= 42)) {
9369                 return false;
9370             }
9371             break;
9372         case 11: /* 16KB Pages.  */
9373             if (level == 0 || (level == 1 && pamax <= 40)) {
9374                 return false;
9375             }
9376             break;
9377         case 9: /* 4KB Pages.  */
9378             if (level == 0 && pamax <= 42) {
9379                 return false;
9380             }
9381             break;
9382         default:
9383             g_assert_not_reached();
9384         }
9385
9386         /* Inputsize checks.  */
9387         if (inputsize > pamax &&
9388             (arm_el_is_aa64(env, 1) || inputsize > 40)) {
9389             /* This is CONSTRAINED UNPREDICTABLE and we choose to fault.  */
9390             return false;
9391         }
9392     } else {
9393         /* AArch32 only supports 4KB pages. Assert on that.  */
9394         assert(stride == 9);
9395
9396         if (level == 0) {
9397             return false;
9398         }
9399     }
9400     return true;
9401 }
9402
9403 /* Translate from the 4-bit stage 2 representation of
9404  * memory attributes (without cache-allocation hints) to
9405  * the 8-bit representation of the stage 1 MAIR registers
9406  * (which includes allocation hints).
9407  *
9408  * ref: shared/translation/attrs/S2AttrDecode()
9409  *      .../S2ConvertAttrsHints()
9410  */
9411 static uint8_t convert_stage2_attrs(CPUARMState *env, uint8_t s2attrs)
9412 {
9413     uint8_t hiattr = extract32(s2attrs, 2, 2);
9414     uint8_t loattr = extract32(s2attrs, 0, 2);
9415     uint8_t hihint = 0, lohint = 0;
9416
9417     if (hiattr != 0) { /* normal memory */
9418         if ((env->cp15.hcr_el2 & HCR_CD) != 0) { /* cache disabled */
9419             hiattr = loattr = 1; /* non-cacheable */
9420         } else {
9421             if (hiattr != 1) { /* Write-through or write-back */
9422                 hihint = 3; /* RW allocate */
9423             }
9424             if (loattr != 1) { /* Write-through or write-back */
9425                 lohint = 3; /* RW allocate */
9426             }
9427         }
9428     }
9429
9430     return (hiattr << 6) | (hihint << 4) | (loattr << 2) | lohint;
9431 }
9432
9433 static bool get_phys_addr_lpae(CPUARMState *env, target_ulong address,
9434                                MMUAccessType access_type, ARMMMUIdx mmu_idx,
9435                                hwaddr *phys_ptr, MemTxAttrs *txattrs, int *prot,
9436                                target_ulong *page_size_ptr,
9437                                ARMMMUFaultInfo *fi, ARMCacheAttrs *cacheattrs)
9438 {
9439     ARMCPU *cpu = arm_env_get_cpu(env);
9440     CPUState *cs = CPU(cpu);
9441     /* Read an LPAE long-descriptor translation table. */
9442     ARMFaultType fault_type = ARMFault_Translation;
9443     uint32_t level;
9444     uint32_t epd = 0;
9445     int32_t t0sz, t1sz;
9446     uint32_t tg;
9447     uint64_t ttbr;
9448     int ttbr_select;
9449     hwaddr descaddr, indexmask, indexmask_grainsize;
9450     uint32_t tableattrs;
9451     target_ulong page_size;
9452     uint32_t attrs;
9453     int32_t stride = 9;
9454     int32_t addrsize;
9455     int inputsize;
9456     int32_t tbi = 0;
9457     TCR *tcr = regime_tcr(env, mmu_idx);
9458     int ap, ns, xn, pxn;
9459     uint32_t el = regime_el(env, mmu_idx);
9460     bool ttbr1_valid = true;
9461     uint64_t descaddrmask;
9462     bool aarch64 = arm_el_is_aa64(env, el);
9463
9464     /* TODO:
9465      * This code does not handle the different format TCR for VTCR_EL2.
9466      * This code also does not support shareability levels.
9467      * Attribute and permission bit handling should also be checked when adding
9468      * support for those page table walks.
9469      */
9470     if (aarch64) {
9471         level = 0;
9472         addrsize = 64;
9473         if (el > 1) {
9474             if (mmu_idx != ARMMMUIdx_S2NS) {
9475                 tbi = extract64(tcr->raw_tcr, 20, 1);
9476             }
9477         } else {
9478             if (extract64(address, 55, 1)) {
9479                 tbi = extract64(tcr->raw_tcr, 38, 1);
9480             } else {
9481                 tbi = extract64(tcr->raw_tcr, 37, 1);
9482             }
9483         }
9484         tbi *= 8;
9485
9486         /* If we are in 64-bit EL2 or EL3 then there is no TTBR1, so mark it
9487          * invalid.
9488          */
9489         if (el > 1) {
9490             ttbr1_valid = false;
9491         }
9492     } else {
9493         level = 1;
9494         addrsize = 32;
9495         /* There is no TTBR1 for EL2 */
9496         if (el == 2) {
9497             ttbr1_valid = false;
9498         }
9499     }
9500
9501     /* Determine whether this address is in the region controlled by
9502      * TTBR0 or TTBR1 (or if it is in neither region and should fault).
9503      * This is a Non-secure PL0/1 stage 1 translation, so controlled by
9504      * TTBCR/TTBR0/TTBR1 in accordance with ARM ARM DDI0406C table B-32:
9505      */
9506     if (aarch64) {
9507         /* AArch64 translation.  */
9508         t0sz = extract32(tcr->raw_tcr, 0, 6);
9509         t0sz = MIN(t0sz, 39);
9510         t0sz = MAX(t0sz, 16);
9511     } else if (mmu_idx != ARMMMUIdx_S2NS) {
9512         /* AArch32 stage 1 translation.  */
9513         t0sz = extract32(tcr->raw_tcr, 0, 3);
9514     } else {
9515         /* AArch32 stage 2 translation.  */
9516         bool sext = extract32(tcr->raw_tcr, 4, 1);
9517         bool sign = extract32(tcr->raw_tcr, 3, 1);
9518         /* Address size is 40-bit for a stage 2 translation,
9519          * and t0sz can be negative (from -8 to 7),
9520          * so we need to adjust it to use the TTBR selecting logic below.
9521          */
9522         addrsize = 40;
9523         t0sz = sextract32(tcr->raw_tcr, 0, 4) + 8;
9524
9525         /* If the sign-extend bit is not the same as t0sz[3], the result
9526          * is unpredictable. Flag this as a guest error.  */
9527         if (sign != sext) {
9528             qemu_log_mask(LOG_GUEST_ERROR,
9529                           "AArch32: VTCR.S / VTCR.T0SZ[3] mismatch\n");
9530         }
9531     }
9532     t1sz = extract32(tcr->raw_tcr, 16, 6);
9533     if (aarch64) {
9534         t1sz = MIN(t1sz, 39);
9535         t1sz = MAX(t1sz, 16);
9536     }
9537     if (t0sz && !extract64(address, addrsize - t0sz, t0sz - tbi)) {
9538         /* there is a ttbr0 region and we are in it (high bits all zero) */
9539         ttbr_select = 0;
9540     } else if (ttbr1_valid && t1sz &&
9541                !extract64(~address, addrsize - t1sz, t1sz - tbi)) {
9542         /* there is a ttbr1 region and we are in it (high bits all one) */
9543         ttbr_select = 1;
9544     } else if (!t0sz) {
9545         /* ttbr0 region is "everything not in the ttbr1 region" */
9546         ttbr_select = 0;
9547     } else if (!t1sz && ttbr1_valid) {
9548         /* ttbr1 region is "everything not in the ttbr0 region" */
9549         ttbr_select = 1;
9550     } else {
9551         /* in the gap between the two regions, this is a Translation fault */
9552         fault_type = ARMFault_Translation;
9553         goto do_fault;
9554     }
9555
9556     /* Note that QEMU ignores shareability and cacheability attributes,
9557      * so we don't need to do anything with the SH, ORGN, IRGN fields
9558      * in the TTBCR.  Similarly, TTBCR:A1 selects whether we get the
9559      * ASID from TTBR0 or TTBR1, but QEMU's TLB doesn't currently
9560      * implement any ASID-like capability so we can ignore it (instead
9561      * we will always flush the TLB any time the ASID is changed).
9562      */
9563     if (ttbr_select == 0) {
9564         ttbr = regime_ttbr(env, mmu_idx, 0);
9565         if (el < 2) {
9566             epd = extract32(tcr->raw_tcr, 7, 1);
9567         }
9568         inputsize = addrsize - t0sz;
9569
9570         tg = extract32(tcr->raw_tcr, 14, 2);
9571         if (tg == 1) { /* 64KB pages */
9572             stride = 13;
9573         }
9574         if (tg == 2) { /* 16KB pages */
9575             stride = 11;
9576         }
9577     } else {
9578         /* We should only be here if TTBR1 is valid */
9579         assert(ttbr1_valid);
9580
9581         ttbr = regime_ttbr(env, mmu_idx, 1);
9582         epd = extract32(tcr->raw_tcr, 23, 1);
9583         inputsize = addrsize - t1sz;
9584
9585         tg = extract32(tcr->raw_tcr, 30, 2);
9586         if (tg == 3)  { /* 64KB pages */
9587             stride = 13;
9588         }
9589         if (tg == 1) { /* 16KB pages */
9590             stride = 11;
9591         }
9592     }
9593
9594     /* Here we should have set up all the parameters for the translation:
9595      * inputsize, ttbr, epd, stride, tbi
9596      */
9597
9598     if (epd) {
9599         /* Translation table walk disabled => Translation fault on TLB miss
9600          * Note: This is always 0 on 64-bit EL2 and EL3.
9601          */
9602         goto do_fault;
9603     }
9604
9605     if (mmu_idx != ARMMMUIdx_S2NS) {
9606         /* The starting level depends on the virtual address size (which can
9607          * be up to 48 bits) and the translation granule size. It indicates
9608          * the number of strides (stride bits at a time) needed to
9609          * consume the bits of the input address. In the pseudocode this is:
9610          *  level = 4 - RoundUp((inputsize - grainsize) / stride)
9611          * where their 'inputsize' is our 'inputsize', 'grainsize' is
9612          * our 'stride + 3' and 'stride' is our 'stride'.
9613          * Applying the usual "rounded up m/n is (m+n-1)/n" and simplifying:
9614          * = 4 - (inputsize - stride - 3 + stride - 1) / stride
9615          * = 4 - (inputsize - 4) / stride;
9616          */
9617         level = 4 - (inputsize - 4) / stride;
9618     } else {
9619         /* For stage 2 translations the starting level is specified by the
9620          * VTCR_EL2.SL0 field (whose interpretation depends on the page size)
9621          */
9622         uint32_t sl0 = extract32(tcr->raw_tcr, 6, 2);
9623         uint32_t startlevel;
9624         bool ok;
9625
9626         if (!aarch64 || stride == 9) {
9627             /* AArch32 or 4KB pages */
9628             startlevel = 2 - sl0;
9629         } else {
9630             /* 16KB or 64KB pages */
9631             startlevel = 3 - sl0;
9632         }
9633
9634         /* Check that the starting level is valid. */
9635         ok = check_s2_mmu_setup(cpu, aarch64, startlevel,
9636                                 inputsize, stride);
9637         if (!ok) {
9638             fault_type = ARMFault_Translation;
9639             goto do_fault;
9640         }
9641         level = startlevel;
9642     }
9643
9644     indexmask_grainsize = (1ULL << (stride + 3)) - 1;
9645     indexmask = (1ULL << (inputsize - (stride * (4 - level)))) - 1;
9646
9647     /* Now we can extract the actual base address from the TTBR */
9648     descaddr = extract64(ttbr, 0, 48);
9649     descaddr &= ~indexmask;
9650
9651     /* The address field in the descriptor goes up to bit 39 for ARMv7
9652      * but up to bit 47 for ARMv8, but we use the descaddrmask
9653      * up to bit 39 for AArch32, because we don't need other bits in that case
9654      * to construct next descriptor address (anyway they should be all zeroes).
9655      */
9656     descaddrmask = ((1ull << (aarch64 ? 48 : 40)) - 1) &
9657                    ~indexmask_grainsize;
9658
9659     /* Secure accesses start with the page table in secure memory and
9660      * can be downgraded to non-secure at any step. Non-secure accesses
9661      * remain non-secure. We implement this by just ORing in the NSTable/NS
9662      * bits at each step.
9663      */
9664     tableattrs = regime_is_secure(env, mmu_idx) ? 0 : (1 << 4);
9665     for (;;) {
9666         uint64_t descriptor;
9667         bool nstable;
9668
9669         descaddr |= (address >> (stride * (4 - level))) & indexmask;
9670         descaddr &= ~7ULL;
9671         nstable = extract32(tableattrs, 4, 1);
9672         descriptor = arm_ldq_ptw(cs, descaddr, !nstable, mmu_idx, fi);
9673         if (fi->type != ARMFault_None) {
9674             goto do_fault;
9675         }
9676
9677         if (!(descriptor & 1) ||
9678             (!(descriptor & 2) && (level == 3))) {
9679             /* Invalid, or the Reserved level 3 encoding */
9680             goto do_fault;
9681         }
9682         descaddr = descriptor & descaddrmask;
9683
9684         if ((descriptor & 2) && (level < 3)) {
9685             /* Table entry. The top five bits are attributes which  may
9686              * propagate down through lower levels of the table (and
9687              * which are all arranged so that 0 means "no effect", so
9688              * we can gather them up by ORing in the bits at each level).
9689              */
9690             tableattrs |= extract64(descriptor, 59, 5);
9691             level++;
9692             indexmask = indexmask_grainsize;
9693             continue;
9694         }
9695         /* Block entry at level 1 or 2, or page entry at level 3.
9696          * These are basically the same thing, although the number
9697          * of bits we pull in from the vaddr varies.
9698          */
9699         page_size = (1ULL << ((stride * (4 - level)) + 3));
9700         descaddr |= (address & (page_size - 1));
9701         /* Extract attributes from the descriptor */
9702         attrs = extract64(descriptor, 2, 10)
9703             | (extract64(descriptor, 52, 12) << 10);
9704
9705         if (mmu_idx == ARMMMUIdx_S2NS) {
9706             /* Stage 2 table descriptors do not include any attribute fields */
9707             break;
9708         }
9709         /* Merge in attributes from table descriptors */
9710         attrs |= extract32(tableattrs, 0, 2) << 11; /* XN, PXN */
9711         attrs |= extract32(tableattrs, 3, 1) << 5; /* APTable[1] => AP[2] */
9712         /* The sense of AP[1] vs APTable[0] is reversed, as APTable[0] == 1
9713          * means "force PL1 access only", which means forcing AP[1] to 0.
9714          */
9715         if (extract32(tableattrs, 2, 1)) {
9716             attrs &= ~(1 << 4);
9717         }
9718         attrs |= nstable << 3; /* NS */
9719         break;
9720     }
9721     /* Here descaddr is the final physical address, and attributes
9722      * are all in attrs.
9723      */
9724     fault_type = ARMFault_AccessFlag;
9725     if ((attrs & (1 << 8)) == 0) {
9726         /* Access flag */
9727         goto do_fault;
9728     }
9729
9730     ap = extract32(attrs, 4, 2);
9731     xn = extract32(attrs, 12, 1);
9732
9733     if (mmu_idx == ARMMMUIdx_S2NS) {
9734         ns = true;
9735         *prot = get_S2prot(env, ap, xn);
9736     } else {
9737         ns = extract32(attrs, 3, 1);
9738         pxn = extract32(attrs, 11, 1);
9739         *prot = get_S1prot(env, mmu_idx, aarch64, ap, ns, xn, pxn);
9740     }
9741
9742     fault_type = ARMFault_Permission;
9743     if (!(*prot & (1 << access_type))) {
9744         goto do_fault;
9745     }
9746
9747     if (ns) {
9748         /* The NS bit will (as required by the architecture) have no effect if
9749          * the CPU doesn't support TZ or this is a non-secure translation
9750          * regime, because the attribute will already be non-secure.
9751          */
9752         txattrs->secure = false;
9753     }
9754
9755     if (cacheattrs != NULL) {
9756         if (mmu_idx == ARMMMUIdx_S2NS) {
9757             cacheattrs->attrs = convert_stage2_attrs(env,
9758                                                      extract32(attrs, 0, 4));
9759         } else {
9760             /* Index into MAIR registers for cache attributes */
9761             uint8_t attrindx = extract32(attrs, 0, 3);
9762             uint64_t mair = env->cp15.mair_el[regime_el(env, mmu_idx)];
9763             assert(attrindx <= 7);
9764             cacheattrs->attrs = extract64(mair, attrindx * 8, 8);
9765         }
9766         cacheattrs->shareability = extract32(attrs, 6, 2);
9767     }
9768
9769     *phys_ptr = descaddr;
9770     *page_size_ptr = page_size;
9771     return false;
9772
9773 do_fault:
9774     fi->type = fault_type;
9775     fi->level = level;
9776     /* Tag the error as S2 for failed S1 PTW at S2 or ordinary S2.  */
9777     fi->stage2 = fi->s1ptw || (mmu_idx == ARMMMUIdx_S2NS);
9778     return true;
9779 }
9780
9781 static inline void get_phys_addr_pmsav7_default(CPUARMState *env,
9782                                                 ARMMMUIdx mmu_idx,
9783                                                 int32_t address, int *prot)
9784 {
9785     if (!arm_feature(env, ARM_FEATURE_M)) {
9786         *prot = PAGE_READ | PAGE_WRITE;
9787         switch (address) {
9788         case 0xF0000000 ... 0xFFFFFFFF:
9789             if (regime_sctlr(env, mmu_idx) & SCTLR_V) {
9790                 /* hivecs execing is ok */
9791                 *prot |= PAGE_EXEC;
9792             }
9793             break;
9794         case 0x00000000 ... 0x7FFFFFFF:
9795             *prot |= PAGE_EXEC;
9796             break;
9797         }
9798     } else {
9799         /* Default system address map for M profile cores.
9800          * The architecture specifies which regions are execute-never;
9801          * at the MPU level no other checks are defined.
9802          */
9803         switch (address) {
9804         case 0x00000000 ... 0x1fffffff: /* ROM */
9805         case 0x20000000 ... 0x3fffffff: /* SRAM */
9806         case 0x60000000 ... 0x7fffffff: /* RAM */
9807         case 0x80000000 ... 0x9fffffff: /* RAM */
9808             *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
9809             break;
9810         case 0x40000000 ... 0x5fffffff: /* Peripheral */
9811         case 0xa0000000 ... 0xbfffffff: /* Device */
9812         case 0xc0000000 ... 0xdfffffff: /* Device */
9813         case 0xe0000000 ... 0xffffffff: /* System */
9814             *prot = PAGE_READ | PAGE_WRITE;
9815             break;
9816         default:
9817             g_assert_not_reached();
9818         }
9819     }
9820 }
9821
9822 static bool pmsav7_use_background_region(ARMCPU *cpu,
9823                                          ARMMMUIdx mmu_idx, bool is_user)
9824 {
9825     /* Return true if we should use the default memory map as a
9826      * "background" region if there are no hits against any MPU regions.
9827      */
9828     CPUARMState *env = &cpu->env;
9829
9830     if (is_user) {
9831         return false;
9832     }
9833
9834     if (arm_feature(env, ARM_FEATURE_M)) {
9835         return env->v7m.mpu_ctrl[regime_is_secure(env, mmu_idx)]
9836             & R_V7M_MPU_CTRL_PRIVDEFENA_MASK;
9837     } else {
9838         return regime_sctlr(env, mmu_idx) & SCTLR_BR;
9839     }
9840 }
9841
9842 static inline bool m_is_ppb_region(CPUARMState *env, uint32_t address)
9843 {
9844     /* True if address is in the M profile PPB region 0xe0000000 - 0xe00fffff */
9845     return arm_feature(env, ARM_FEATURE_M) &&
9846         extract32(address, 20, 12) == 0xe00;
9847 }
9848
9849 static inline bool m_is_system_region(CPUARMState *env, uint32_t address)
9850 {
9851     /* True if address is in the M profile system region
9852      * 0xe0000000 - 0xffffffff
9853      */
9854     return arm_feature(env, ARM_FEATURE_M) && extract32(address, 29, 3) == 0x7;
9855 }
9856
9857 static bool get_phys_addr_pmsav7(CPUARMState *env, uint32_t address,
9858                                  MMUAccessType access_type, ARMMMUIdx mmu_idx,
9859                                  hwaddr *phys_ptr, int *prot,
9860                                  target_ulong *page_size,
9861                                  ARMMMUFaultInfo *fi)
9862 {
9863     ARMCPU *cpu = arm_env_get_cpu(env);
9864     int n;
9865     bool is_user = regime_is_user(env, mmu_idx);
9866
9867     *phys_ptr = address;
9868     *page_size = TARGET_PAGE_SIZE;
9869     *prot = 0;
9870
9871     if (regime_translation_disabled(env, mmu_idx) ||
9872         m_is_ppb_region(env, address)) {
9873         /* MPU disabled or M profile PPB access: use default memory map.
9874          * The other case which uses the default memory map in the
9875          * v7M ARM ARM pseudocode is exception vector reads from the vector
9876          * table. In QEMU those accesses are done in arm_v7m_load_vector(),
9877          * which always does a direct read using address_space_ldl(), rather
9878          * than going via this function, so we don't need to check that here.
9879          */
9880         get_phys_addr_pmsav7_default(env, mmu_idx, address, prot);
9881     } else { /* MPU enabled */
9882         for (n = (int)cpu->pmsav7_dregion - 1; n >= 0; n--) {
9883             /* region search */
9884             uint32_t base = env->pmsav7.drbar[n];
9885             uint32_t rsize = extract32(env->pmsav7.drsr[n], 1, 5);
9886             uint32_t rmask;
9887             bool srdis = false;
9888
9889             if (!(env->pmsav7.drsr[n] & 0x1)) {
9890                 continue;
9891             }
9892
9893             if (!rsize) {
9894                 qemu_log_mask(LOG_GUEST_ERROR,
9895                               "DRSR[%d]: Rsize field cannot be 0\n", n);
9896                 continue;
9897             }
9898             rsize++;
9899             rmask = (1ull << rsize) - 1;
9900
9901             if (base & rmask) {
9902                 qemu_log_mask(LOG_GUEST_ERROR,
9903                               "DRBAR[%d]: 0x%" PRIx32 " misaligned "
9904                               "to DRSR region size, mask = 0x%" PRIx32 "\n",
9905                               n, base, rmask);
9906                 continue;
9907             }
9908
9909             if (address < base || address > base + rmask) {
9910                 /*
9911                  * Address not in this region. We must check whether the
9912                  * region covers addresses in the same page as our address.
9913                  * In that case we must not report a size that covers the
9914                  * whole page for a subsequent hit against a different MPU
9915                  * region or the background region, because it would result in
9916                  * incorrect TLB hits for subsequent accesses to addresses that
9917                  * are in this MPU region.
9918                  */
9919                 if (ranges_overlap(base, rmask,
9920                                    address & TARGET_PAGE_MASK,
9921                                    TARGET_PAGE_SIZE)) {
9922                     *page_size = 1;
9923                 }
9924                 continue;
9925             }
9926
9927             /* Region matched */
9928
9929             if (rsize >= 8) { /* no subregions for regions < 256 bytes */
9930                 int i, snd;
9931                 uint32_t srdis_mask;
9932
9933                 rsize -= 3; /* sub region size (power of 2) */
9934                 snd = ((address - base) >> rsize) & 0x7;
9935                 srdis = extract32(env->pmsav7.drsr[n], snd + 8, 1);
9936
9937                 srdis_mask = srdis ? 0x3 : 0x0;
9938                 for (i = 2; i <= 8 && rsize < TARGET_PAGE_BITS; i *= 2) {
9939                     /* This will check in groups of 2, 4 and then 8, whether
9940                      * the subregion bits are consistent. rsize is incremented
9941                      * back up to give the region size, considering consistent
9942                      * adjacent subregions as one region. Stop testing if rsize
9943                      * is already big enough for an entire QEMU page.
9944                      */
9945                     int snd_rounded = snd & ~(i - 1);
9946                     uint32_t srdis_multi = extract32(env->pmsav7.drsr[n],
9947                                                      snd_rounded + 8, i);
9948                     if (srdis_mask ^ srdis_multi) {
9949                         break;
9950                     }
9951                     srdis_mask = (srdis_mask << i) | srdis_mask;
9952                     rsize++;
9953                 }
9954             }
9955             if (srdis) {
9956                 continue;
9957             }
9958             if (rsize < TARGET_PAGE_BITS) {
9959                 *page_size = 1 << rsize;
9960             }
9961             break;
9962         }
9963
9964         if (n == -1) { /* no hits */
9965             if (!pmsav7_use_background_region(cpu, mmu_idx, is_user)) {
9966                 /* background fault */
9967                 fi->type = ARMFault_Background;
9968                 return true;
9969             }
9970             get_phys_addr_pmsav7_default(env, mmu_idx, address, prot);
9971         } else { /* a MPU hit! */
9972             uint32_t ap = extract32(env->pmsav7.dracr[n], 8, 3);
9973             uint32_t xn = extract32(env->pmsav7.dracr[n], 12, 1);
9974
9975             if (m_is_system_region(env, address)) {
9976                 /* System space is always execute never */
9977                 xn = 1;
9978             }
9979
9980             if (is_user) { /* User mode AP bit decoding */
9981                 switch (ap) {
9982                 case 0:
9983                 case 1:
9984                 case 5:
9985                     break; /* no access */
9986                 case 3:
9987                     *prot |= PAGE_WRITE;
9988                     /* fall through */
9989                 case 2:
9990                 case 6:
9991                     *prot |= PAGE_READ | PAGE_EXEC;
9992                     break;
9993                 case 7:
9994                     /* for v7M, same as 6; for R profile a reserved value */
9995                     if (arm_feature(env, ARM_FEATURE_M)) {
9996                         *prot |= PAGE_READ | PAGE_EXEC;
9997                         break;
9998                     }
9999                     /* fall through */
10000                 default:
10001                     qemu_log_mask(LOG_GUEST_ERROR,
10002                                   "DRACR[%d]: Bad value for AP bits: 0x%"
10003                                   PRIx32 "\n", n, ap);
10004                 }
10005             } else { /* Priv. mode AP bits decoding */
10006                 switch (ap) {
10007                 case 0:
10008                     break; /* no access */
10009                 case 1:
10010                 case 2:
10011                 case 3:
10012                     *prot |= PAGE_WRITE;
10013                     /* fall through */
10014                 case 5:
10015                 case 6:
10016                     *prot |= PAGE_READ | PAGE_EXEC;
10017                     break;
10018                 case 7:
10019                     /* for v7M, same as 6; for R profile a reserved value */
10020                     if (arm_feature(env, ARM_FEATURE_M)) {
10021                         *prot |= PAGE_READ | PAGE_EXEC;
10022                         break;
10023                     }
10024                     /* fall through */
10025                 default:
10026                     qemu_log_mask(LOG_GUEST_ERROR,
10027                                   "DRACR[%d]: Bad value for AP bits: 0x%"
10028                                   PRIx32 "\n", n, ap);
10029                 }
10030             }
10031
10032             /* execute never */
10033             if (xn) {
10034                 *prot &= ~PAGE_EXEC;
10035             }
10036         }
10037     }
10038
10039     fi->type = ARMFault_Permission;
10040     fi->level = 1;
10041     return !(*prot & (1 << access_type));
10042 }
10043
10044 static bool v8m_is_sau_exempt(CPUARMState *env,
10045                               uint32_t address, MMUAccessType access_type)
10046 {
10047     /* The architecture specifies that certain address ranges are
10048      * exempt from v8M SAU/IDAU checks.
10049      */
10050     return
10051         (access_type == MMU_INST_FETCH && m_is_system_region(env, address)) ||
10052         (address >= 0xe0000000 && address <= 0xe0002fff) ||
10053         (address >= 0xe000e000 && address <= 0xe000efff) ||
10054         (address >= 0xe002e000 && address <= 0xe002efff) ||
10055         (address >= 0xe0040000 && address <= 0xe0041fff) ||
10056         (address >= 0xe00ff000 && address <= 0xe00fffff);
10057 }
10058
10059 static void v8m_security_lookup(CPUARMState *env, uint32_t address,
10060                                 MMUAccessType access_type, ARMMMUIdx mmu_idx,
10061                                 V8M_SAttributes *sattrs)
10062 {
10063     /* Look up the security attributes for this address. Compare the
10064      * pseudocode SecurityCheck() function.
10065      * We assume the caller has zero-initialized *sattrs.
10066      */
10067     ARMCPU *cpu = arm_env_get_cpu(env);
10068     int r;
10069     bool idau_exempt = false, idau_ns = true, idau_nsc = true;
10070     int idau_region = IREGION_NOTVALID;
10071     uint32_t addr_page_base = address & TARGET_PAGE_MASK;
10072     uint32_t addr_page_limit = addr_page_base + (TARGET_PAGE_SIZE - 1);
10073
10074     if (cpu->idau) {
10075         IDAUInterfaceClass *iic = IDAU_INTERFACE_GET_CLASS(cpu->idau);
10076         IDAUInterface *ii = IDAU_INTERFACE(cpu->idau);
10077
10078         iic->check(ii, address, &idau_region, &idau_exempt, &idau_ns,
10079                    &idau_nsc);
10080     }
10081
10082     if (access_type == MMU_INST_FETCH && extract32(address, 28, 4) == 0xf) {
10083         /* 0xf0000000..0xffffffff is always S for insn fetches */
10084         return;
10085     }
10086
10087     if (idau_exempt || v8m_is_sau_exempt(env, address, access_type)) {
10088         sattrs->ns = !regime_is_secure(env, mmu_idx);
10089         return;
10090     }
10091
10092     if (idau_region != IREGION_NOTVALID) {
10093         sattrs->irvalid = true;
10094         sattrs->iregion = idau_region;
10095     }
10096
10097     switch (env->sau.ctrl & 3) {
10098     case 0: /* SAU.ENABLE == 0, SAU.ALLNS == 0 */
10099         break;
10100     case 2: /* SAU.ENABLE == 0, SAU.ALLNS == 1 */
10101         sattrs->ns = true;
10102         break;
10103     default: /* SAU.ENABLE == 1 */
10104         for (r = 0; r < cpu->sau_sregion; r++) {
10105             if (env->sau.rlar[r] & 1) {
10106                 uint32_t base = env->sau.rbar[r] & ~0x1f;
10107                 uint32_t limit = env->sau.rlar[r] | 0x1f;
10108
10109                 if (base <= address && limit >= address) {
10110                     if (base > addr_page_base || limit < addr_page_limit) {
10111                         sattrs->subpage = true;
10112                     }
10113                     if (sattrs->srvalid) {
10114                         /* If we hit in more than one region then we must report
10115                          * as Secure, not NS-Callable, with no valid region
10116                          * number info.
10117                          */
10118                         sattrs->ns = false;
10119                         sattrs->nsc = false;
10120                         sattrs->sregion = 0;
10121                         sattrs->srvalid = false;
10122                         break;
10123                     } else {
10124                         if (env->sau.rlar[r] & 2) {
10125                             sattrs->nsc = true;
10126                         } else {
10127                             sattrs->ns = true;
10128                         }
10129                         sattrs->srvalid = true;
10130                         sattrs->sregion = r;
10131                     }
10132                 } else {
10133                     /*
10134                      * Address not in this region. We must check whether the
10135                      * region covers addresses in the same page as our address.
10136                      * In that case we must not report a size that covers the
10137                      * whole page for a subsequent hit against a different MPU
10138                      * region or the background region, because it would result
10139                      * in incorrect TLB hits for subsequent accesses to
10140                      * addresses that are in this MPU region.
10141                      */
10142                     if (limit >= base &&
10143                         ranges_overlap(base, limit - base + 1,
10144                                        addr_page_base,
10145                                        TARGET_PAGE_SIZE)) {
10146                         sattrs->subpage = true;
10147                     }
10148                 }
10149             }
10150         }
10151
10152         /* The IDAU will override the SAU lookup results if it specifies
10153          * higher security than the SAU does.
10154          */
10155         if (!idau_ns) {
10156             if (sattrs->ns || (!idau_nsc && sattrs->nsc)) {
10157                 sattrs->ns = false;
10158                 sattrs->nsc = idau_nsc;
10159             }
10160         }
10161         break;
10162     }
10163 }
10164
10165 static bool pmsav8_mpu_lookup(CPUARMState *env, uint32_t address,
10166                               MMUAccessType access_type, ARMMMUIdx mmu_idx,
10167                               hwaddr *phys_ptr, MemTxAttrs *txattrs,
10168                               int *prot, bool *is_subpage,
10169                               ARMMMUFaultInfo *fi, uint32_t *mregion)
10170 {
10171     /* Perform a PMSAv8 MPU lookup (without also doing the SAU check
10172      * that a full phys-to-virt translation does).
10173      * mregion is (if not NULL) set to the region number which matched,
10174      * or -1 if no region number is returned (MPU off, address did not
10175      * hit a region, address hit in multiple regions).
10176      * We set is_subpage to true if the region hit doesn't cover the
10177      * entire TARGET_PAGE the address is within.
10178      */
10179     ARMCPU *cpu = arm_env_get_cpu(env);
10180     bool is_user = regime_is_user(env, mmu_idx);
10181     uint32_t secure = regime_is_secure(env, mmu_idx);
10182     int n;
10183     int matchregion = -1;
10184     bool hit = false;
10185     uint32_t addr_page_base = address & TARGET_PAGE_MASK;
10186     uint32_t addr_page_limit = addr_page_base + (TARGET_PAGE_SIZE - 1);
10187
10188     *is_subpage = false;
10189     *phys_ptr = address;
10190     *prot = 0;
10191     if (mregion) {
10192         *mregion = -1;
10193     }
10194
10195     /* Unlike the ARM ARM pseudocode, we don't need to check whether this
10196      * was an exception vector read from the vector table (which is always
10197      * done using the default system address map), because those accesses
10198      * are done in arm_v7m_load_vector(), which always does a direct
10199      * read using address_space_ldl(), rather than going via this function.
10200      */
10201     if (regime_translation_disabled(env, mmu_idx)) { /* MPU disabled */
10202         hit = true;
10203     } else if (m_is_ppb_region(env, address)) {
10204         hit = true;
10205     } else if (pmsav7_use_background_region(cpu, mmu_idx, is_user)) {
10206         hit = true;
10207     } else {
10208         for (n = (int)cpu->pmsav7_dregion - 1; n >= 0; n--) {
10209             /* region search */
10210             /* Note that the base address is bits [31:5] from the register
10211              * with bits [4:0] all zeroes, but the limit address is bits
10212              * [31:5] from the register with bits [4:0] all ones.
10213              */
10214             uint32_t base = env->pmsav8.rbar[secure][n] & ~0x1f;
10215             uint32_t limit = env->pmsav8.rlar[secure][n] | 0x1f;
10216
10217             if (!(env->pmsav8.rlar[secure][n] & 0x1)) {
10218                 /* Region disabled */
10219                 continue;
10220             }
10221
10222             if (address < base || address > limit) {
10223                 /*
10224                  * Address not in this region. We must check whether the
10225                  * region covers addresses in the same page as our address.
10226                  * In that case we must not report a size that covers the
10227                  * whole page for a subsequent hit against a different MPU
10228                  * region or the background region, because it would result in
10229                  * incorrect TLB hits for subsequent accesses to addresses that
10230                  * are in this MPU region.
10231                  */
10232                 if (limit >= base &&
10233                     ranges_overlap(base, limit - base + 1,
10234                                    addr_page_base,
10235                                    TARGET_PAGE_SIZE)) {
10236                     *is_subpage = true;
10237                 }
10238                 continue;
10239             }
10240
10241             if (base > addr_page_base || limit < addr_page_limit) {
10242                 *is_subpage = true;
10243             }
10244
10245             if (hit) {
10246                 /* Multiple regions match -- always a failure (unlike
10247                  * PMSAv7 where highest-numbered-region wins)
10248                  */
10249                 fi->type = ARMFault_Permission;
10250                 fi->level = 1;
10251                 return true;
10252             }
10253
10254             matchregion = n;
10255             hit = true;
10256         }
10257     }
10258
10259     if (!hit) {
10260         /* background fault */
10261         fi->type = ARMFault_Background;
10262         return true;
10263     }
10264
10265     if (matchregion == -1) {
10266         /* hit using the background region */
10267         get_phys_addr_pmsav7_default(env, mmu_idx, address, prot);
10268     } else {
10269         uint32_t ap = extract32(env->pmsav8.rbar[secure][matchregion], 1, 2);
10270         uint32_t xn = extract32(env->pmsav8.rbar[secure][matchregion], 0, 1);
10271
10272         if (m_is_system_region(env, address)) {
10273             /* System space is always execute never */
10274             xn = 1;
10275         }
10276
10277         *prot = simple_ap_to_rw_prot(env, mmu_idx, ap);
10278         if (*prot && !xn) {
10279             *prot |= PAGE_EXEC;
10280         }
10281         /* We don't need to look the attribute up in the MAIR0/MAIR1
10282          * registers because that only tells us about cacheability.
10283          */
10284         if (mregion) {
10285             *mregion = matchregion;
10286         }
10287     }
10288
10289     fi->type = ARMFault_Permission;
10290     fi->level = 1;
10291     return !(*prot & (1 << access_type));
10292 }
10293
10294
10295 static bool get_phys_addr_pmsav8(CPUARMState *env, uint32_t address,
10296                                  MMUAccessType access_type, ARMMMUIdx mmu_idx,
10297                                  hwaddr *phys_ptr, MemTxAttrs *txattrs,
10298                                  int *prot, target_ulong *page_size,
10299                                  ARMMMUFaultInfo *fi)
10300 {
10301     uint32_t secure = regime_is_secure(env, mmu_idx);
10302     V8M_SAttributes sattrs = {};
10303     bool ret;
10304     bool mpu_is_subpage;
10305
10306     if (arm_feature(env, ARM_FEATURE_M_SECURITY)) {
10307         v8m_security_lookup(env, address, access_type, mmu_idx, &sattrs);
10308         if (access_type == MMU_INST_FETCH) {
10309             /* Instruction fetches always use the MMU bank and the
10310              * transaction attribute determined by the fetch address,
10311              * regardless of CPU state. This is painful for QEMU
10312              * to handle, because it would mean we need to encode
10313              * into the mmu_idx not just the (user, negpri) information
10314              * for the current security state but also that for the
10315              * other security state, which would balloon the number
10316              * of mmu_idx values needed alarmingly.
10317              * Fortunately we can avoid this because it's not actually
10318              * possible to arbitrarily execute code from memory with
10319              * the wrong security attribute: it will always generate
10320              * an exception of some kind or another, apart from the
10321              * special case of an NS CPU executing an SG instruction
10322              * in S&NSC memory. So we always just fail the translation
10323              * here and sort things out in the exception handler
10324              * (including possibly emulating an SG instruction).
10325              */
10326             if (sattrs.ns != !secure) {
10327                 if (sattrs.nsc) {
10328                     fi->type = ARMFault_QEMU_NSCExec;
10329                 } else {
10330                     fi->type = ARMFault_QEMU_SFault;
10331                 }
10332                 *page_size = sattrs.subpage ? 1 : TARGET_PAGE_SIZE;
10333                 *phys_ptr = address;
10334                 *prot = 0;
10335                 return true;
10336             }
10337         } else {
10338             /* For data accesses we always use the MMU bank indicated
10339              * by the current CPU state, but the security attributes
10340              * might downgrade a secure access to nonsecure.
10341              */
10342             if (sattrs.ns) {
10343                 txattrs->secure = false;
10344             } else if (!secure) {
10345                 /* NS access to S memory must fault.
10346                  * Architecturally we should first check whether the
10347                  * MPU information for this address indicates that we
10348                  * are doing an unaligned access to Device memory, which
10349                  * should generate a UsageFault instead. QEMU does not
10350                  * currently check for that kind of unaligned access though.
10351                  * If we added it we would need to do so as a special case
10352                  * for M_FAKE_FSR_SFAULT in arm_v7m_cpu_do_interrupt().
10353                  */
10354                 fi->type = ARMFault_QEMU_SFault;
10355                 *page_size = sattrs.subpage ? 1 : TARGET_PAGE_SIZE;
10356                 *phys_ptr = address;
10357                 *prot = 0;
10358                 return true;
10359             }
10360         }
10361     }
10362
10363     ret = pmsav8_mpu_lookup(env, address, access_type, mmu_idx, phys_ptr,
10364                             txattrs, prot, &mpu_is_subpage, fi, NULL);
10365     /*
10366      * TODO: this is a temporary hack to ignore the fact that the SAU region
10367      * is smaller than a page if this is an executable region. We never
10368      * supported small MPU regions, but we did (accidentally) allow small
10369      * SAU regions, and if we now made small SAU regions not be executable
10370      * then this would break previously working guest code. We can't
10371      * remove this until/unless we implement support for execution from
10372      * small regions.
10373      */
10374     if (*prot & PAGE_EXEC) {
10375         sattrs.subpage = false;
10376     }
10377     *page_size = sattrs.subpage || mpu_is_subpage ? 1 : TARGET_PAGE_SIZE;
10378     return ret;
10379 }
10380
10381 static bool get_phys_addr_pmsav5(CPUARMState *env, uint32_t address,
10382                                  MMUAccessType access_type, ARMMMUIdx mmu_idx,
10383                                  hwaddr *phys_ptr, int *prot,
10384                                  ARMMMUFaultInfo *fi)
10385 {
10386     int n;
10387     uint32_t mask;
10388     uint32_t base;
10389     bool is_user = regime_is_user(env, mmu_idx);
10390
10391     if (regime_translation_disabled(env, mmu_idx)) {
10392         /* MPU disabled.  */
10393         *phys_ptr = address;
10394         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
10395         return false;
10396     }
10397
10398     *phys_ptr = address;
10399     for (n = 7; n >= 0; n--) {
10400         base = env->cp15.c6_region[n];
10401         if ((base & 1) == 0) {
10402             continue;
10403         }
10404         mask = 1 << ((base >> 1) & 0x1f);
10405         /* Keep this shift separate from the above to avoid an
10406            (undefined) << 32.  */
10407         mask = (mask << 1) - 1;
10408         if (((base ^ address) & ~mask) == 0) {
10409             break;
10410         }
10411     }
10412     if (n < 0) {
10413         fi->type = ARMFault_Background;
10414         return true;
10415     }
10416
10417     if (access_type == MMU_INST_FETCH) {
10418         mask = env->cp15.pmsav5_insn_ap;
10419     } else {
10420         mask = env->cp15.pmsav5_data_ap;
10421     }
10422     mask = (mask >> (n * 4)) & 0xf;
10423     switch (mask) {
10424     case 0:
10425         fi->type = ARMFault_Permission;
10426         fi->level = 1;
10427         return true;
10428     case 1:
10429         if (is_user) {
10430             fi->type = ARMFault_Permission;
10431             fi->level = 1;
10432             return true;
10433         }
10434         *prot = PAGE_READ | PAGE_WRITE;
10435         break;
10436     case 2:
10437         *prot = PAGE_READ;
10438         if (!is_user) {
10439             *prot |= PAGE_WRITE;
10440         }
10441         break;
10442     case 3:
10443         *prot = PAGE_READ | PAGE_WRITE;
10444         break;
10445     case 5:
10446         if (is_user) {
10447             fi->type = ARMFault_Permission;
10448             fi->level = 1;
10449             return true;
10450         }
10451         *prot = PAGE_READ;
10452         break;
10453     case 6:
10454         *prot = PAGE_READ;
10455         break;
10456     default:
10457         /* Bad permission.  */
10458         fi->type = ARMFault_Permission;
10459         fi->level = 1;
10460         return true;
10461     }
10462     *prot |= PAGE_EXEC;
10463     return false;
10464 }
10465
10466 /* Combine either inner or outer cacheability attributes for normal
10467  * memory, according to table D4-42 and pseudocode procedure
10468  * CombineS1S2AttrHints() of ARM DDI 0487B.b (the ARMv8 ARM).
10469  *
10470  * NB: only stage 1 includes allocation hints (RW bits), leading to
10471  * some asymmetry.
10472  */
10473 static uint8_t combine_cacheattr_nibble(uint8_t s1, uint8_t s2)
10474 {
10475     if (s1 == 4 || s2 == 4) {
10476         /* non-cacheable has precedence */
10477         return 4;
10478     } else if (extract32(s1, 2, 2) == 0 || extract32(s1, 2, 2) == 2) {
10479         /* stage 1 write-through takes precedence */
10480         return s1;
10481     } else if (extract32(s2, 2, 2) == 2) {
10482         /* stage 2 write-through takes precedence, but the allocation hint
10483          * is still taken from stage 1
10484          */
10485         return (2 << 2) | extract32(s1, 0, 2);
10486     } else { /* write-back */
10487         return s1;
10488     }
10489 }
10490
10491 /* Combine S1 and S2 cacheability/shareability attributes, per D4.5.4
10492  * and CombineS1S2Desc()
10493  *
10494  * @s1:      Attributes from stage 1 walk
10495  * @s2:      Attributes from stage 2 walk
10496  */
10497 static ARMCacheAttrs combine_cacheattrs(ARMCacheAttrs s1, ARMCacheAttrs s2)
10498 {
10499     uint8_t s1lo = extract32(s1.attrs, 0, 4), s2lo = extract32(s2.attrs, 0, 4);
10500     uint8_t s1hi = extract32(s1.attrs, 4, 4), s2hi = extract32(s2.attrs, 4, 4);
10501     ARMCacheAttrs ret;
10502
10503     /* Combine shareability attributes (table D4-43) */
10504     if (s1.shareability == 2 || s2.shareability == 2) {
10505         /* if either are outer-shareable, the result is outer-shareable */
10506         ret.shareability = 2;
10507     } else if (s1.shareability == 3 || s2.shareability == 3) {
10508         /* if either are inner-shareable, the result is inner-shareable */
10509         ret.shareability = 3;
10510     } else {
10511         /* both non-shareable */
10512         ret.shareability = 0;
10513     }
10514
10515     /* Combine memory type and cacheability attributes */
10516     if (s1hi == 0 || s2hi == 0) {
10517         /* Device has precedence over normal */
10518         if (s1lo == 0 || s2lo == 0) {
10519             /* nGnRnE has precedence over anything */
10520             ret.attrs = 0;
10521         } else if (s1lo == 4 || s2lo == 4) {
10522             /* non-Reordering has precedence over Reordering */
10523             ret.attrs = 4;  /* nGnRE */
10524         } else if (s1lo == 8 || s2lo == 8) {
10525             /* non-Gathering has precedence over Gathering */
10526             ret.attrs = 8;  /* nGRE */
10527         } else {
10528             ret.attrs = 0xc; /* GRE */
10529         }
10530
10531         /* Any location for which the resultant memory type is any
10532          * type of Device memory is always treated as Outer Shareable.
10533          */
10534         ret.shareability = 2;
10535     } else { /* Normal memory */
10536         /* Outer/inner cacheability combine independently */
10537         ret.attrs = combine_cacheattr_nibble(s1hi, s2hi) << 4
10538                   | combine_cacheattr_nibble(s1lo, s2lo);
10539
10540         if (ret.attrs == 0x44) {
10541             /* Any location for which the resultant memory type is Normal
10542              * Inner Non-cacheable, Outer Non-cacheable is always treated
10543              * as Outer Shareable.
10544              */
10545             ret.shareability = 2;
10546         }
10547     }
10548
10549     return ret;
10550 }
10551
10552
10553 /* get_phys_addr - get the physical address for this virtual address
10554  *
10555  * Find the physical address corresponding to the given virtual address,
10556  * by doing a translation table walk on MMU based systems or using the
10557  * MPU state on MPU based systems.
10558  *
10559  * Returns false if the translation was successful. Otherwise, phys_ptr, attrs,
10560  * prot and page_size may not be filled in, and the populated fsr value provides
10561  * information on why the translation aborted, in the format of a
10562  * DFSR/IFSR fault register, with the following caveats:
10563  *  * we honour the short vs long DFSR format differences.
10564  *  * the WnR bit is never set (the caller must do this).
10565  *  * for PSMAv5 based systems we don't bother to return a full FSR format
10566  *    value.
10567  *
10568  * @env: CPUARMState
10569  * @address: virtual address to get physical address for
10570  * @access_type: 0 for read, 1 for write, 2 for execute
10571  * @mmu_idx: MMU index indicating required translation regime
10572  * @phys_ptr: set to the physical address corresponding to the virtual address
10573  * @attrs: set to the memory transaction attributes to use
10574  * @prot: set to the permissions for the page containing phys_ptr
10575  * @page_size: set to the size of the page containing phys_ptr
10576  * @fi: set to fault info if the translation fails
10577  * @cacheattrs: (if non-NULL) set to the cacheability/shareability attributes
10578  */
10579 static bool get_phys_addr(CPUARMState *env, target_ulong address,
10580                           MMUAccessType access_type, ARMMMUIdx mmu_idx,
10581                           hwaddr *phys_ptr, MemTxAttrs *attrs, int *prot,
10582                           target_ulong *page_size,
10583                           ARMMMUFaultInfo *fi, ARMCacheAttrs *cacheattrs)
10584 {
10585     if (mmu_idx == ARMMMUIdx_S12NSE0 || mmu_idx == ARMMMUIdx_S12NSE1) {
10586         /* Call ourselves recursively to do the stage 1 and then stage 2
10587          * translations.
10588          */
10589         if (arm_feature(env, ARM_FEATURE_EL2)) {
10590             hwaddr ipa;
10591             int s2_prot;
10592             int ret;
10593             ARMCacheAttrs cacheattrs2 = {};
10594
10595             ret = get_phys_addr(env, address, access_type,
10596                                 stage_1_mmu_idx(mmu_idx), &ipa, attrs,
10597                                 prot, page_size, fi, cacheattrs);
10598
10599             /* If S1 fails or S2 is disabled, return early.  */
10600             if (ret || regime_translation_disabled(env, ARMMMUIdx_S2NS)) {
10601                 *phys_ptr = ipa;
10602                 return ret;
10603             }
10604
10605             /* S1 is done. Now do S2 translation.  */
10606             ret = get_phys_addr_lpae(env, ipa, access_type, ARMMMUIdx_S2NS,
10607                                      phys_ptr, attrs, &s2_prot,
10608                                      page_size, fi,
10609                                      cacheattrs != NULL ? &cacheattrs2 : NULL);
10610             fi->s2addr = ipa;
10611             /* Combine the S1 and S2 perms.  */
10612             *prot &= s2_prot;
10613
10614             /* Combine the S1 and S2 cache attributes, if needed */
10615             if (!ret && cacheattrs != NULL) {
10616                 *cacheattrs = combine_cacheattrs(*cacheattrs, cacheattrs2);
10617             }
10618
10619             return ret;
10620         } else {
10621             /*
10622              * For non-EL2 CPUs a stage1+stage2 translation is just stage 1.
10623              */
10624             mmu_idx = stage_1_mmu_idx(mmu_idx);
10625         }
10626     }
10627
10628     /* The page table entries may downgrade secure to non-secure, but
10629      * cannot upgrade an non-secure translation regime's attributes
10630      * to secure.
10631      */
10632     attrs->secure = regime_is_secure(env, mmu_idx);
10633     attrs->user = regime_is_user(env, mmu_idx);
10634
10635     /* Fast Context Switch Extension. This doesn't exist at all in v8.
10636      * In v7 and earlier it affects all stage 1 translations.
10637      */
10638     if (address < 0x02000000 && mmu_idx != ARMMMUIdx_S2NS
10639         && !arm_feature(env, ARM_FEATURE_V8)) {
10640         if (regime_el(env, mmu_idx) == 3) {
10641             address += env->cp15.fcseidr_s;
10642         } else {
10643             address += env->cp15.fcseidr_ns;
10644         }
10645     }
10646
10647     if (arm_feature(env, ARM_FEATURE_PMSA)) {
10648         bool ret;
10649         *page_size = TARGET_PAGE_SIZE;
10650
10651         if (arm_feature(env, ARM_FEATURE_V8)) {
10652             /* PMSAv8 */
10653             ret = get_phys_addr_pmsav8(env, address, access_type, mmu_idx,
10654                                        phys_ptr, attrs, prot, page_size, fi);
10655         } else if (arm_feature(env, ARM_FEATURE_V7)) {
10656             /* PMSAv7 */
10657             ret = get_phys_addr_pmsav7(env, address, access_type, mmu_idx,
10658                                        phys_ptr, prot, page_size, fi);
10659         } else {
10660             /* Pre-v7 MPU */
10661             ret = get_phys_addr_pmsav5(env, address, access_type, mmu_idx,
10662                                        phys_ptr, prot, fi);
10663         }
10664         qemu_log_mask(CPU_LOG_MMU, "PMSA MPU lookup for %s at 0x%08" PRIx32
10665                       " mmu_idx %u -> %s (prot %c%c%c)\n",
10666                       access_type == MMU_DATA_LOAD ? "reading" :
10667                       (access_type == MMU_DATA_STORE ? "writing" : "execute"),
10668                       (uint32_t)address, mmu_idx,
10669                       ret ? "Miss" : "Hit",
10670                       *prot & PAGE_READ ? 'r' : '-',
10671                       *prot & PAGE_WRITE ? 'w' : '-',
10672                       *prot & PAGE_EXEC ? 'x' : '-');
10673
10674         return ret;
10675     }
10676
10677     /* Definitely a real MMU, not an MPU */
10678
10679     if (regime_translation_disabled(env, mmu_idx)) {
10680         /* MMU disabled. */
10681         *phys_ptr = address;
10682         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
10683         *page_size = TARGET_PAGE_SIZE;
10684         return 0;
10685     }
10686
10687     if (regime_using_lpae_format(env, mmu_idx)) {
10688         return get_phys_addr_lpae(env, address, access_type, mmu_idx,
10689                                   phys_ptr, attrs, prot, page_size,
10690                                   fi, cacheattrs);
10691     } else if (regime_sctlr(env, mmu_idx) & SCTLR_XP) {
10692         return get_phys_addr_v6(env, address, access_type, mmu_idx,
10693                                 phys_ptr, attrs, prot, page_size, fi);
10694     } else {
10695         return get_phys_addr_v5(env, address, access_type, mmu_idx,
10696                                     phys_ptr, prot, page_size, fi);
10697     }
10698 }
10699
10700 /* Walk the page table and (if the mapping exists) add the page
10701  * to the TLB. Return false on success, or true on failure. Populate
10702  * fsr with ARM DFSR/IFSR fault register format value on failure.
10703  */
10704 bool arm_tlb_fill(CPUState *cs, vaddr address,
10705                   MMUAccessType access_type, int mmu_idx,
10706                   ARMMMUFaultInfo *fi)
10707 {
10708     ARMCPU *cpu = ARM_CPU(cs);
10709     CPUARMState *env = &cpu->env;
10710     hwaddr phys_addr;
10711     target_ulong page_size;
10712     int prot;
10713     int ret;
10714     MemTxAttrs attrs = {};
10715
10716     ret = get_phys_addr(env, address, access_type,
10717                         core_to_arm_mmu_idx(env, mmu_idx), &phys_addr,
10718                         &attrs, &prot, &page_size, fi, NULL);
10719     if (!ret) {
10720         /*
10721          * Map a single [sub]page. Regions smaller than our declared
10722          * target page size are handled specially, so for those we
10723          * pass in the exact addresses.
10724          */
10725         if (page_size >= TARGET_PAGE_SIZE) {
10726             phys_addr &= TARGET_PAGE_MASK;
10727             address &= TARGET_PAGE_MASK;
10728         }
10729         tlb_set_page_with_attrs(cs, address, phys_addr, attrs,
10730                                 prot, mmu_idx, page_size);
10731         return 0;
10732     }
10733
10734     return ret;
10735 }
10736
10737 hwaddr arm_cpu_get_phys_page_attrs_debug(CPUState *cs, vaddr addr,
10738                                          MemTxAttrs *attrs)
10739 {
10740     ARMCPU *cpu = ARM_CPU(cs);
10741     CPUARMState *env = &cpu->env;
10742     hwaddr phys_addr;
10743     target_ulong page_size;
10744     int prot;
10745     bool ret;
10746     ARMMMUFaultInfo fi = {};
10747     ARMMMUIdx mmu_idx = core_to_arm_mmu_idx(env, cpu_mmu_index(env, false));
10748
10749     *attrs = (MemTxAttrs) {};
10750
10751     ret = get_phys_addr(env, addr, 0, mmu_idx, &phys_addr,
10752                         attrs, &prot, &page_size, &fi, NULL);
10753
10754     if (ret) {
10755         return -1;
10756     }
10757     return phys_addr;
10758 }
10759
10760 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
10761 {
10762     uint32_t mask;
10763     unsigned el = arm_current_el(env);
10764
10765     /* First handle registers which unprivileged can read */
10766
10767     switch (reg) {
10768     case 0 ... 7: /* xPSR sub-fields */
10769         mask = 0;
10770         if ((reg & 1) && el) {
10771             mask |= XPSR_EXCP; /* IPSR (unpriv. reads as zero) */
10772         }
10773         if (!(reg & 4)) {
10774             mask |= XPSR_NZCV | XPSR_Q; /* APSR */
10775         }
10776         /* EPSR reads as zero */
10777         return xpsr_read(env) & mask;
10778         break;
10779     case 20: /* CONTROL */
10780         return env->v7m.control[env->v7m.secure];
10781     case 0x94: /* CONTROL_NS */
10782         /* We have to handle this here because unprivileged Secure code
10783          * can read the NS CONTROL register.
10784          */
10785         if (!env->v7m.secure) {
10786             return 0;
10787         }
10788         return env->v7m.control[M_REG_NS];
10789     }
10790
10791     if (el == 0) {
10792         return 0; /* unprivileged reads others as zero */
10793     }
10794
10795     if (arm_feature(env, ARM_FEATURE_M_SECURITY)) {
10796         switch (reg) {
10797         case 0x88: /* MSP_NS */
10798             if (!env->v7m.secure) {
10799                 return 0;
10800             }
10801             return env->v7m.other_ss_msp;
10802         case 0x89: /* PSP_NS */
10803             if (!env->v7m.secure) {
10804                 return 0;
10805             }
10806             return env->v7m.other_ss_psp;
10807         case 0x8a: /* MSPLIM_NS */
10808             if (!env->v7m.secure) {
10809                 return 0;
10810             }
10811             return env->v7m.msplim[M_REG_NS];
10812         case 0x8b: /* PSPLIM_NS */
10813             if (!env->v7m.secure) {
10814                 return 0;
10815             }
10816             return env->v7m.psplim[M_REG_NS];
10817         case 0x90: /* PRIMASK_NS */
10818             if (!env->v7m.secure) {
10819                 return 0;
10820             }
10821             return env->v7m.primask[M_REG_NS];
10822         case 0x91: /* BASEPRI_NS */
10823             if (!env->v7m.secure) {
10824                 return 0;
10825             }
10826             return env->v7m.basepri[M_REG_NS];
10827         case 0x93: /* FAULTMASK_NS */
10828             if (!env->v7m.secure) {
10829                 return 0;
10830             }
10831             return env->v7m.faultmask[M_REG_NS];
10832         case 0x98: /* SP_NS */
10833         {
10834             /* This gives the non-secure SP selected based on whether we're
10835              * currently in handler mode or not, using the NS CONTROL.SPSEL.
10836              */
10837             bool spsel = env->v7m.control[M_REG_NS] & R_V7M_CONTROL_SPSEL_MASK;
10838
10839             if (!env->v7m.secure) {
10840                 return 0;
10841             }
10842             if (!arm_v7m_is_handler_mode(env) && spsel) {
10843                 return env->v7m.other_ss_psp;
10844             } else {
10845                 return env->v7m.other_ss_msp;
10846             }
10847         }
10848         default:
10849             break;
10850         }
10851     }
10852
10853     switch (reg) {
10854     case 8: /* MSP */
10855         return v7m_using_psp(env) ? env->v7m.other_sp : env->regs[13];
10856     case 9: /* PSP */
10857         return v7m_using_psp(env) ? env->regs[13] : env->v7m.other_sp;
10858     case 10: /* MSPLIM */
10859         if (!arm_feature(env, ARM_FEATURE_V8)) {
10860             goto bad_reg;
10861         }
10862         return env->v7m.msplim[env->v7m.secure];
10863     case 11: /* PSPLIM */
10864         if (!arm_feature(env, ARM_FEATURE_V8)) {
10865             goto bad_reg;
10866         }
10867         return env->v7m.psplim[env->v7m.secure];
10868     case 16: /* PRIMASK */
10869         return env->v7m.primask[env->v7m.secure];
10870     case 17: /* BASEPRI */
10871     case 18: /* BASEPRI_MAX */
10872         return env->v7m.basepri[env->v7m.secure];
10873     case 19: /* FAULTMASK */
10874         return env->v7m.faultmask[env->v7m.secure];
10875     default:
10876     bad_reg:
10877         qemu_log_mask(LOG_GUEST_ERROR, "Attempt to read unknown special"
10878                                        " register %d\n", reg);
10879         return 0;
10880     }
10881 }
10882
10883 void HELPER(v7m_msr)(CPUARMState *env, uint32_t maskreg, uint32_t val)
10884 {
10885     /* We're passed bits [11..0] of the instruction; extract
10886      * SYSm and the mask bits.
10887      * Invalid combinations of SYSm and mask are UNPREDICTABLE;
10888      * we choose to treat them as if the mask bits were valid.
10889      * NB that the pseudocode 'mask' variable is bits [11..10],
10890      * whereas ours is [11..8].
10891      */
10892     uint32_t mask = extract32(maskreg, 8, 4);
10893     uint32_t reg = extract32(maskreg, 0, 8);
10894
10895     if (arm_current_el(env) == 0 && reg > 7) {
10896         /* only xPSR sub-fields may be written by unprivileged */
10897         return;
10898     }
10899
10900     if (arm_feature(env, ARM_FEATURE_M_SECURITY)) {
10901         switch (reg) {
10902         case 0x88: /* MSP_NS */
10903             if (!env->v7m.secure) {
10904                 return;
10905             }
10906             env->v7m.other_ss_msp = val;
10907             return;
10908         case 0x89: /* PSP_NS */
10909             if (!env->v7m.secure) {
10910                 return;
10911             }
10912             env->v7m.other_ss_psp = val;
10913             return;
10914         case 0x8a: /* MSPLIM_NS */
10915             if (!env->v7m.secure) {
10916                 return;
10917             }
10918             env->v7m.msplim[M_REG_NS] = val & ~7;
10919             return;
10920         case 0x8b: /* PSPLIM_NS */
10921             if (!env->v7m.secure) {
10922                 return;
10923             }
10924             env->v7m.psplim[M_REG_NS] = val & ~7;
10925             return;
10926         case 0x90: /* PRIMASK_NS */
10927             if (!env->v7m.secure) {
10928                 return;
10929             }
10930             env->v7m.primask[M_REG_NS] = val & 1;
10931             return;
10932         case 0x91: /* BASEPRI_NS */
10933             if (!env->v7m.secure || !arm_feature(env, ARM_FEATURE_M_MAIN)) {
10934                 return;
10935             }
10936             env->v7m.basepri[M_REG_NS] = val & 0xff;
10937             return;
10938         case 0x93: /* FAULTMASK_NS */
10939             if (!env->v7m.secure || !arm_feature(env, ARM_FEATURE_M_MAIN)) {
10940                 return;
10941             }
10942             env->v7m.faultmask[M_REG_NS] = val & 1;
10943             return;
10944         case 0x94: /* CONTROL_NS */
10945             if (!env->v7m.secure) {
10946                 return;
10947             }
10948             write_v7m_control_spsel_for_secstate(env,
10949                                                  val & R_V7M_CONTROL_SPSEL_MASK,
10950                                                  M_REG_NS);
10951             if (arm_feature(env, ARM_FEATURE_M_MAIN)) {
10952                 env->v7m.control[M_REG_NS] &= ~R_V7M_CONTROL_NPRIV_MASK;
10953                 env->v7m.control[M_REG_NS] |= val & R_V7M_CONTROL_NPRIV_MASK;
10954             }
10955             return;
10956         case 0x98: /* SP_NS */
10957         {
10958             /* This gives the non-secure SP selected based on whether we're
10959              * currently in handler mode or not, using the NS CONTROL.SPSEL.
10960              */
10961             bool spsel = env->v7m.control[M_REG_NS] & R_V7M_CONTROL_SPSEL_MASK;
10962
10963             if (!env->v7m.secure) {
10964                 return;
10965             }
10966             if (!arm_v7m_is_handler_mode(env) && spsel) {
10967                 env->v7m.other_ss_psp = val;
10968             } else {
10969                 env->v7m.other_ss_msp = val;
10970             }
10971             return;
10972         }
10973         default:
10974             break;
10975         }
10976     }
10977
10978     switch (reg) {
10979     case 0 ... 7: /* xPSR sub-fields */
10980         /* only APSR is actually writable */
10981         if (!(reg & 4)) {
10982             uint32_t apsrmask = 0;
10983
10984             if (mask & 8) {
10985                 apsrmask |= XPSR_NZCV | XPSR_Q;
10986             }
10987             if ((mask & 4) && arm_feature(env, ARM_FEATURE_THUMB_DSP)) {
10988                 apsrmask |= XPSR_GE;
10989             }
10990             xpsr_write(env, val, apsrmask);
10991         }
10992         break;
10993     case 8: /* MSP */
10994         if (v7m_using_psp(env)) {
10995             env->v7m.other_sp = val;
10996         } else {
10997             env->regs[13] = val;
10998         }
10999         break;
11000     case 9: /* PSP */
11001         if (v7m_using_psp(env)) {
11002             env->regs[13] = val;
11003         } else {
11004             env->v7m.other_sp = val;
11005         }
11006         break;
11007     case 10: /* MSPLIM */
11008         if (!arm_feature(env, ARM_FEATURE_V8)) {
11009             goto bad_reg;
11010         }
11011         env->v7m.msplim[env->v7m.secure] = val & ~7;
11012         break;
11013     case 11: /* PSPLIM */
11014         if (!arm_feature(env, ARM_FEATURE_V8)) {
11015             goto bad_reg;
11016         }
11017         env->v7m.psplim[env->v7m.secure] = val & ~7;
11018         break;
11019     case 16: /* PRIMASK */
11020         env->v7m.primask[env->v7m.secure] = val & 1;
11021         break;
11022     case 17: /* BASEPRI */
11023         if (!arm_feature(env, ARM_FEATURE_M_MAIN)) {
11024             goto bad_reg;
11025         }
11026         env->v7m.basepri[env->v7m.secure] = val & 0xff;
11027         break;
11028     case 18: /* BASEPRI_MAX */
11029         if (!arm_feature(env, ARM_FEATURE_M_MAIN)) {
11030             goto bad_reg;
11031         }
11032         val &= 0xff;
11033         if (val != 0 && (val < env->v7m.basepri[env->v7m.secure]
11034                          || env->v7m.basepri[env->v7m.secure] == 0)) {
11035             env->v7m.basepri[env->v7m.secure] = val;
11036         }
11037         break;
11038     case 19: /* FAULTMASK */
11039         if (!arm_feature(env, ARM_FEATURE_M_MAIN)) {
11040             goto bad_reg;
11041         }
11042         env->v7m.faultmask[env->v7m.secure] = val & 1;
11043         break;
11044     case 20: /* CONTROL */
11045         /* Writing to the SPSEL bit only has an effect if we are in
11046          * thread mode; other bits can be updated by any privileged code.
11047          * write_v7m_control_spsel() deals with updating the SPSEL bit in
11048          * env->v7m.control, so we only need update the others.
11049          * For v7M, we must just ignore explicit writes to SPSEL in handler
11050          * mode; for v8M the write is permitted but will have no effect.
11051          */
11052         if (arm_feature(env, ARM_FEATURE_V8) ||
11053             !arm_v7m_is_handler_mode(env)) {
11054             write_v7m_control_spsel(env, (val & R_V7M_CONTROL_SPSEL_MASK) != 0);
11055         }
11056         if (arm_feature(env, ARM_FEATURE_M_MAIN)) {
11057             env->v7m.control[env->v7m.secure] &= ~R_V7M_CONTROL_NPRIV_MASK;
11058             env->v7m.control[env->v7m.secure] |= val & R_V7M_CONTROL_NPRIV_MASK;
11059         }
11060         break;
11061     default:
11062     bad_reg:
11063         qemu_log_mask(LOG_GUEST_ERROR, "Attempt to write unknown special"
11064                                        " register %d\n", reg);
11065         return;
11066     }
11067 }
11068
11069 uint32_t HELPER(v7m_tt)(CPUARMState *env, uint32_t addr, uint32_t op)
11070 {
11071     /* Implement the TT instruction. op is bits [7:6] of the insn. */
11072     bool forceunpriv = op & 1;
11073     bool alt = op & 2;
11074     V8M_SAttributes sattrs = {};
11075     uint32_t tt_resp;
11076     bool r, rw, nsr, nsrw, mrvalid;
11077     int prot;
11078     ARMMMUFaultInfo fi = {};
11079     MemTxAttrs attrs = {};
11080     hwaddr phys_addr;
11081     ARMMMUIdx mmu_idx;
11082     uint32_t mregion;
11083     bool targetpriv;
11084     bool targetsec = env->v7m.secure;
11085     bool is_subpage;
11086
11087     /* Work out what the security state and privilege level we're
11088      * interested in is...
11089      */
11090     if (alt) {
11091         targetsec = !targetsec;
11092     }
11093
11094     if (forceunpriv) {
11095         targetpriv = false;
11096     } else {
11097         targetpriv = arm_v7m_is_handler_mode(env) ||
11098             !(env->v7m.control[targetsec] & R_V7M_CONTROL_NPRIV_MASK);
11099     }
11100
11101     /* ...and then figure out which MMU index this is */
11102     mmu_idx = arm_v7m_mmu_idx_for_secstate_and_priv(env, targetsec, targetpriv);
11103
11104     /* We know that the MPU and SAU don't care about the access type
11105      * for our purposes beyond that we don't want to claim to be
11106      * an insn fetch, so we arbitrarily call this a read.
11107      */
11108
11109     /* MPU region info only available for privileged or if
11110      * inspecting the other MPU state.
11111      */
11112     if (arm_current_el(env) != 0 || alt) {
11113         /* We can ignore the return value as prot is always set */
11114         pmsav8_mpu_lookup(env, addr, MMU_DATA_LOAD, mmu_idx,
11115                           &phys_addr, &attrs, &prot, &is_subpage,
11116                           &fi, &mregion);
11117         if (mregion == -1) {
11118             mrvalid = false;
11119             mregion = 0;
11120         } else {
11121             mrvalid = true;
11122         }
11123         r = prot & PAGE_READ;
11124         rw = prot & PAGE_WRITE;
11125     } else {
11126         r = false;
11127         rw = false;
11128         mrvalid = false;
11129         mregion = 0;
11130     }
11131
11132     if (env->v7m.secure) {
11133         v8m_security_lookup(env, addr, MMU_DATA_LOAD, mmu_idx, &sattrs);
11134         nsr = sattrs.ns && r;
11135         nsrw = sattrs.ns && rw;
11136     } else {
11137         sattrs.ns = true;
11138         nsr = false;
11139         nsrw = false;
11140     }
11141
11142     tt_resp = (sattrs.iregion << 24) |
11143         (sattrs.irvalid << 23) |
11144         ((!sattrs.ns) << 22) |
11145         (nsrw << 21) |
11146         (nsr << 20) |
11147         (rw << 19) |
11148         (r << 18) |
11149         (sattrs.srvalid << 17) |
11150         (mrvalid << 16) |
11151         (sattrs.sregion << 8) |
11152         mregion;
11153
11154     return tt_resp;
11155 }
11156
11157 #endif
11158
11159 void HELPER(dc_zva)(CPUARMState *env, uint64_t vaddr_in)
11160 {
11161     /* Implement DC ZVA, which zeroes a fixed-length block of memory.
11162      * Note that we do not implement the (architecturally mandated)
11163      * alignment fault for attempts to use this on Device memory
11164      * (which matches the usual QEMU behaviour of not implementing either
11165      * alignment faults or any memory attribute handling).
11166      */
11167
11168     ARMCPU *cpu = arm_env_get_cpu(env);
11169     uint64_t blocklen = 4 << cpu->dcz_blocksize;
11170     uint64_t vaddr = vaddr_in & ~(blocklen - 1);
11171
11172 #ifndef CONFIG_USER_ONLY
11173     {
11174         /* Slightly awkwardly, QEMU's TARGET_PAGE_SIZE may be less than
11175          * the block size so we might have to do more than one TLB lookup.
11176          * We know that in fact for any v8 CPU the page size is at least 4K
11177          * and the block size must be 2K or less, but TARGET_PAGE_SIZE is only
11178          * 1K as an artefact of legacy v5 subpage support being present in the
11179          * same QEMU executable.
11180          */
11181         int maxidx = DIV_ROUND_UP(blocklen, TARGET_PAGE_SIZE);
11182         void *hostaddr[maxidx];
11183         int try, i;
11184         unsigned mmu_idx = cpu_mmu_index(env, false);
11185         TCGMemOpIdx oi = make_memop_idx(MO_UB, mmu_idx);
11186
11187         for (try = 0; try < 2; try++) {
11188
11189             for (i = 0; i < maxidx; i++) {
11190                 hostaddr[i] = tlb_vaddr_to_host(env,
11191                                                 vaddr + TARGET_PAGE_SIZE * i,
11192                                                 1, mmu_idx);
11193                 if (!hostaddr[i]) {
11194                     break;
11195                 }
11196             }
11197             if (i == maxidx) {
11198                 /* If it's all in the TLB it's fair game for just writing to;
11199                  * we know we don't need to update dirty status, etc.
11200                  */
11201                 for (i = 0; i < maxidx - 1; i++) {
11202                     memset(hostaddr[i], 0, TARGET_PAGE_SIZE);
11203                 }
11204                 memset(hostaddr[i], 0, blocklen - (i * TARGET_PAGE_SIZE));
11205                 return;
11206             }
11207             /* OK, try a store and see if we can populate the tlb. This
11208              * might cause an exception if the memory isn't writable,
11209              * in which case we will longjmp out of here. We must for
11210              * this purpose use the actual register value passed to us
11211              * so that we get the fault address right.
11212              */
11213             helper_ret_stb_mmu(env, vaddr_in, 0, oi, GETPC());
11214             /* Now we can populate the other TLB entries, if any */
11215             for (i = 0; i < maxidx; i++) {
11216                 uint64_t va = vaddr + TARGET_PAGE_SIZE * i;
11217                 if (va != (vaddr_in & TARGET_PAGE_MASK)) {
11218                     helper_ret_stb_mmu(env, va, 0, oi, GETPC());
11219                 }
11220             }
11221         }
11222
11223         /* Slow path (probably attempt to do this to an I/O device or
11224          * similar, or clearing of a block of code we have translations
11225          * cached for). Just do a series of byte writes as the architecture
11226          * demands. It's not worth trying to use a cpu_physical_memory_map(),
11227          * memset(), unmap() sequence here because:
11228          *  + we'd need to account for the blocksize being larger than a page
11229          *  + the direct-RAM access case is almost always going to be dealt
11230          *    with in the fastpath code above, so there's no speed benefit
11231          *  + we would have to deal with the map returning NULL because the
11232          *    bounce buffer was in use
11233          */
11234         for (i = 0; i < blocklen; i++) {
11235             helper_ret_stb_mmu(env, vaddr + i, 0, oi, GETPC());
11236         }
11237     }
11238 #else
11239     memset(g2h(vaddr), 0, blocklen);
11240 #endif
11241 }
11242
11243 /* Note that signed overflow is undefined in C.  The following routines are
11244    careful to use unsigned types where modulo arithmetic is required.
11245    Failure to do so _will_ break on newer gcc.  */
11246
11247 /* Signed saturating arithmetic.  */
11248
11249 /* Perform 16-bit signed saturating addition.  */
11250 static inline uint16_t add16_sat(uint16_t a, uint16_t b)
11251 {
11252     uint16_t res;
11253
11254     res = a + b;
11255     if (((res ^ a) & 0x8000) && !((a ^ b) & 0x8000)) {
11256         if (a & 0x8000)
11257             res = 0x8000;
11258         else
11259             res = 0x7fff;
11260     }
11261     return res;
11262 }
11263
11264 /* Perform 8-bit signed saturating addition.  */
11265 static inline uint8_t add8_sat(uint8_t a, uint8_t b)
11266 {
11267     uint8_t res;
11268
11269     res = a + b;
11270     if (((res ^ a) & 0x80) && !((a ^ b) & 0x80)) {
11271         if (a & 0x80)
11272             res = 0x80;
11273         else
11274             res = 0x7f;
11275     }
11276     return res;
11277 }
11278
11279 /* Perform 16-bit signed saturating subtraction.  */
11280 static inline uint16_t sub16_sat(uint16_t a, uint16_t b)
11281 {
11282     uint16_t res;
11283
11284     res = a - b;
11285     if (((res ^ a) & 0x8000) && ((a ^ b) & 0x8000)) {
11286         if (a & 0x8000)
11287             res = 0x8000;
11288         else
11289             res = 0x7fff;
11290     }
11291     return res;
11292 }
11293
11294 /* Perform 8-bit signed saturating subtraction.  */
11295 static inline uint8_t sub8_sat(uint8_t a, uint8_t b)
11296 {
11297     uint8_t res;
11298
11299     res = a - b;
11300     if (((res ^ a) & 0x80) && ((a ^ b) & 0x80)) {
11301         if (a & 0x80)
11302             res = 0x80;
11303         else
11304             res = 0x7f;
11305     }
11306     return res;
11307 }
11308
11309 #define ADD16(a, b, n) RESULT(add16_sat(a, b), n, 16);
11310 #define SUB16(a, b, n) RESULT(sub16_sat(a, b), n, 16);
11311 #define ADD8(a, b, n)  RESULT(add8_sat(a, b), n, 8);
11312 #define SUB8(a, b, n)  RESULT(sub8_sat(a, b), n, 8);
11313 #define PFX q
11314
11315 #include "op_addsub.h"
11316
11317 /* Unsigned saturating arithmetic.  */
11318 static inline uint16_t add16_usat(uint16_t a, uint16_t b)
11319 {
11320     uint16_t res;
11321     res = a + b;
11322     if (res < a)
11323         res = 0xffff;
11324     return res;
11325 }
11326
11327 static inline uint16_t sub16_usat(uint16_t a, uint16_t b)
11328 {
11329     if (a > b)
11330         return a - b;
11331     else
11332         return 0;
11333 }
11334
11335 static inline uint8_t add8_usat(uint8_t a, uint8_t b)
11336 {
11337     uint8_t res;
11338     res = a + b;
11339     if (res < a)
11340         res = 0xff;
11341     return res;
11342 }
11343
11344 static inline uint8_t sub8_usat(uint8_t a, uint8_t b)
11345 {
11346     if (a > b)
11347         return a - b;
11348     else
11349         return 0;
11350 }
11351
11352 #define ADD16(a, b, n) RESULT(add16_usat(a, b), n, 16);
11353 #define SUB16(a, b, n) RESULT(sub16_usat(a, b), n, 16);
11354 #define ADD8(a, b, n)  RESULT(add8_usat(a, b), n, 8);
11355 #define SUB8(a, b, n)  RESULT(sub8_usat(a, b), n, 8);
11356 #define PFX uq
11357
11358 #include "op_addsub.h"
11359
11360 /* Signed modulo arithmetic.  */
11361 #define SARITH16(a, b, n, op) do { \
11362     int32_t sum; \
11363     sum = (int32_t)(int16_t)(a) op (int32_t)(int16_t)(b); \
11364     RESULT(sum, n, 16); \
11365     if (sum >= 0) \
11366         ge |= 3 << (n * 2); \
11367     } while(0)
11368
11369 #define SARITH8(a, b, n, op) do { \
11370     int32_t sum; \
11371     sum = (int32_t)(int8_t)(a) op (int32_t)(int8_t)(b); \
11372     RESULT(sum, n, 8); \
11373     if (sum >= 0) \
11374         ge |= 1 << n; \
11375     } while(0)
11376
11377
11378 #define ADD16(a, b, n) SARITH16(a, b, n, +)
11379 #define SUB16(a, b, n) SARITH16(a, b, n, -)
11380 #define ADD8(a, b, n)  SARITH8(a, b, n, +)
11381 #define SUB8(a, b, n)  SARITH8(a, b, n, -)
11382 #define PFX s
11383 #define ARITH_GE
11384
11385 #include "op_addsub.h"
11386
11387 /* Unsigned modulo arithmetic.  */
11388 #define ADD16(a, b, n) do { \
11389     uint32_t sum; \
11390     sum = (uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b); \
11391     RESULT(sum, n, 16); \
11392     if ((sum >> 16) == 1) \
11393         ge |= 3 << (n * 2); \
11394     } while(0)
11395
11396 #define ADD8(a, b, n) do { \
11397     uint32_t sum; \
11398     sum = (uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b); \
11399     RESULT(sum, n, 8); \
11400     if ((sum >> 8) == 1) \
11401         ge |= 1 << n; \
11402     } while(0)
11403
11404 #define SUB16(a, b, n) do { \
11405     uint32_t sum; \
11406     sum = (uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b); \
11407     RESULT(sum, n, 16); \
11408     if ((sum >> 16) == 0) \
11409         ge |= 3 << (n * 2); \
11410     } while(0)
11411
11412 #define SUB8(a, b, n) do { \
11413     uint32_t sum; \
11414     sum = (uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b); \
11415     RESULT(sum, n, 8); \
11416     if ((sum >> 8) == 0) \
11417         ge |= 1 << n; \
11418     } while(0)
11419
11420 #define PFX u
11421 #define ARITH_GE
11422
11423 #include "op_addsub.h"
11424
11425 /* Halved signed arithmetic.  */
11426 #define ADD16(a, b, n) \
11427   RESULT(((int32_t)(int16_t)(a) + (int32_t)(int16_t)(b)) >> 1, n, 16)
11428 #define SUB16(a, b, n) \
11429   RESULT(((int32_t)(int16_t)(a) - (int32_t)(int16_t)(b)) >> 1, n, 16)
11430 #define ADD8(a, b, n) \
11431   RESULT(((int32_t)(int8_t)(a) + (int32_t)(int8_t)(b)) >> 1, n, 8)
11432 #define SUB8(a, b, n) \
11433   RESULT(((int32_t)(int8_t)(a) - (int32_t)(int8_t)(b)) >> 1, n, 8)
11434 #define PFX sh
11435
11436 #include "op_addsub.h"
11437
11438 /* Halved unsigned arithmetic.  */
11439 #define ADD16(a, b, n) \
11440   RESULT(((uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b)) >> 1, n, 16)
11441 #define SUB16(a, b, n) \
11442   RESULT(((uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b)) >> 1, n, 16)
11443 #define ADD8(a, b, n) \
11444   RESULT(((uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b)) >> 1, n, 8)
11445 #define SUB8(a, b, n) \
11446   RESULT(((uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b)) >> 1, n, 8)
11447 #define PFX uh
11448
11449 #include "op_addsub.h"
11450
11451 static inline uint8_t do_usad(uint8_t a, uint8_t b)
11452 {
11453     if (a > b)
11454         return a - b;
11455     else
11456         return b - a;
11457 }
11458
11459 /* Unsigned sum of absolute byte differences.  */
11460 uint32_t HELPER(usad8)(uint32_t a, uint32_t b)
11461 {
11462     uint32_t sum;
11463     sum = do_usad(a, b);
11464     sum += do_usad(a >> 8, b >> 8);
11465     sum += do_usad(a >> 16, b >>16);
11466     sum += do_usad(a >> 24, b >> 24);
11467     return sum;
11468 }
11469
11470 /* For ARMv6 SEL instruction.  */
11471 uint32_t HELPER(sel_flags)(uint32_t flags, uint32_t a, uint32_t b)
11472 {
11473     uint32_t mask;
11474
11475     mask = 0;
11476     if (flags & 1)
11477         mask |= 0xff;
11478     if (flags & 2)
11479         mask |= 0xff00;
11480     if (flags & 4)
11481         mask |= 0xff0000;
11482     if (flags & 8)
11483         mask |= 0xff000000;
11484     return (a & mask) | (b & ~mask);
11485 }
11486
11487 /* VFP support.  We follow the convention used for VFP instructions:
11488    Single precision routines have a "s" suffix, double precision a
11489    "d" suffix.  */
11490
11491 /* Convert host exception flags to vfp form.  */
11492 static inline int vfp_exceptbits_from_host(int host_bits)
11493 {
11494     int target_bits = 0;
11495
11496     if (host_bits & float_flag_invalid)
11497         target_bits |= 1;
11498     if (host_bits & float_flag_divbyzero)
11499         target_bits |= 2;
11500     if (host_bits & float_flag_overflow)
11501         target_bits |= 4;
11502     if (host_bits & (float_flag_underflow | float_flag_output_denormal))
11503         target_bits |= 8;
11504     if (host_bits & float_flag_inexact)
11505         target_bits |= 0x10;
11506     if (host_bits & float_flag_input_denormal)
11507         target_bits |= 0x80;
11508     return target_bits;
11509 }
11510
11511 uint32_t HELPER(vfp_get_fpscr)(CPUARMState *env)
11512 {
11513     int i;
11514     uint32_t fpscr;
11515
11516     fpscr = (env->vfp.xregs[ARM_VFP_FPSCR] & 0xffc8ffff)
11517             | (env->vfp.vec_len << 16)
11518             | (env->vfp.vec_stride << 20);
11519
11520     i = get_float_exception_flags(&env->vfp.fp_status);
11521     i |= get_float_exception_flags(&env->vfp.standard_fp_status);
11522     /* FZ16 does not generate an input denormal exception.  */
11523     i |= (get_float_exception_flags(&env->vfp.fp_status_f16)
11524           & ~float_flag_input_denormal);
11525
11526     fpscr |= vfp_exceptbits_from_host(i);
11527     return fpscr;
11528 }
11529
11530 uint32_t vfp_get_fpscr(CPUARMState *env)
11531 {
11532     return HELPER(vfp_get_fpscr)(env);
11533 }
11534
11535 /* Convert vfp exception flags to target form.  */
11536 static inline int vfp_exceptbits_to_host(int target_bits)
11537 {
11538     int host_bits = 0;
11539
11540     if (target_bits & 1)
11541         host_bits |= float_flag_invalid;
11542     if (target_bits & 2)
11543         host_bits |= float_flag_divbyzero;
11544     if (target_bits & 4)
11545         host_bits |= float_flag_overflow;
11546     if (target_bits & 8)
11547         host_bits |= float_flag_underflow;
11548     if (target_bits & 0x10)
11549         host_bits |= float_flag_inexact;
11550     if (target_bits & 0x80)
11551         host_bits |= float_flag_input_denormal;
11552     return host_bits;
11553 }
11554
11555 void HELPER(vfp_set_fpscr)(CPUARMState *env, uint32_t val)
11556 {
11557     int i;
11558     uint32_t changed;
11559
11560     /* When ARMv8.2-FP16 is not supported, FZ16 is RES0.  */
11561     if (!arm_feature(env, ARM_FEATURE_V8_FP16)) {
11562         val &= ~FPCR_FZ16;
11563     }
11564
11565     changed = env->vfp.xregs[ARM_VFP_FPSCR];
11566     env->vfp.xregs[ARM_VFP_FPSCR] = (val & 0xffc8ffff);
11567     env->vfp.vec_len = (val >> 16) & 7;
11568     env->vfp.vec_stride = (val >> 20) & 3;
11569
11570     changed ^= val;
11571     if (changed & (3 << 22)) {
11572         i = (val >> 22) & 3;
11573         switch (i) {
11574         case FPROUNDING_TIEEVEN:
11575             i = float_round_nearest_even;
11576             break;
11577         case FPROUNDING_POSINF:
11578             i = float_round_up;
11579             break;
11580         case FPROUNDING_NEGINF:
11581             i = float_round_down;
11582             break;
11583         case FPROUNDING_ZERO:
11584             i = float_round_to_zero;
11585             break;
11586         }
11587         set_float_rounding_mode(i, &env->vfp.fp_status);
11588         set_float_rounding_mode(i, &env->vfp.fp_status_f16);
11589     }
11590     if (changed & FPCR_FZ16) {
11591         bool ftz_enabled = val & FPCR_FZ16;
11592         set_flush_to_zero(ftz_enabled, &env->vfp.fp_status_f16);
11593         set_flush_inputs_to_zero(ftz_enabled, &env->vfp.fp_status_f16);
11594     }
11595     if (changed & FPCR_FZ) {
11596         bool ftz_enabled = val & FPCR_FZ;
11597         set_flush_to_zero(ftz_enabled, &env->vfp.fp_status);
11598         set_flush_inputs_to_zero(ftz_enabled, &env->vfp.fp_status);
11599     }
11600     if (changed & FPCR_DN) {
11601         bool dnan_enabled = val & FPCR_DN;
11602         set_default_nan_mode(dnan_enabled, &env->vfp.fp_status);
11603         set_default_nan_mode(dnan_enabled, &env->vfp.fp_status_f16);
11604     }
11605
11606     /* The exception flags are ORed together when we read fpscr so we
11607      * only need to preserve the current state in one of our
11608      * float_status values.
11609      */
11610     i = vfp_exceptbits_to_host(val);
11611     set_float_exception_flags(i, &env->vfp.fp_status);
11612     set_float_exception_flags(0, &env->vfp.fp_status_f16);
11613     set_float_exception_flags(0, &env->vfp.standard_fp_status);
11614 }
11615
11616 void vfp_set_fpscr(CPUARMState *env, uint32_t val)
11617 {
11618     HELPER(vfp_set_fpscr)(env, val);
11619 }
11620
11621 #define VFP_HELPER(name, p) HELPER(glue(glue(vfp_,name),p))
11622
11623 #define VFP_BINOP(name) \
11624 float32 VFP_HELPER(name, s)(float32 a, float32 b, void *fpstp) \
11625 { \
11626     float_status *fpst = fpstp; \
11627     return float32_ ## name(a, b, fpst); \
11628 } \
11629 float64 VFP_HELPER(name, d)(float64 a, float64 b, void *fpstp) \
11630 { \
11631     float_status *fpst = fpstp; \
11632     return float64_ ## name(a, b, fpst); \
11633 }
11634 VFP_BINOP(add)
11635 VFP_BINOP(sub)
11636 VFP_BINOP(mul)
11637 VFP_BINOP(div)
11638 VFP_BINOP(min)
11639 VFP_BINOP(max)
11640 VFP_BINOP(minnum)
11641 VFP_BINOP(maxnum)
11642 #undef VFP_BINOP
11643
11644 float32 VFP_HELPER(neg, s)(float32 a)
11645 {
11646     return float32_chs(a);
11647 }
11648
11649 float64 VFP_HELPER(neg, d)(float64 a)
11650 {
11651     return float64_chs(a);
11652 }
11653
11654 float32 VFP_HELPER(abs, s)(float32 a)
11655 {
11656     return float32_abs(a);
11657 }
11658
11659 float64 VFP_HELPER(abs, d)(float64 a)
11660 {
11661     return float64_abs(a);
11662 }
11663
11664 float32 VFP_HELPER(sqrt, s)(float32 a, CPUARMState *env)
11665 {
11666     return float32_sqrt(a, &env->vfp.fp_status);
11667 }
11668
11669 float64 VFP_HELPER(sqrt, d)(float64 a, CPUARMState *env)
11670 {
11671     return float64_sqrt(a, &env->vfp.fp_status);
11672 }
11673
11674 /* XXX: check quiet/signaling case */
11675 #define DO_VFP_cmp(p, type) \
11676 void VFP_HELPER(cmp, p)(type a, type b, CPUARMState *env)  \
11677 { \
11678     uint32_t flags; \
11679     switch(type ## _compare_quiet(a, b, &env->vfp.fp_status)) { \
11680     case 0: flags = 0x6; break; \
11681     case -1: flags = 0x8; break; \
11682     case 1: flags = 0x2; break; \
11683     default: case 2: flags = 0x3; break; \
11684     } \
11685     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
11686         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
11687 } \
11688 void VFP_HELPER(cmpe, p)(type a, type b, CPUARMState *env) \
11689 { \
11690     uint32_t flags; \
11691     switch(type ## _compare(a, b, &env->vfp.fp_status)) { \
11692     case 0: flags = 0x6; break; \
11693     case -1: flags = 0x8; break; \
11694     case 1: flags = 0x2; break; \
11695     default: case 2: flags = 0x3; break; \
11696     } \
11697     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
11698         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
11699 }
11700 DO_VFP_cmp(s, float32)
11701 DO_VFP_cmp(d, float64)
11702 #undef DO_VFP_cmp
11703
11704 /* Integer to float and float to integer conversions */
11705
11706 #define CONV_ITOF(name, ftype, fsz, sign)                           \
11707 ftype HELPER(name)(uint32_t x, void *fpstp)                         \
11708 {                                                                   \
11709     float_status *fpst = fpstp;                                     \
11710     return sign##int32_to_##float##fsz((sign##int32_t)x, fpst);     \
11711 }
11712
11713 #define CONV_FTOI(name, ftype, fsz, sign, round)                \
11714 sign##int32_t HELPER(name)(ftype x, void *fpstp)                \
11715 {                                                               \
11716     float_status *fpst = fpstp;                                 \
11717     if (float##fsz##_is_any_nan(x)) {                           \
11718         float_raise(float_flag_invalid, fpst);                  \
11719         return 0;                                               \
11720     }                                                           \
11721     return float##fsz##_to_##sign##int32##round(x, fpst);       \
11722 }
11723
11724 #define FLOAT_CONVS(name, p, ftype, fsz, sign)            \
11725     CONV_ITOF(vfp_##name##to##p, ftype, fsz, sign)        \
11726     CONV_FTOI(vfp_to##name##p, ftype, fsz, sign, )        \
11727     CONV_FTOI(vfp_to##name##z##p, ftype, fsz, sign, _round_to_zero)
11728
11729 FLOAT_CONVS(si, h, uint32_t, 16, )
11730 FLOAT_CONVS(si, s, float32, 32, )
11731 FLOAT_CONVS(si, d, float64, 64, )
11732 FLOAT_CONVS(ui, h, uint32_t, 16, u)
11733 FLOAT_CONVS(ui, s, float32, 32, u)
11734 FLOAT_CONVS(ui, d, float64, 64, u)
11735
11736 #undef CONV_ITOF
11737 #undef CONV_FTOI
11738 #undef FLOAT_CONVS
11739
11740 /* floating point conversion */
11741 float64 VFP_HELPER(fcvtd, s)(float32 x, CPUARMState *env)
11742 {
11743     return float32_to_float64(x, &env->vfp.fp_status);
11744 }
11745
11746 float32 VFP_HELPER(fcvts, d)(float64 x, CPUARMState *env)
11747 {
11748     return float64_to_float32(x, &env->vfp.fp_status);
11749 }
11750
11751 /* VFP3 fixed point conversion.  */
11752 #define VFP_CONV_FIX_FLOAT(name, p, fsz, isz, itype) \
11753 float##fsz HELPER(vfp_##name##to##p)(uint##isz##_t  x, uint32_t shift, \
11754                                      void *fpstp) \
11755 { return itype##_to_##float##fsz##_scalbn(x, -shift, fpstp); }
11756
11757 #define VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype, ROUND, suff)   \
11758 uint##isz##_t HELPER(vfp_to##name##p##suff)(float##fsz x, uint32_t shift, \
11759                                             void *fpst)                   \
11760 {                                                                         \
11761     if (unlikely(float##fsz##_is_any_nan(x))) {                           \
11762         float_raise(float_flag_invalid, fpst);                            \
11763         return 0;                                                         \
11764     }                                                                     \
11765     return float##fsz##_to_##itype##_scalbn(x, ROUND, shift, fpst);       \
11766 }
11767
11768 #define VFP_CONV_FIX(name, p, fsz, isz, itype)                   \
11769 VFP_CONV_FIX_FLOAT(name, p, fsz, isz, itype)                     \
11770 VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype,               \
11771                          float_round_to_zero, _round_to_zero)    \
11772 VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype,               \
11773                          get_float_rounding_mode(fpst), )
11774
11775 #define VFP_CONV_FIX_A64(name, p, fsz, isz, itype)               \
11776 VFP_CONV_FIX_FLOAT(name, p, fsz, isz, itype)                     \
11777 VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype,               \
11778                          get_float_rounding_mode(fpst), )
11779
11780 VFP_CONV_FIX(sh, d, 64, 64, int16)
11781 VFP_CONV_FIX(sl, d, 64, 64, int32)
11782 VFP_CONV_FIX_A64(sq, d, 64, 64, int64)
11783 VFP_CONV_FIX(uh, d, 64, 64, uint16)
11784 VFP_CONV_FIX(ul, d, 64, 64, uint32)
11785 VFP_CONV_FIX_A64(uq, d, 64, 64, uint64)
11786 VFP_CONV_FIX(sh, s, 32, 32, int16)
11787 VFP_CONV_FIX(sl, s, 32, 32, int32)
11788 VFP_CONV_FIX_A64(sq, s, 32, 64, int64)
11789 VFP_CONV_FIX(uh, s, 32, 32, uint16)
11790 VFP_CONV_FIX(ul, s, 32, 32, uint32)
11791 VFP_CONV_FIX_A64(uq, s, 32, 64, uint64)
11792
11793 #undef VFP_CONV_FIX
11794 #undef VFP_CONV_FIX_FLOAT
11795 #undef VFP_CONV_FLOAT_FIX_ROUND
11796 #undef VFP_CONV_FIX_A64
11797
11798 uint32_t HELPER(vfp_sltoh)(uint32_t x, uint32_t shift, void *fpst)
11799 {
11800     return int32_to_float16_scalbn(x, -shift, fpst);
11801 }
11802
11803 uint32_t HELPER(vfp_ultoh)(uint32_t x, uint32_t shift, void *fpst)
11804 {
11805     return uint32_to_float16_scalbn(x, -shift, fpst);
11806 }
11807
11808 uint32_t HELPER(vfp_sqtoh)(uint64_t x, uint32_t shift, void *fpst)
11809 {
11810     return int64_to_float16_scalbn(x, -shift, fpst);
11811 }
11812
11813 uint32_t HELPER(vfp_uqtoh)(uint64_t x, uint32_t shift, void *fpst)
11814 {
11815     return uint64_to_float16_scalbn(x, -shift, fpst);
11816 }
11817
11818 uint32_t HELPER(vfp_toshh)(uint32_t x, uint32_t shift, void *fpst)
11819 {
11820     if (unlikely(float16_is_any_nan(x))) {
11821         float_raise(float_flag_invalid, fpst);
11822         return 0;
11823     }
11824     return float16_to_int16_scalbn(x, get_float_rounding_mode(fpst),
11825                                    shift, fpst);
11826 }
11827
11828 uint32_t HELPER(vfp_touhh)(uint32_t x, uint32_t shift, void *fpst)
11829 {
11830     if (unlikely(float16_is_any_nan(x))) {
11831         float_raise(float_flag_invalid, fpst);
11832         return 0;
11833     }
11834     return float16_to_uint16_scalbn(x, get_float_rounding_mode(fpst),
11835                                     shift, fpst);
11836 }
11837
11838 uint32_t HELPER(vfp_toslh)(uint32_t x, uint32_t shift, void *fpst)
11839 {
11840     if (unlikely(float16_is_any_nan(x))) {
11841         float_raise(float_flag_invalid, fpst);
11842         return 0;
11843     }
11844     return float16_to_int32_scalbn(x, get_float_rounding_mode(fpst),
11845                                    shift, fpst);
11846 }
11847
11848 uint32_t HELPER(vfp_toulh)(uint32_t x, uint32_t shift, void *fpst)
11849 {
11850     if (unlikely(float16_is_any_nan(x))) {
11851         float_raise(float_flag_invalid, fpst);
11852         return 0;
11853     }
11854     return float16_to_uint32_scalbn(x, get_float_rounding_mode(fpst),
11855                                     shift, fpst);
11856 }
11857
11858 uint64_t HELPER(vfp_tosqh)(uint32_t x, uint32_t shift, void *fpst)
11859 {
11860     if (unlikely(float16_is_any_nan(x))) {
11861         float_raise(float_flag_invalid, fpst);
11862         return 0;
11863     }
11864     return float16_to_int64_scalbn(x, get_float_rounding_mode(fpst),
11865                                    shift, fpst);
11866 }
11867
11868 uint64_t HELPER(vfp_touqh)(uint32_t x, uint32_t shift, void *fpst)
11869 {
11870     if (unlikely(float16_is_any_nan(x))) {
11871         float_raise(float_flag_invalid, fpst);
11872         return 0;
11873     }
11874     return float16_to_uint64_scalbn(x, get_float_rounding_mode(fpst),
11875                                     shift, fpst);
11876 }
11877
11878 /* Set the current fp rounding mode and return the old one.
11879  * The argument is a softfloat float_round_ value.
11880  */
11881 uint32_t HELPER(set_rmode)(uint32_t rmode, void *fpstp)
11882 {
11883     float_status *fp_status = fpstp;
11884
11885     uint32_t prev_rmode = get_float_rounding_mode(fp_status);
11886     set_float_rounding_mode(rmode, fp_status);
11887
11888     return prev_rmode;
11889 }
11890
11891 /* Set the current fp rounding mode in the standard fp status and return
11892  * the old one. This is for NEON instructions that need to change the
11893  * rounding mode but wish to use the standard FPSCR values for everything
11894  * else. Always set the rounding mode back to the correct value after
11895  * modifying it.
11896  * The argument is a softfloat float_round_ value.
11897  */
11898 uint32_t HELPER(set_neon_rmode)(uint32_t rmode, CPUARMState *env)
11899 {
11900     float_status *fp_status = &env->vfp.standard_fp_status;
11901
11902     uint32_t prev_rmode = get_float_rounding_mode(fp_status);
11903     set_float_rounding_mode(rmode, fp_status);
11904
11905     return prev_rmode;
11906 }
11907
11908 /* Half precision conversions.  */
11909 float32 HELPER(vfp_fcvt_f16_to_f32)(uint32_t a, void *fpstp, uint32_t ahp_mode)
11910 {
11911     /* Squash FZ16 to 0 for the duration of conversion.  In this case,
11912      * it would affect flushing input denormals.
11913      */
11914     float_status *fpst = fpstp;
11915     flag save = get_flush_inputs_to_zero(fpst);
11916     set_flush_inputs_to_zero(false, fpst);
11917     float32 r = float16_to_float32(a, !ahp_mode, fpst);
11918     set_flush_inputs_to_zero(save, fpst);
11919     return r;
11920 }
11921
11922 uint32_t HELPER(vfp_fcvt_f32_to_f16)(float32 a, void *fpstp, uint32_t ahp_mode)
11923 {
11924     /* Squash FZ16 to 0 for the duration of conversion.  In this case,
11925      * it would affect flushing output denormals.
11926      */
11927     float_status *fpst = fpstp;
11928     flag save = get_flush_to_zero(fpst);
11929     set_flush_to_zero(false, fpst);
11930     float16 r = float32_to_float16(a, !ahp_mode, fpst);
11931     set_flush_to_zero(save, fpst);
11932     return r;
11933 }
11934
11935 float64 HELPER(vfp_fcvt_f16_to_f64)(uint32_t a, void *fpstp, uint32_t ahp_mode)
11936 {
11937     /* Squash FZ16 to 0 for the duration of conversion.  In this case,
11938      * it would affect flushing input denormals.
11939      */
11940     float_status *fpst = fpstp;
11941     flag save = get_flush_inputs_to_zero(fpst);
11942     set_flush_inputs_to_zero(false, fpst);
11943     float64 r = float16_to_float64(a, !ahp_mode, fpst);
11944     set_flush_inputs_to_zero(save, fpst);
11945     return r;
11946 }
11947
11948 uint32_t HELPER(vfp_fcvt_f64_to_f16)(float64 a, void *fpstp, uint32_t ahp_mode)
11949 {
11950     /* Squash FZ16 to 0 for the duration of conversion.  In this case,
11951      * it would affect flushing output denormals.
11952      */
11953     float_status *fpst = fpstp;
11954     flag save = get_flush_to_zero(fpst);
11955     set_flush_to_zero(false, fpst);
11956     float16 r = float64_to_float16(a, !ahp_mode, fpst);
11957     set_flush_to_zero(save, fpst);
11958     return r;
11959 }
11960
11961 #define float32_two make_float32(0x40000000)
11962 #define float32_three make_float32(0x40400000)
11963 #define float32_one_point_five make_float32(0x3fc00000)
11964
11965 float32 HELPER(recps_f32)(float32 a, float32 b, CPUARMState *env)
11966 {
11967     float_status *s = &env->vfp.standard_fp_status;
11968     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
11969         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
11970         if (!(float32_is_zero(a) || float32_is_zero(b))) {
11971             float_raise(float_flag_input_denormal, s);
11972         }
11973         return float32_two;
11974     }
11975     return float32_sub(float32_two, float32_mul(a, b, s), s);
11976 }
11977
11978 float32 HELPER(rsqrts_f32)(float32 a, float32 b, CPUARMState *env)
11979 {
11980     float_status *s = &env->vfp.standard_fp_status;
11981     float32 product;
11982     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
11983         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
11984         if (!(float32_is_zero(a) || float32_is_zero(b))) {
11985             float_raise(float_flag_input_denormal, s);
11986         }
11987         return float32_one_point_five;
11988     }
11989     product = float32_mul(a, b, s);
11990     return float32_div(float32_sub(float32_three, product, s), float32_two, s);
11991 }
11992
11993 /* NEON helpers.  */
11994
11995 /* Constants 256 and 512 are used in some helpers; we avoid relying on
11996  * int->float conversions at run-time.  */
11997 #define float64_256 make_float64(0x4070000000000000LL)
11998 #define float64_512 make_float64(0x4080000000000000LL)
11999 #define float16_maxnorm make_float16(0x7bff)
12000 #define float32_maxnorm make_float32(0x7f7fffff)
12001 #define float64_maxnorm make_float64(0x7fefffffffffffffLL)
12002
12003 /* Reciprocal functions
12004  *
12005  * The algorithm that must be used to calculate the estimate
12006  * is specified by the ARM ARM, see FPRecipEstimate()/RecipEstimate
12007  */
12008
12009 /* See RecipEstimate()
12010  *
12011  * input is a 9 bit fixed point number
12012  * input range 256 .. 511 for a number from 0.5 <= x < 1.0.
12013  * result range 256 .. 511 for a number from 1.0 to 511/256.
12014  */
12015
12016 static int recip_estimate(int input)
12017 {
12018     int a, b, r;
12019     assert(256 <= input && input < 512);
12020     a = (input * 2) + 1;
12021     b = (1 << 19) / a;
12022     r = (b + 1) >> 1;
12023     assert(256 <= r && r < 512);
12024     return r;
12025 }
12026
12027 /*
12028  * Common wrapper to call recip_estimate
12029  *
12030  * The parameters are exponent and 64 bit fraction (without implicit
12031  * bit) where the binary point is nominally at bit 52. Returns a
12032  * float64 which can then be rounded to the appropriate size by the
12033  * callee.
12034  */
12035
12036 static uint64_t call_recip_estimate(int *exp, int exp_off, uint64_t frac)
12037 {
12038     uint32_t scaled, estimate;
12039     uint64_t result_frac;
12040     int result_exp;
12041
12042     /* Handle sub-normals */
12043     if (*exp == 0) {
12044         if (extract64(frac, 51, 1) == 0) {
12045             *exp = -1;
12046             frac <<= 2;
12047         } else {
12048             frac <<= 1;
12049         }
12050     }
12051
12052     /* scaled = UInt('1':fraction<51:44>) */
12053     scaled = deposit32(1 << 8, 0, 8, extract64(frac, 44, 8));
12054     estimate = recip_estimate(scaled);
12055
12056     result_exp = exp_off - *exp;
12057     result_frac = deposit64(0, 44, 8, estimate);
12058     if (result_exp == 0) {
12059         result_frac = deposit64(result_frac >> 1, 51, 1, 1);
12060     } else if (result_exp == -1) {
12061         result_frac = deposit64(result_frac >> 2, 50, 2, 1);
12062         result_exp = 0;
12063     }
12064
12065     *exp = result_exp;
12066
12067     return result_frac;
12068 }
12069
12070 static bool round_to_inf(float_status *fpst, bool sign_bit)
12071 {
12072     switch (fpst->float_rounding_mode) {
12073     case float_round_nearest_even: /* Round to Nearest */
12074         return true;
12075     case float_round_up: /* Round to +Inf */
12076         return !sign_bit;
12077     case float_round_down: /* Round to -Inf */
12078         return sign_bit;
12079     case float_round_to_zero: /* Round to Zero */
12080         return false;
12081     }
12082
12083     g_assert_not_reached();
12084 }
12085
12086 uint32_t HELPER(recpe_f16)(uint32_t input, void *fpstp)
12087 {
12088     float_status *fpst = fpstp;
12089     float16 f16 = float16_squash_input_denormal(input, fpst);
12090     uint32_t f16_val = float16_val(f16);
12091     uint32_t f16_sign = float16_is_neg(f16);
12092     int f16_exp = extract32(f16_val, 10, 5);
12093     uint32_t f16_frac = extract32(f16_val, 0, 10);
12094     uint64_t f64_frac;
12095
12096     if (float16_is_any_nan(f16)) {
12097         float16 nan = f16;
12098         if (float16_is_signaling_nan(f16, fpst)) {
12099             float_raise(float_flag_invalid, fpst);
12100             nan = float16_silence_nan(f16, fpst);
12101         }
12102         if (fpst->default_nan_mode) {
12103             nan =  float16_default_nan(fpst);
12104         }
12105         return nan;
12106     } else if (float16_is_infinity(f16)) {
12107         return float16_set_sign(float16_zero, float16_is_neg(f16));
12108     } else if (float16_is_zero(f16)) {
12109         float_raise(float_flag_divbyzero, fpst);
12110         return float16_set_sign(float16_infinity, float16_is_neg(f16));
12111     } else if (float16_abs(f16) < (1 << 8)) {
12112         /* Abs(value) < 2.0^-16 */
12113         float_raise(float_flag_overflow | float_flag_inexact, fpst);
12114         if (round_to_inf(fpst, f16_sign)) {
12115             return float16_set_sign(float16_infinity, f16_sign);
12116         } else {
12117             return float16_set_sign(float16_maxnorm, f16_sign);
12118         }
12119     } else if (f16_exp >= 29 && fpst->flush_to_zero) {
12120         float_raise(float_flag_underflow, fpst);
12121         return float16_set_sign(float16_zero, float16_is_neg(f16));
12122     }
12123
12124     f64_frac = call_recip_estimate(&f16_exp, 29,
12125                                    ((uint64_t) f16_frac) << (52 - 10));
12126
12127     /* result = sign : result_exp<4:0> : fraction<51:42> */
12128     f16_val = deposit32(0, 15, 1, f16_sign);
12129     f16_val = deposit32(f16_val, 10, 5, f16_exp);
12130     f16_val = deposit32(f16_val, 0, 10, extract64(f64_frac, 52 - 10, 10));
12131     return make_float16(f16_val);
12132 }
12133
12134 float32 HELPER(recpe_f32)(float32 input, void *fpstp)
12135 {
12136     float_status *fpst = fpstp;
12137     float32 f32 = float32_squash_input_denormal(input, fpst);
12138     uint32_t f32_val = float32_val(f32);
12139     bool f32_sign = float32_is_neg(f32);
12140     int f32_exp = extract32(f32_val, 23, 8);
12141     uint32_t f32_frac = extract32(f32_val, 0, 23);
12142     uint64_t f64_frac;
12143
12144     if (float32_is_any_nan(f32)) {
12145         float32 nan = f32;
12146         if (float32_is_signaling_nan(f32, fpst)) {
12147             float_raise(float_flag_invalid, fpst);
12148             nan = float32_silence_nan(f32, fpst);
12149         }
12150         if (fpst->default_nan_mode) {
12151             nan =  float32_default_nan(fpst);
12152         }
12153         return nan;
12154     } else if (float32_is_infinity(f32)) {
12155         return float32_set_sign(float32_zero, float32_is_neg(f32));
12156     } else if (float32_is_zero(f32)) {
12157         float_raise(float_flag_divbyzero, fpst);
12158         return float32_set_sign(float32_infinity, float32_is_neg(f32));
12159     } else if (float32_abs(f32) < (1ULL << 21)) {
12160         /* Abs(value) < 2.0^-128 */
12161         float_raise(float_flag_overflow | float_flag_inexact, fpst);
12162         if (round_to_inf(fpst, f32_sign)) {
12163             return float32_set_sign(float32_infinity, f32_sign);
12164         } else {
12165             return float32_set_sign(float32_maxnorm, f32_sign);
12166         }
12167     } else if (f32_exp >= 253 && fpst->flush_to_zero) {
12168         float_raise(float_flag_underflow, fpst);
12169         return float32_set_sign(float32_zero, float32_is_neg(f32));
12170     }
12171
12172     f64_frac = call_recip_estimate(&f32_exp, 253,
12173                                    ((uint64_t) f32_frac) << (52 - 23));
12174
12175     /* result = sign : result_exp<7:0> : fraction<51:29> */
12176     f32_val = deposit32(0, 31, 1, f32_sign);
12177     f32_val = deposit32(f32_val, 23, 8, f32_exp);
12178     f32_val = deposit32(f32_val, 0, 23, extract64(f64_frac, 52 - 23, 23));
12179     return make_float32(f32_val);
12180 }
12181
12182 float64 HELPER(recpe_f64)(float64 input, void *fpstp)
12183 {
12184     float_status *fpst = fpstp;
12185     float64 f64 = float64_squash_input_denormal(input, fpst);
12186     uint64_t f64_val = float64_val(f64);
12187     bool f64_sign = float64_is_neg(f64);
12188     int f64_exp = extract64(f64_val, 52, 11);
12189     uint64_t f64_frac = extract64(f64_val, 0, 52);
12190
12191     /* Deal with any special cases */
12192     if (float64_is_any_nan(f64)) {
12193         float64 nan = f64;
12194         if (float64_is_signaling_nan(f64, fpst)) {
12195             float_raise(float_flag_invalid, fpst);
12196             nan = float64_silence_nan(f64, fpst);
12197         }
12198         if (fpst->default_nan_mode) {
12199             nan =  float64_default_nan(fpst);
12200         }
12201         return nan;
12202     } else if (float64_is_infinity(f64)) {
12203         return float64_set_sign(float64_zero, float64_is_neg(f64));
12204     } else if (float64_is_zero(f64)) {
12205         float_raise(float_flag_divbyzero, fpst);
12206         return float64_set_sign(float64_infinity, float64_is_neg(f64));
12207     } else if ((f64_val & ~(1ULL << 63)) < (1ULL << 50)) {
12208         /* Abs(value) < 2.0^-1024 */
12209         float_raise(float_flag_overflow | float_flag_inexact, fpst);
12210         if (round_to_inf(fpst, f64_sign)) {
12211             return float64_set_sign(float64_infinity, f64_sign);
12212         } else {
12213             return float64_set_sign(float64_maxnorm, f64_sign);
12214         }
12215     } else if (f64_exp >= 2045 && fpst->flush_to_zero) {
12216         float_raise(float_flag_underflow, fpst);
12217         return float64_set_sign(float64_zero, float64_is_neg(f64));
12218     }
12219
12220     f64_frac = call_recip_estimate(&f64_exp, 2045, f64_frac);
12221
12222     /* result = sign : result_exp<10:0> : fraction<51:0>; */
12223     f64_val = deposit64(0, 63, 1, f64_sign);
12224     f64_val = deposit64(f64_val, 52, 11, f64_exp);
12225     f64_val = deposit64(f64_val, 0, 52, f64_frac);
12226     return make_float64(f64_val);
12227 }
12228
12229 /* The algorithm that must be used to calculate the estimate
12230  * is specified by the ARM ARM.
12231  */
12232
12233 static int do_recip_sqrt_estimate(int a)
12234 {
12235     int b, estimate;
12236
12237     assert(128 <= a && a < 512);
12238     if (a < 256) {
12239         a = a * 2 + 1;
12240     } else {
12241         a = (a >> 1) << 1;
12242         a = (a + 1) * 2;
12243     }
12244     b = 512;
12245     while (a * (b + 1) * (b + 1) < (1 << 28)) {
12246         b += 1;
12247     }
12248     estimate = (b + 1) / 2;
12249     assert(256 <= estimate && estimate < 512);
12250
12251     return estimate;
12252 }
12253
12254
12255 static uint64_t recip_sqrt_estimate(int *exp , int exp_off, uint64_t frac)
12256 {
12257     int estimate;
12258     uint32_t scaled;
12259
12260     if (*exp == 0) {
12261         while (extract64(frac, 51, 1) == 0) {
12262             frac = frac << 1;
12263             *exp -= 1;
12264         }
12265         frac = extract64(frac, 0, 51) << 1;
12266     }
12267
12268     if (*exp & 1) {
12269         /* scaled = UInt('01':fraction<51:45>) */
12270         scaled = deposit32(1 << 7, 0, 7, extract64(frac, 45, 7));
12271     } else {
12272         /* scaled = UInt('1':fraction<51:44>) */
12273         scaled = deposit32(1 << 8, 0, 8, extract64(frac, 44, 8));
12274     }
12275     estimate = do_recip_sqrt_estimate(scaled);
12276
12277     *exp = (exp_off - *exp) / 2;
12278     return extract64(estimate, 0, 8) << 44;
12279 }
12280
12281 uint32_t HELPER(rsqrte_f16)(uint32_t input, void *fpstp)
12282 {
12283     float_status *s = fpstp;
12284     float16 f16 = float16_squash_input_denormal(input, s);
12285     uint16_t val = float16_val(f16);
12286     bool f16_sign = float16_is_neg(f16);
12287     int f16_exp = extract32(val, 10, 5);
12288     uint16_t f16_frac = extract32(val, 0, 10);
12289     uint64_t f64_frac;
12290
12291     if (float16_is_any_nan(f16)) {
12292         float16 nan = f16;
12293         if (float16_is_signaling_nan(f16, s)) {
12294             float_raise(float_flag_invalid, s);
12295             nan = float16_silence_nan(f16, s);
12296         }
12297         if (s->default_nan_mode) {
12298             nan =  float16_default_nan(s);
12299         }
12300         return nan;
12301     } else if (float16_is_zero(f16)) {
12302         float_raise(float_flag_divbyzero, s);
12303         return float16_set_sign(float16_infinity, f16_sign);
12304     } else if (f16_sign) {
12305         float_raise(float_flag_invalid, s);
12306         return float16_default_nan(s);
12307     } else if (float16_is_infinity(f16)) {
12308         return float16_zero;
12309     }
12310
12311     /* Scale and normalize to a double-precision value between 0.25 and 1.0,
12312      * preserving the parity of the exponent.  */
12313
12314     f64_frac = ((uint64_t) f16_frac) << (52 - 10);
12315
12316     f64_frac = recip_sqrt_estimate(&f16_exp, 44, f64_frac);
12317
12318     /* result = sign : result_exp<4:0> : estimate<7:0> : Zeros(2) */
12319     val = deposit32(0, 15, 1, f16_sign);
12320     val = deposit32(val, 10, 5, f16_exp);
12321     val = deposit32(val, 2, 8, extract64(f64_frac, 52 - 8, 8));
12322     return make_float16(val);
12323 }
12324
12325 float32 HELPER(rsqrte_f32)(float32 input, void *fpstp)
12326 {
12327     float_status *s = fpstp;
12328     float32 f32 = float32_squash_input_denormal(input, s);
12329     uint32_t val = float32_val(f32);
12330     uint32_t f32_sign = float32_is_neg(f32);
12331     int f32_exp = extract32(val, 23, 8);
12332     uint32_t f32_frac = extract32(val, 0, 23);
12333     uint64_t f64_frac;
12334
12335     if (float32_is_any_nan(f32)) {
12336         float32 nan = f32;
12337         if (float32_is_signaling_nan(f32, s)) {
12338             float_raise(float_flag_invalid, s);
12339             nan = float32_silence_nan(f32, s);
12340         }
12341         if (s->default_nan_mode) {
12342             nan =  float32_default_nan(s);
12343         }
12344         return nan;
12345     } else if (float32_is_zero(f32)) {
12346         float_raise(float_flag_divbyzero, s);
12347         return float32_set_sign(float32_infinity, float32_is_neg(f32));
12348     } else if (float32_is_neg(f32)) {
12349         float_raise(float_flag_invalid, s);
12350         return float32_default_nan(s);
12351     } else if (float32_is_infinity(f32)) {
12352         return float32_zero;
12353     }
12354
12355     /* Scale and normalize to a double-precision value between 0.25 and 1.0,
12356      * preserving the parity of the exponent.  */
12357
12358     f64_frac = ((uint64_t) f32_frac) << 29;
12359
12360     f64_frac = recip_sqrt_estimate(&f32_exp, 380, f64_frac);
12361
12362     /* result = sign : result_exp<4:0> : estimate<7:0> : Zeros(15) */
12363     val = deposit32(0, 31, 1, f32_sign);
12364     val = deposit32(val, 23, 8, f32_exp);
12365     val = deposit32(val, 15, 8, extract64(f64_frac, 52 - 8, 8));
12366     return make_float32(val);
12367 }
12368
12369 float64 HELPER(rsqrte_f64)(float64 input, void *fpstp)
12370 {
12371     float_status *s = fpstp;
12372     float64 f64 = float64_squash_input_denormal(input, s);
12373     uint64_t val = float64_val(f64);
12374     bool f64_sign = float64_is_neg(f64);
12375     int f64_exp = extract64(val, 52, 11);
12376     uint64_t f64_frac = extract64(val, 0, 52);
12377
12378     if (float64_is_any_nan(f64)) {
12379         float64 nan = f64;
12380         if (float64_is_signaling_nan(f64, s)) {
12381             float_raise(float_flag_invalid, s);
12382             nan = float64_silence_nan(f64, s);
12383         }
12384         if (s->default_nan_mode) {
12385             nan =  float64_default_nan(s);
12386         }
12387         return nan;
12388     } else if (float64_is_zero(f64)) {
12389         float_raise(float_flag_divbyzero, s);
12390         return float64_set_sign(float64_infinity, float64_is_neg(f64));
12391     } else if (float64_is_neg(f64)) {
12392         float_raise(float_flag_invalid, s);
12393         return float64_default_nan(s);
12394     } else if (float64_is_infinity(f64)) {
12395         return float64_zero;
12396     }
12397
12398     f64_frac = recip_sqrt_estimate(&f64_exp, 3068, f64_frac);
12399
12400     /* result = sign : result_exp<4:0> : estimate<7:0> : Zeros(44) */
12401     val = deposit64(0, 61, 1, f64_sign);
12402     val = deposit64(val, 52, 11, f64_exp);
12403     val = deposit64(val, 44, 8, extract64(f64_frac, 52 - 8, 8));
12404     return make_float64(val);
12405 }
12406
12407 uint32_t HELPER(recpe_u32)(uint32_t a, void *fpstp)
12408 {
12409     /* float_status *s = fpstp; */
12410     int input, estimate;
12411
12412     if ((a & 0x80000000) == 0) {
12413         return 0xffffffff;
12414     }
12415
12416     input = extract32(a, 23, 9);
12417     estimate = recip_estimate(input);
12418
12419     return deposit32(0, (32 - 9), 9, estimate);
12420 }
12421
12422 uint32_t HELPER(rsqrte_u32)(uint32_t a, void *fpstp)
12423 {
12424     int estimate;
12425
12426     if ((a & 0xc0000000) == 0) {
12427         return 0xffffffff;
12428     }
12429
12430     estimate = do_recip_sqrt_estimate(extract32(a, 23, 9));
12431
12432     return deposit32(0, 23, 9, estimate);
12433 }
12434
12435 /* VFPv4 fused multiply-accumulate */
12436 float32 VFP_HELPER(muladd, s)(float32 a, float32 b, float32 c, void *fpstp)
12437 {
12438     float_status *fpst = fpstp;
12439     return float32_muladd(a, b, c, 0, fpst);
12440 }
12441
12442 float64 VFP_HELPER(muladd, d)(float64 a, float64 b, float64 c, void *fpstp)
12443 {
12444     float_status *fpst = fpstp;
12445     return float64_muladd(a, b, c, 0, fpst);
12446 }
12447
12448 /* ARMv8 round to integral */
12449 float32 HELPER(rints_exact)(float32 x, void *fp_status)
12450 {
12451     return float32_round_to_int(x, fp_status);
12452 }
12453
12454 float64 HELPER(rintd_exact)(float64 x, void *fp_status)
12455 {
12456     return float64_round_to_int(x, fp_status);
12457 }
12458
12459 float32 HELPER(rints)(float32 x, void *fp_status)
12460 {
12461     int old_flags = get_float_exception_flags(fp_status), new_flags;
12462     float32 ret;
12463
12464     ret = float32_round_to_int(x, fp_status);
12465
12466     /* Suppress any inexact exceptions the conversion produced */
12467     if (!(old_flags & float_flag_inexact)) {
12468         new_flags = get_float_exception_flags(fp_status);
12469         set_float_exception_flags(new_flags & ~float_flag_inexact, fp_status);
12470     }
12471
12472     return ret;
12473 }
12474
12475 float64 HELPER(rintd)(float64 x, void *fp_status)
12476 {
12477     int old_flags = get_float_exception_flags(fp_status), new_flags;
12478     float64 ret;
12479
12480     ret = float64_round_to_int(x, fp_status);
12481
12482     new_flags = get_float_exception_flags(fp_status);
12483
12484     /* Suppress any inexact exceptions the conversion produced */
12485     if (!(old_flags & float_flag_inexact)) {
12486         new_flags = get_float_exception_flags(fp_status);
12487         set_float_exception_flags(new_flags & ~float_flag_inexact, fp_status);
12488     }
12489
12490     return ret;
12491 }
12492
12493 /* Convert ARM rounding mode to softfloat */
12494 int arm_rmode_to_sf(int rmode)
12495 {
12496     switch (rmode) {
12497     case FPROUNDING_TIEAWAY:
12498         rmode = float_round_ties_away;
12499         break;
12500     case FPROUNDING_ODD:
12501         /* FIXME: add support for TIEAWAY and ODD */
12502         qemu_log_mask(LOG_UNIMP, "arm: unimplemented rounding mode: %d\n",
12503                       rmode);
12504         /* fall through for now */
12505     case FPROUNDING_TIEEVEN:
12506     default:
12507         rmode = float_round_nearest_even;
12508         break;
12509     case FPROUNDING_POSINF:
12510         rmode = float_round_up;
12511         break;
12512     case FPROUNDING_NEGINF:
12513         rmode = float_round_down;
12514         break;
12515     case FPROUNDING_ZERO:
12516         rmode = float_round_to_zero;
12517         break;
12518     }
12519     return rmode;
12520 }
12521
12522 /* CRC helpers.
12523  * The upper bytes of val (above the number specified by 'bytes') must have
12524  * been zeroed out by the caller.
12525  */
12526 uint32_t HELPER(crc32)(uint32_t acc, uint32_t val, uint32_t bytes)
12527 {
12528     uint8_t buf[4];
12529
12530     stl_le_p(buf, val);
12531
12532     /* zlib crc32 converts the accumulator and output to one's complement.  */
12533     return crc32(acc ^ 0xffffffff, buf, bytes) ^ 0xffffffff;
12534 }
12535
12536 uint32_t HELPER(crc32c)(uint32_t acc, uint32_t val, uint32_t bytes)
12537 {
12538     uint8_t buf[4];
12539
12540     stl_le_p(buf, val);
12541
12542     /* Linux crc32c converts the output to one's complement.  */
12543     return crc32c(acc, buf, bytes) ^ 0xffffffff;
12544 }
12545
12546 /* Return the exception level to which FP-disabled exceptions should
12547  * be taken, or 0 if FP is enabled.
12548  */
12549 int fp_exception_el(CPUARMState *env, int cur_el)
12550 {
12551 #ifndef CONFIG_USER_ONLY
12552     int fpen;
12553
12554     /* CPACR and the CPTR registers don't exist before v6, so FP is
12555      * always accessible
12556      */
12557     if (!arm_feature(env, ARM_FEATURE_V6)) {
12558         return 0;
12559     }
12560
12561     /* The CPACR controls traps to EL1, or PL1 if we're 32 bit:
12562      * 0, 2 : trap EL0 and EL1/PL1 accesses
12563      * 1    : trap only EL0 accesses
12564      * 3    : trap no accesses
12565      */
12566     fpen = extract32(env->cp15.cpacr_el1, 20, 2);
12567     switch (fpen) {
12568     case 0:
12569     case 2:
12570         if (cur_el == 0 || cur_el == 1) {
12571             /* Trap to PL1, which might be EL1 or EL3 */
12572             if (arm_is_secure(env) && !arm_el_is_aa64(env, 3)) {
12573                 return 3;
12574             }
12575             return 1;
12576         }
12577         if (cur_el == 3 && !is_a64(env)) {
12578             /* Secure PL1 running at EL3 */
12579             return 3;
12580         }
12581         break;
12582     case 1:
12583         if (cur_el == 0) {
12584             return 1;
12585         }
12586         break;
12587     case 3:
12588         break;
12589     }
12590
12591     /* For the CPTR registers we don't need to guard with an ARM_FEATURE
12592      * check because zero bits in the registers mean "don't trap".
12593      */
12594
12595     /* CPTR_EL2 : present in v7VE or v8 */
12596     if (cur_el <= 2 && extract32(env->cp15.cptr_el[2], 10, 1)
12597         && !arm_is_secure_below_el3(env)) {
12598         /* Trap FP ops at EL2, NS-EL1 or NS-EL0 to EL2 */
12599         return 2;
12600     }
12601
12602     /* CPTR_EL3 : present in v8 */
12603     if (extract32(env->cp15.cptr_el[3], 10, 1)) {
12604         /* Trap all FP ops to EL3 */
12605         return 3;
12606     }
12607 #endif
12608     return 0;
12609 }
12610
12611 void cpu_get_tb_cpu_state(CPUARMState *env, target_ulong *pc,
12612                           target_ulong *cs_base, uint32_t *pflags)
12613 {
12614     ARMMMUIdx mmu_idx = core_to_arm_mmu_idx(env, cpu_mmu_index(env, false));
12615     int current_el = arm_current_el(env);
12616     int fp_el = fp_exception_el(env, current_el);
12617     uint32_t flags;
12618
12619     if (is_a64(env)) {
12620         *pc = env->pc;
12621         flags = ARM_TBFLAG_AARCH64_STATE_MASK;
12622         /* Get control bits for tagged addresses */
12623         flags |= (arm_regime_tbi0(env, mmu_idx) << ARM_TBFLAG_TBI0_SHIFT);
12624         flags |= (arm_regime_tbi1(env, mmu_idx) << ARM_TBFLAG_TBI1_SHIFT);
12625
12626         if (arm_feature(env, ARM_FEATURE_SVE)) {
12627             int sve_el = sve_exception_el(env, current_el);
12628             uint32_t zcr_len;
12629
12630             /* If SVE is disabled, but FP is enabled,
12631              * then the effective len is 0.
12632              */
12633             if (sve_el != 0 && fp_el == 0) {
12634                 zcr_len = 0;
12635             } else {
12636                 zcr_len = sve_zcr_len_for_el(env, current_el);
12637             }
12638             flags |= sve_el << ARM_TBFLAG_SVEEXC_EL_SHIFT;
12639             flags |= zcr_len << ARM_TBFLAG_ZCR_LEN_SHIFT;
12640         }
12641     } else {
12642         *pc = env->regs[15];
12643         flags = (env->thumb << ARM_TBFLAG_THUMB_SHIFT)
12644             | (env->vfp.vec_len << ARM_TBFLAG_VECLEN_SHIFT)
12645             | (env->vfp.vec_stride << ARM_TBFLAG_VECSTRIDE_SHIFT)
12646             | (env->condexec_bits << ARM_TBFLAG_CONDEXEC_SHIFT)
12647             | (arm_sctlr_b(env) << ARM_TBFLAG_SCTLR_B_SHIFT);
12648         if (!(access_secure_reg(env))) {
12649             flags |= ARM_TBFLAG_NS_MASK;
12650         }
12651         if (env->vfp.xregs[ARM_VFP_FPEXC] & (1 << 30)
12652             || arm_el_is_aa64(env, 1)) {
12653             flags |= ARM_TBFLAG_VFPEN_MASK;
12654         }
12655         flags |= (extract32(env->cp15.c15_cpar, 0, 2)
12656                   << ARM_TBFLAG_XSCALE_CPAR_SHIFT);
12657     }
12658
12659     flags |= (arm_to_core_mmu_idx(mmu_idx) << ARM_TBFLAG_MMUIDX_SHIFT);
12660
12661     /* The SS_ACTIVE and PSTATE_SS bits correspond to the state machine
12662      * states defined in the ARM ARM for software singlestep:
12663      *  SS_ACTIVE   PSTATE.SS   State
12664      *     0            x       Inactive (the TB flag for SS is always 0)
12665      *     1            0       Active-pending
12666      *     1            1       Active-not-pending
12667      */
12668     if (arm_singlestep_active(env)) {
12669         flags |= ARM_TBFLAG_SS_ACTIVE_MASK;
12670         if (is_a64(env)) {
12671             if (env->pstate & PSTATE_SS) {
12672                 flags |= ARM_TBFLAG_PSTATE_SS_MASK;
12673             }
12674         } else {
12675             if (env->uncached_cpsr & PSTATE_SS) {
12676                 flags |= ARM_TBFLAG_PSTATE_SS_MASK;
12677             }
12678         }
12679     }
12680     if (arm_cpu_data_is_big_endian(env)) {
12681         flags |= ARM_TBFLAG_BE_DATA_MASK;
12682     }
12683     flags |= fp_el << ARM_TBFLAG_FPEXC_EL_SHIFT;
12684
12685     if (arm_v7m_is_handler_mode(env)) {
12686         flags |= ARM_TBFLAG_HANDLER_MASK;
12687     }
12688
12689     *pflags = flags;
12690     *cs_base = 0;
12691 }
12692
12693 #ifdef TARGET_AARCH64
12694 /*
12695  * The manual says that when SVE is enabled and VQ is widened the
12696  * implementation is allowed to zero the previously inaccessible
12697  * portion of the registers.  The corollary to that is that when
12698  * SVE is enabled and VQ is narrowed we are also allowed to zero
12699  * the now inaccessible portion of the registers.
12700  *
12701  * The intent of this is that no predicate bit beyond VQ is ever set.
12702  * Which means that some operations on predicate registers themselves
12703  * may operate on full uint64_t or even unrolled across the maximum
12704  * uint64_t[4].  Performing 4 bits of host arithmetic unconditionally
12705  * may well be cheaper than conditionals to restrict the operation
12706  * to the relevant portion of a uint16_t[16].
12707  */
12708 void aarch64_sve_narrow_vq(CPUARMState *env, unsigned vq)
12709 {
12710     int i, j;
12711     uint64_t pmask;
12712
12713     assert(vq >= 1 && vq <= ARM_MAX_VQ);
12714     assert(vq <= arm_env_get_cpu(env)->sve_max_vq);
12715
12716     /* Zap the high bits of the zregs.  */
12717     for (i = 0; i < 32; i++) {
12718         memset(&env->vfp.zregs[i].d[2 * vq], 0, 16 * (ARM_MAX_VQ - vq));
12719     }
12720
12721     /* Zap the high bits of the pregs and ffr.  */
12722     pmask = 0;
12723     if (vq & 3) {
12724         pmask = ~(-1ULL << (16 * (vq & 3)));
12725     }
12726     for (j = vq / 4; j < ARM_MAX_VQ / 4; j++) {
12727         for (i = 0; i < 17; ++i) {
12728             env->vfp.pregs[i].p[j] &= pmask;
12729         }
12730         pmask = 0;
12731     }
12732 }
12733
12734 /*
12735  * Notice a change in SVE vector size when changing EL.
12736  */
12737 void aarch64_sve_change_el(CPUARMState *env, int old_el, int new_el)
12738 {
12739     int old_len, new_len;
12740
12741     /* Nothing to do if no SVE.  */
12742     if (!arm_feature(env, ARM_FEATURE_SVE)) {
12743         return;
12744     }
12745
12746     /* Nothing to do if FP is disabled in either EL.  */
12747     if (fp_exception_el(env, old_el) || fp_exception_el(env, new_el)) {
12748         return;
12749     }
12750
12751     /*
12752      * DDI0584A.d sec 3.2: "If SVE instructions are disabled or trapped
12753      * at ELx, or not available because the EL is in AArch32 state, then
12754      * for all purposes other than a direct read, the ZCR_ELx.LEN field
12755      * has an effective value of 0".
12756      *
12757      * Consider EL2 (aa64, vq=4) -> EL0 (aa32) -> EL1 (aa64, vq=0).
12758      * If we ignore aa32 state, we would fail to see the vq4->vq0 transition
12759      * from EL2->EL1.  Thus we go ahead and narrow when entering aa32 so that
12760      * we already have the correct register contents when encountering the
12761      * vq0->vq0 transition between EL0->EL1.
12762      */
12763     old_len = (arm_el_is_aa64(env, old_el) && !sve_exception_el(env, old_el)
12764                ? sve_zcr_len_for_el(env, old_el) : 0);
12765     new_len = (arm_el_is_aa64(env, new_el) && !sve_exception_el(env, new_el)
12766                ? sve_zcr_len_for_el(env, new_el) : 0);
12767
12768     /* When changing vector length, clear inaccessible state.  */
12769     if (new_len < old_len) {
12770         aarch64_sve_narrow_vq(env, new_len + 1);
12771     }
12772 }
12773 #endif