target/mips/cpu.h

   1 #ifndef MIPS_CPU_H
   2 #define MIPS_CPU_H
   3
   4 #define ALIGNED_ONLY
   5
   6 #define CPUArchState struct CPUMIPSState
   7
   8 #include "qemu-common.h"
   9 #include "cpu-qom.h"
  10 #include "mips-defs.h"
  11 #include "exec/cpu-defs.h"
  12 #include "fpu/softfloat.h"
  13
  14 struct CPUMIPSState;
  15
  16 typedef struct CPUMIPSTLBContext CPUMIPSTLBContext;
  17
  18 /* MSA Context */
  19 #define MSA_WRLEN (128)
  20
  21 typedef union wr_t wr_t;
  22 union wr_t {
  23     int8_t  b[MSA_WRLEN/8];
  24     int16_t h[MSA_WRLEN/16];
  25     int32_t w[MSA_WRLEN/32];
  26     int64_t d[MSA_WRLEN/64];
  27 };
  28
  29 typedef union fpr_t fpr_t;
  30 union fpr_t {
  31     float64  fd;   /* ieee double precision */
  32     float32  fs[2];/* ieee single precision */
  33     uint64_t d;    /* binary double fixed-point */
  34     uint32_t w[2]; /* binary single fixed-point */
  35 /* FPU/MSA register mapping is not tested on big-endian hosts. */
  36     wr_t     wr;   /* vector data */
  37 };
  38 /* define FP_ENDIAN_IDX to access the same location
  39  * in the fpr_t union regardless of the host endianness
  40  */
  41 #if defined(HOST_WORDS_BIGENDIAN)
  42 #  define FP_ENDIAN_IDX 1
  43 #else
  44 #  define FP_ENDIAN_IDX 0
  45 #endif
  46
  47 typedef struct CPUMIPSFPUContext CPUMIPSFPUContext;
  48 struct CPUMIPSFPUContext {
  49     /* Floating point registers */
  50     fpr_t fpr[32];
  51     float_status fp_status;
  52     /* fpu implementation/revision register (fir) */
  53     uint32_t fcr0;
  54 #define FCR0_FREP 29
  55 #define FCR0_UFRP 28
  56 #define FCR0_HAS2008 23
  57 #define FCR0_F64 22
  58 #define FCR0_L 21
  59 #define FCR0_W 20
  60 #define FCR0_3D 19
  61 #define FCR0_PS 18
  62 #define FCR0_D 17
  63 #define FCR0_S 16
  64 #define FCR0_PRID 8
  65 #define FCR0_REV 0
  66     /* fcsr */
  67     uint32_t fcr31_rw_bitmask;
  68     uint32_t fcr31;
  69 #define FCR31_FS 24
  70 #define FCR31_ABS2008 19
  71 #define FCR31_NAN2008 18
  72 #define SET_FP_COND(num,env)     do { ((env).fcr31) |= ((num) ? (1 << ((num) + 24)) : (1 << 23)); } while(0)
  73 #define CLEAR_FP_COND(num,env)   do { ((env).fcr31) &= ~((num) ? (1 << ((num) + 24)) : (1 << 23)); } while(0)
  74 #define GET_FP_COND(env)         ((((env).fcr31 >> 24) & 0xfe) | (((env).fcr31 >> 23) & 0x1))
  75 #define GET_FP_CAUSE(reg)        (((reg) >> 12) & 0x3f)
  76 #define GET_FP_ENABLE(reg)       (((reg) >>  7) & 0x1f)
  77 #define GET_FP_FLAGS(reg)        (((reg) >>  2) & 0x1f)
  78 #define SET_FP_CAUSE(reg,v)      do { (reg) = ((reg) & ~(0x3f << 12)) | ((v & 0x3f) << 12); } while(0)
  79 #define SET_FP_ENABLE(reg,v)     do { (reg) = ((reg) & ~(0x1f <<  7)) | ((v & 0x1f) << 7); } while(0)
  80 #define SET_FP_FLAGS(reg,v)      do { (reg) = ((reg) & ~(0x1f <<  2)) | ((v & 0x1f) << 2); } while(0)
  81 #define UPDATE_FP_FLAGS(reg,v)   do { (reg) |= ((v & 0x1f) << 2); } while(0)
  82 #define FP_INEXACT        1
  83 #define FP_UNDERFLOW      2
  84 #define FP_OVERFLOW       4
  85 #define FP_DIV0           8
  86 #define FP_INVALID        16
  87 #define FP_UNIMPLEMENTED  32
  88 };
  89
  90 #define NB_MMU_MODES 4
  91 #define TARGET_INSN_START_EXTRA_WORDS 2
  92
  93 typedef struct CPUMIPSMVPContext CPUMIPSMVPContext;
  94 struct CPUMIPSMVPContext {
  95     int32_t CP0_MVPControl;
  96 #define CP0MVPCo_CPA    3
  97 #define CP0MVPCo_STLB   2
  98 #define CP0MVPCo_VPC    1
  99 #define CP0MVPCo_EVP    0
 100     int32_t CP0_MVPConf0;
 101 #define CP0MVPC0_M      31
 102 #define CP0MVPC0_TLBS   29
 103 #define CP0MVPC0_GS     28
 104 #define CP0MVPC0_PCP    27
 105 #define CP0MVPC0_PTLBE  16
 106 #define CP0MVPC0_TCA    15
 107 #define CP0MVPC0_PVPE   10
 108 #define CP0MVPC0_PTC    0
 109     int32_t CP0_MVPConf1;
 110 #define CP0MVPC1_CIM    31
 111 #define CP0MVPC1_CIF    30
 112 #define CP0MVPC1_PCX    20
 113 #define CP0MVPC1_PCP2   10
 114 #define CP0MVPC1_PCP1   0
 115 };
 116
 117 typedef struct mips_def_t mips_def_t;
 118
 119 #define MIPS_SHADOW_SET_MAX 16
 120 #define MIPS_TC_MAX 5
 121 #define MIPS_FPU_MAX 1
 122 #define MIPS_DSP_ACC 4
 123 #define MIPS_KSCRATCH_NUM 6
 124 #define MIPS_MAAR_MAX 16 /* Must be an even number. */
 125
 126 typedef struct TCState TCState;
 127 struct TCState {
 128     target_ulong gpr[32];
 129     target_ulong PC;
 130     target_ulong HI[MIPS_DSP_ACC];
 131     target_ulong LO[MIPS_DSP_ACC];
 132     target_ulong ACX[MIPS_DSP_ACC];
 133     target_ulong DSPControl;
 134     int32_t CP0_TCStatus;
 135 #define CP0TCSt_TCU3    31
 136 #define CP0TCSt_TCU2    30
 137 #define CP0TCSt_TCU1    29
 138 #define CP0TCSt_TCU0    28
 139 #define CP0TCSt_TMX     27
 140 #define CP0TCSt_RNST    23
 141 #define CP0TCSt_TDS     21
 142 #define CP0TCSt_DT      20
 143 #define CP0TCSt_DA      15
 144 #define CP0TCSt_A       13
 145 #define CP0TCSt_TKSU    11
 146 #define CP0TCSt_IXMT    10
 147 #define CP0TCSt_TASID   0
 148     int32_t CP0_TCBind;
 149 #define CP0TCBd_CurTC   21
 150 #define CP0TCBd_TBE     17
 151 #define CP0TCBd_CurVPE  0
 152     target_ulong CP0_TCHalt;
 153     target_ulong CP0_TCContext;
 154     target_ulong CP0_TCSchedule;
 155     target_ulong CP0_TCScheFBack;
 156     int32_t CP0_Debug_tcstatus;
 157     target_ulong CP0_UserLocal;
 158
 159     int32_t msacsr;
 160
 161 #define MSACSR_FS       24
 162 #define MSACSR_FS_MASK  (1 << MSACSR_FS)
 163 #define MSACSR_NX       18
 164 #define MSACSR_NX_MASK  (1 << MSACSR_NX)
 165 #define MSACSR_CEF      2
 166 #define MSACSR_CEF_MASK (0xffff << MSACSR_CEF)
 167 #define MSACSR_RM       0
 168 #define MSACSR_RM_MASK  (0x3 << MSACSR_RM)
 169 #define MSACSR_MASK     (MSACSR_RM_MASK | MSACSR_CEF_MASK | MSACSR_NX_MASK | \
 170         MSACSR_FS_MASK)
 171
 172     float_status msa_fp_status;
 173 };
 174
 175 typedef struct CPUMIPSState CPUMIPSState;
 176 struct CPUMIPSState {
 177     TCState active_tc;
 178     CPUMIPSFPUContext active_fpu;
 179
 180     uint32_t current_tc;
 181     uint32_t current_fpu;
 182
 183     uint32_t SEGBITS;
 184     uint32_t PABITS;
 185 #if defined(TARGET_MIPS64)
 186 # define PABITS_BASE 36
 187 #else
 188 # define PABITS_BASE 32
 189 #endif
 190     target_ulong SEGMask;
 191     uint64_t PAMask;
 192 #define PAMASK_BASE ((1ULL << PABITS_BASE) - 1)
 193
 194     int32_t msair;
 195 #define MSAIR_ProcID    8
 196 #define MSAIR_Rev       0
 197
 198 /*
 199  *     Summary of CP0 registers
 200  *     ========================
 201  *
 202  *
 203  *     Register 0        Register 1        Register 2        Register 3
 204  *     ----------        ----------        ----------        ----------
 205  *
 206  * 0   Index             Random            EntryLo0          EntryLo1
 207  * 1   MVPControl        VPEControl        TCStatus          GlobalNumber
 208  * 2   MVPConf0          VPEConf0          TCBind
 209  * 3   MVPConf1          VPEConf1          TCRestart
 210  * 4   VPControl         YQMask            TCHalt
 211  * 5                     VPESchedule       TCContext
 212  * 6                     VPEScheFBack      TCSchedule
 213  * 7                     VPEOpt            TCScheFBack       TCOpt
 214  *
 215  *
 216  *     Register 4        Register 5        Register 6        Register 7
 217  *     ----------        ----------        ----------        ----------
 218  *
 219  * 0   Context           PageMask          Wired             HWREna
 220  * 1   ContextConfig     PageGrain         SRSConf0
 221  * 2   UserLocal         SegCtl0           SRSConf1
 222  * 3   XContextConfig    SegCtl1           SRSConf2
 223  * 4   DebugContextID    SegCtl2           SRSConf3
 224  * 5   MemoryMapID       PWBase            SRSConf4
 225  * 6                     PWField           PWCtl
 226  * 7                     PWSize
 227  *
 228  *
 229  *     Register 8        Register 9        Register 10       Register 11
 230  *     ----------        ----------        -----------       -----------
 231  *
 232  * 0   BadVAddr          Count             EntryHi           Compare
 233  * 1   BadInstr
 234  * 2   BadInstrP
 235  * 3   BadInstrX
 236  * 4                                       GuestCtl1         GuestCtl0Ext
 237  * 5                                       GuestCtl2
 238  * 6                                       GuestCtl3
 239  * 7
 240  *
 241  *
 242  *     Register 12       Register 13       Register 14       Register 15
 243  *     -----------       -----------       -----------       -----------
 244  *
 245  * 0   Status            Cause             EPC               PRId
 246  * 1   IntCtl                                                EBase
 247  * 2   SRSCtl                              NestedEPC         CDMMBase
 248  * 3   SRSMap                                                CMGCRBase
 249  * 4   View_IPL          View_RIPL                           BEVVA
 250  * 5   SRSMap2           NestedExc
 251  * 6   GuestCtl0
 252  * 7   GTOffset
 253  *
 254  *
 255  *     Register 16       Register 17       Register 18       Register 19
 256  *     -----------       -----------       -----------       -----------
 257  *
 258  * 0   Config            LLAddr            WatchLo           WatchHi
 259  * 1   Config1           MAAR              WatchLo           WatchHi
 260  * 2   Config2           MAARI             WatchLo           WatchHi
 261  * 3   Config3                             WatchLo           WatchHi
 262  * 4   Config4                             WatchLo           WatchHi
 263  * 5   Config5                             WatchLo           WatchHi
 264  * 6                                       WatchLo           WatchHi
 265  * 7                                       WatchLo           WatchHi
 266  *
 267  *
 268  *     Register 20       Register 21       Register 22       Register 23
 269  *     -----------       -----------       -----------       -----------
 270  *
 271  * 0   XContext                                              Debug
 272  * 1                                                         TraceControl
 273  * 2                                                         TraceControl2
 274  * 3                                                         UserTraceData1
 275  * 4                                                         TraceIBPC
 276  * 5                                                         TraceDBPC
 277  * 6                                                         Debug2
 278  * 7
 279  *
 280  *
 281  *     Register 24       Register 25       Register 26       Register 27
 282  *     -----------       -----------       -----------       -----------
 283  *
 284  * 0   DEPC              PerfCnt            ErrCtl          CacheErr
 285  * 1                     PerfCnt
 286  * 2   TraceControl3     PerfCnt
 287  * 3   UserTraceData2    PerfCnt
 288  * 4                     PerfCnt
 289  * 5                     PerfCnt
 290  * 6                     PerfCnt
 291  * 7                     PerfCnt
 292  *
 293  *
 294  *     Register 28       Register 29       Register 30       Register 31
 295  *     -----------       -----------       -----------       -----------
 296  *
 297  * 0   DataLo            DataHi            ErrorEPC          DESAVE
 298  * 1   TagLo             TagHi
 299  * 2   DataLo            DataHi                              KScratch<n>
 300  * 3   TagLo             TagHi                               KScratch<n>
 301  * 4   DataLo            DataHi                              KScratch<n>
 302  * 5   TagLo             TagHi                               KScratch<n>
 303  * 6   DataLo            DataHi                              KScratch<n>
 304  * 7   TagLo             TagHi                               KScratch<n>
 305  *
 306  */
 307 /*
 308  * CP0 Register 0
 309  */
 310     int32_t CP0_Index;
 311     /* CP0_MVP* are per MVP registers. */
 312     int32_t CP0_VPControl;
 313 #define CP0VPCtl_DIS    0
 314 /*
 315  * CP0 Register 1
 316  */
 317     int32_t CP0_Random;
 318     int32_t CP0_VPEControl;
 319 #define CP0VPECo_YSI    21
 320 #define CP0VPECo_GSI    20
 321 #define CP0VPECo_EXCPT  16
 322 #define CP0VPECo_TE     15
 323 #define CP0VPECo_TargTC 0
 324     int32_t CP0_VPEConf0;
 325 #define CP0VPEC0_M      31
 326 #define CP0VPEC0_XTC    21
 327 #define CP0VPEC0_TCS    19
 328 #define CP0VPEC0_SCS    18
 329 #define CP0VPEC0_DSC    17
 330 #define CP0VPEC0_ICS    16
 331 #define CP0VPEC0_MVP    1
 332 #define CP0VPEC0_VPA    0
 333     int32_t CP0_VPEConf1;
 334 #define CP0VPEC1_NCX    20
 335 #define CP0VPEC1_NCP2   10
 336 #define CP0VPEC1_NCP1   0
 337     target_ulong CP0_YQMask;
 338     target_ulong CP0_VPESchedule;
 339     target_ulong CP0_VPEScheFBack;
 340     int32_t CP0_VPEOpt;
 341 #define CP0VPEOpt_IWX7  15
 342 #define CP0VPEOpt_IWX6  14
 343 #define CP0VPEOpt_IWX5  13
 344 #define CP0VPEOpt_IWX4  12
 345 #define CP0VPEOpt_IWX3  11
 346 #define CP0VPEOpt_IWX2  10
 347 #define CP0VPEOpt_IWX1  9
 348 #define CP0VPEOpt_IWX0  8
 349 #define CP0VPEOpt_DWX7  7
 350 #define CP0VPEOpt_DWX6  6
 351 #define CP0VPEOpt_DWX5  5
 352 #define CP0VPEOpt_DWX4  4
 353 #define CP0VPEOpt_DWX3  3
 354 #define CP0VPEOpt_DWX2  2
 355 #define CP0VPEOpt_DWX1  1
 356 #define CP0VPEOpt_DWX0  0
 357 /*
 358  * CP0 Register 2
 359  */
 360     uint64_t CP0_EntryLo0;
 361 /*
 362  * CP0 Register 3
 363  */
 364     uint64_t CP0_EntryLo1;
 365 #if defined(TARGET_MIPS64)
 366 # define CP0EnLo_RI 63
 367 # define CP0EnLo_XI 62
 368 #else
 369 # define CP0EnLo_RI 31
 370 # define CP0EnLo_XI 30
 371 #endif
 372     int32_t CP0_GlobalNumber;
 373 #define CP0GN_VPId 0
 374 /*
 375  * CP0 Register 4
 376  */
 377     target_ulong CP0_Context;
 378     target_ulong CP0_KScratch[MIPS_KSCRATCH_NUM];
 379 /*
 380  * CP0 Register 5
 381  */
 382     int32_t CP0_PageMask;
 383     int32_t CP0_PageGrain_rw_bitmask;
 384     int32_t CP0_PageGrain;
 385 #define CP0PG_RIE 31
 386 #define CP0PG_XIE 30
 387 #define CP0PG_ELPA 29
 388 #define CP0PG_IEC 27
 389     target_ulong CP0_SegCtl0;
 390     target_ulong CP0_SegCtl1;
 391     target_ulong CP0_SegCtl2;
 392 #define CP0SC_PA        9
 393 #define CP0SC_PA_MASK   (0x7FULL << CP0SC_PA)
 394 #define CP0SC_PA_1GMASK (0x7EULL << CP0SC_PA)
 395 #define CP0SC_AM        4
 396 #define CP0SC_AM_MASK   (0x7ULL << CP0SC_AM)
 397 #define CP0SC_AM_UK     0ULL
 398 #define CP0SC_AM_MK     1ULL
 399 #define CP0SC_AM_MSK    2ULL
 400 #define CP0SC_AM_MUSK   3ULL
 401 #define CP0SC_AM_MUSUK  4ULL
 402 #define CP0SC_AM_USK    5ULL
 403 #define CP0SC_AM_UUSK   7ULL
 404 #define CP0SC_EU        3
 405 #define CP0SC_EU_MASK   (1ULL << CP0SC_EU)
 406 #define CP0SC_C         0
 407 #define CP0SC_C_MASK    (0x7ULL << CP0SC_C)
 408 #define CP0SC_MASK      (CP0SC_C_MASK | CP0SC_EU_MASK | CP0SC_AM_MASK | \
 409                          CP0SC_PA_MASK)
 410 #define CP0SC_1GMASK    (CP0SC_C_MASK | CP0SC_EU_MASK | CP0SC_AM_MASK | \
 411                          CP0SC_PA_1GMASK)
 412 #define CP0SC0_MASK     (CP0SC_MASK | (CP0SC_MASK << 16))
 413 #define CP0SC1_XAM      59
 414 #define CP0SC1_XAM_MASK (0x7ULL << CP0SC1_XAM)
 415 #define CP0SC1_MASK     (CP0SC_MASK | (CP0SC_MASK << 16) | CP0SC1_XAM_MASK)
 416 #define CP0SC2_XR       56
 417 #define CP0SC2_XR_MASK  (0xFFULL << CP0SC2_XR)
 418 #define CP0SC2_MASK     (CP0SC_1GMASK | (CP0SC_1GMASK << 16) | CP0SC2_XR_MASK)
 419 /*
 420  * CP0 Register 6
 421  */
 422     int32_t CP0_Wired;
 423     int32_t CP0_SRSConf0_rw_bitmask;
 424     int32_t CP0_SRSConf0;
 425 #define CP0SRSC0_M      31
 426 #define CP0SRSC0_SRS3   20
 427 #define CP0SRSC0_SRS2   10
 428 #define CP0SRSC0_SRS1   0
 429     int32_t CP0_SRSConf1_rw_bitmask;
 430     int32_t CP0_SRSConf1;
 431 #define CP0SRSC1_M      31
 432 #define CP0SRSC1_SRS6   20
 433 #define CP0SRSC1_SRS5   10
 434 #define CP0SRSC1_SRS4   0
 435     int32_t CP0_SRSConf2_rw_bitmask;
 436     int32_t CP0_SRSConf2;
 437 #define CP0SRSC2_M      31
 438 #define CP0SRSC2_SRS9   20
 439 #define CP0SRSC2_SRS8   10
 440 #define CP0SRSC2_SRS7   0
 441     int32_t CP0_SRSConf3_rw_bitmask;
 442     int32_t CP0_SRSConf3;
 443 #define CP0SRSC3_M      31
 444 #define CP0SRSC3_SRS12  20
 445 #define CP0SRSC3_SRS11  10
 446 #define CP0SRSC3_SRS10  0
 447     int32_t CP0_SRSConf4_rw_bitmask;
 448     int32_t CP0_SRSConf4;
 449 #define CP0SRSC4_SRS15  20
 450 #define CP0SRSC4_SRS14  10
 451 #define CP0SRSC4_SRS13  0
 452 /*
 453  * CP0 Register 7
 454  */
 455     int32_t CP0_HWREna;
 456 /*
 457  * CP0 Register 8
 458  */
 459     target_ulong CP0_BadVAddr;
 460     uint32_t CP0_BadInstr;
 461     uint32_t CP0_BadInstrP;
 462     uint32_t CP0_BadInstrX;
 463 /*
 464  * CP0 Register 9
 465  */
 466     int32_t CP0_Count;
 467 /*
 468  * CP0 Register 10
 469  */
 470     target_ulong CP0_EntryHi;
 471 #define CP0EnHi_EHINV 10
 472     target_ulong CP0_EntryHi_ASID_mask;
 473 /*
 474  * CP0 Register 11
 475  */
 476     int32_t CP0_Compare;
 477 /*
 478  * CP0 Register 12
 479  */
 480     int32_t CP0_Status;
 481 #define CP0St_CU3   31
 482 #define CP0St_CU2   30
 483 #define CP0St_CU1   29
 484 #define CP0St_CU0   28
 485 #define CP0St_RP    27
 486 #define CP0St_FR    26
 487 #define CP0St_RE    25
 488 #define CP0St_MX    24
 489 #define CP0St_PX    23
 490 #define CP0St_BEV   22
 491 #define CP0St_TS    21
 492 #define CP0St_SR    20
 493 #define CP0St_NMI   19
 494 #define CP0St_IM    8
 495 #define CP0St_KX    7
 496 #define CP0St_SX    6
 497 #define CP0St_UX    5
 498 #define CP0St_KSU   3
 499 #define CP0St_ERL   2
 500 #define CP0St_EXL   1
 501 #define CP0St_IE    0
 502     int32_t CP0_IntCtl;
 503 #define CP0IntCtl_IPTI 29
 504 #define CP0IntCtl_IPPCI 26
 505 #define CP0IntCtl_VS 5
 506     int32_t CP0_SRSCtl;
 507 #define CP0SRSCtl_HSS 26
 508 #define CP0SRSCtl_EICSS 18
 509 #define CP0SRSCtl_ESS 12
 510 #define CP0SRSCtl_PSS 6
 511 #define CP0SRSCtl_CSS 0
 512     int32_t CP0_SRSMap;
 513 #define CP0SRSMap_SSV7 28
 514 #define CP0SRSMap_SSV6 24
 515 #define CP0SRSMap_SSV5 20
 516 #define CP0SRSMap_SSV4 16
 517 #define CP0SRSMap_SSV3 12
 518 #define CP0SRSMap_SSV2 8
 519 #define CP0SRSMap_SSV1 4
 520 #define CP0SRSMap_SSV0 0
 521 /*
 522  * CP0 Register 13
 523  */
 524     int32_t CP0_Cause;
 525 #define CP0Ca_BD   31
 526 #define CP0Ca_TI   30
 527 #define CP0Ca_CE   28
 528 #define CP0Ca_DC   27
 529 #define CP0Ca_PCI  26
 530 #define CP0Ca_IV   23
 531 #define CP0Ca_WP   22
 532 #define CP0Ca_IP    8
 533 #define CP0Ca_IP_mask 0x0000FF00
 534 #define CP0Ca_EC    2
 535 /*
 536  * CP0 Register 14
 537  */
 538     target_ulong CP0_EPC;
 539 /*
 540  * CP0 Register 15
 541  */
 542     int32_t CP0_PRid;
 543     target_ulong CP0_EBase;
 544     target_ulong CP0_EBaseWG_rw_bitmask;
 545 #define CP0EBase_WG 11
 546     target_ulong CP0_CMGCRBase;
 547 /*
 548  * CP0 Register 16
 549  */
 550     int32_t CP0_Config0;
 551 #define CP0C0_M    31
 552 #define CP0C0_K23  28    /* 30..28 */
 553 #define CP0C0_KU   25    /* 27..25 */
 554 #define CP0C0_MDU  20
 555 #define CP0C0_MM   18
 556 #define CP0C0_BM   16
 557 #define CP0C0_Impl 16    /* 24..16 */
 558 #define CP0C0_BE   15
 559 #define CP0C0_AT   13    /* 14..13 */
 560 #define CP0C0_AR   10    /* 12..10 */
 561 #define CP0C0_MT   7     /*  9..7  */
 562 #define CP0C0_VI   3
 563 #define CP0C0_K0   0     /*  2..0  */
 564     int32_t CP0_Config1;
 565 #define CP0C1_M    31
 566 #define CP0C1_MMU  25    /* 30..25 */
 567 #define CP0C1_IS   22    /* 24..22 */
 568 #define CP0C1_IL   19    /* 21..19 */
 569 #define CP0C1_IA   16    /* 18..16 */
 570 #define CP0C1_DS   13    /* 15..13 */
 571 #define CP0C1_DL   10    /* 12..10 */
 572 #define CP0C1_DA   7     /*  9..7  */
 573 #define CP0C1_C2   6
 574 #define CP0C1_MD   5
 575 #define CP0C1_PC   4
 576 #define CP0C1_WR   3
 577 #define CP0C1_CA   2
 578 #define CP0C1_EP   1
 579 #define CP0C1_FP   0
 580     int32_t CP0_Config2;
 581 #define CP0C2_M    31
 582 #define CP0C2_TU   28    /* 30..28 */
 583 #define CP0C2_TS   24    /* 27..24 */
 584 #define CP0C2_TL   20    /* 23..20 */
 585 #define CP0C2_TA   16    /* 19..16 */
 586 #define CP0C2_SU   12    /* 15..12 */
 587 #define CP0C2_SS   8     /* 11..8  */
 588 #define CP0C2_SL   4     /*  7..4  */
 589 #define CP0C2_SA   0     /*  3..0  */
 590     int32_t CP0_Config3;
 591 #define CP0C3_M            31
 592 #define CP0C3_BPG          30
 593 #define CP0C3_CMGCR        29
 594 #define CP0C3_MSAP         28
 595 #define CP0C3_BP           27
 596 #define CP0C3_BI           26
 597 #define CP0C3_SC           25
 598 #define CP0C3_PW           24
 599 #define CP0C3_VZ           23
 600 #define CP0C3_IPLV         21    /* 22..21 */
 601 #define CP0C3_MMAR         18    /* 20..18 */
 602 #define CP0C3_MCU          17
 603 #define CP0C3_ISA_ON_EXC   16
 604 #define CP0C3_ISA          14    /* 15..14 */
 605 #define CP0C3_ULRI         13
 606 #define CP0C3_RXI          12
 607 #define CP0C3_DSP2P        11
 608 #define CP0C3_DSPP         10
 609 #define CP0C3_CTXTC        9
 610 #define CP0C3_ITL          8
 611 #define CP0C3_LPA          7
 612 #define CP0C3_VEIC         6
 613 #define CP0C3_VInt         5
 614 #define CP0C3_SP           4
 615 #define CP0C3_CDMM         3
 616 #define CP0C3_MT           2
 617 #define CP0C3_SM           1
 618 #define CP0C3_TL           0
 619     int32_t CP0_Config4;
 620     int32_t CP0_Config4_rw_bitmask;
 621 #define CP0C4_M            31
 622 #define CP0C4_IE           29    /* 30..29 */
 623 #define CP0C4_AE           28
 624 #define CP0C4_VTLBSizeExt  24    /* 27..24 */
 625 #define CP0C4_KScrExist    16
 626 #define CP0C4_MMUExtDef    14
 627 #define CP0C4_FTLBPageSize 8     /* 12..8  */
 628 /* bit layout if MMUExtDef=1 */
 629 #define CP0C4_MMUSizeExt   0     /*  7..0  */
 630 /* bit layout if MMUExtDef=2 */
 631 #define CP0C4_FTLBWays     4     /*  7..4  */
 632 #define CP0C4_FTLBSets     0     /*  3..0  */
 633     int32_t CP0_Config5;
 634     int32_t CP0_Config5_rw_bitmask;
 635 #define CP0C5_M            31
 636 #define CP0C5_K            30
 637 #define CP0C5_CV           29
 638 #define CP0C5_EVA          28
 639 #define CP0C5_MSAEn        27
 640 #define CP0C5_PMJ          23    /* 25..23 */
 641 #define CP0C5_WR2          22
 642 #define CP0C5_NMS          21
 643 #define CP0C5_ULS          20
 644 #define CP0C5_XPA          19
 645 #define CP0C5_CRCP         18
 646 #define CP0C5_MI           17
 647 #define CP0C5_GI           15    /* 16..15 */
 648 #define CP0C5_CA2          14
 649 #define CP0C5_XNP          13
 650 #define CP0C5_DEC          11
 651 #define CP0C5_L2C          10
 652 #define CP0C5_UFE          9
 653 #define CP0C5_FRE          8
 654 #define CP0C5_VP           7
 655 #define CP0C5_SBRI         6
 656 #define CP0C5_MVH          5
 657 #define CP0C5_LLB          4
 658 #define CP0C5_MRP          3
 659 #define CP0C5_UFR          2
 660 #define CP0C5_NFExists     0
 661     int32_t CP0_Config6;
 662     int32_t CP0_Config7;
 663     uint64_t CP0_MAAR[MIPS_MAAR_MAX];
 664     int32_t CP0_MAARI;
 665     /* XXX: Maybe make LLAddr per-TC? */
 666 /*
 667  * CP0 Register 17
 668  */
 669     uint64_t lladdr;
 670     target_ulong llval;
 671     target_ulong llnewval;
 672     uint64_t llval_wp;
 673     uint32_t llnewval_wp;
 674     target_ulong llreg;
 675     uint64_t CP0_LLAddr_rw_bitmask;
 676     int CP0_LLAddr_shift;
 677 /*
 678  * CP0 Register 18
 679  */
 680     target_ulong CP0_WatchLo[8];
 681 /*
 682  * CP0 Register 19
 683  */
 684     int32_t CP0_WatchHi[8];
 685 #define CP0WH_ASID 16
 686 /*
 687  * CP0 Register 20
 688  */
 689     target_ulong CP0_XContext;
 690     int32_t CP0_Framemask;
 691 /*
 692  * CP0 Register 23
 693  */
 694     int32_t CP0_Debug;
 695 #define CP0DB_DBD  31
 696 #define CP0DB_DM   30
 697 #define CP0DB_LSNM 28
 698 #define CP0DB_Doze 27
 699 #define CP0DB_Halt 26
 700 #define CP0DB_CNT  25
 701 #define CP0DB_IBEP 24
 702 #define CP0DB_DBEP 21
 703 #define CP0DB_IEXI 20
 704 #define CP0DB_VER  15
 705 #define CP0DB_DEC  10
 706 #define CP0DB_SSt  8
 707 #define CP0DB_DINT 5
 708 #define CP0DB_DIB  4
 709 #define CP0DB_DDBS 3
 710 #define CP0DB_DDBL 2
 711 #define CP0DB_DBp  1
 712 #define CP0DB_DSS  0
 713 /*
 714  * CP0 Register 24
 715  */
 716     target_ulong CP0_DEPC;
 717 /*
 718  * CP0 Register 25
 719  */
 720     int32_t CP0_Performance0;
 721 /*
 722  * CP0 Register 26
 723  */
 724     int32_t CP0_ErrCtl;
 725 #define CP0EC_WST 29
 726 #define CP0EC_SPR 28
 727 #define CP0EC_ITC 26
 728 /*
 729  * CP0 Register 28
 730  */
 731     uint64_t CP0_TagLo;
 732     int32_t CP0_DataLo;
 733 /*
 734  * CP0 Register 29
 735  */
 736     int32_t CP0_TagHi;
 737     int32_t CP0_DataHi;
 738 /*
 739  * CP0 Register 30
 740  */
 741     target_ulong CP0_ErrorEPC;
 742 /*
 743  * CP0 Register 31
 744  */
 745     int32_t CP0_DESAVE;
 746
 747     /* We waste some space so we can handle shadow registers like TCs. */
 748     TCState tcs[MIPS_SHADOW_SET_MAX];
 749     CPUMIPSFPUContext fpus[MIPS_FPU_MAX];
 750     /* QEMU */
 751     int error_code;
 752 #define EXCP_TLB_NOMATCH   0x1
 753 #define EXCP_INST_NOTAVAIL 0x2 /* No valid instruction word for BadInstr */
 754     uint32_t hflags;    /* CPU State */
 755     /* TMASK defines different execution modes */
 756 #define MIPS_HFLAG_TMASK  0x1F5807FF
 757 #define MIPS_HFLAG_MODE   0x00007 /* execution modes                    */
 758     /* The KSU flags must be the lowest bits in hflags. The flag order
 759        must be the same as defined for CP0 Status. This allows to use
 760        the bits as the value of mmu_idx. */
 761 #define MIPS_HFLAG_KSU    0x00003 /* kernel/supervisor/user mode mask   */
 762 #define MIPS_HFLAG_UM     0x00002 /* user mode flag                     */
 763 #define MIPS_HFLAG_SM     0x00001 /* supervisor mode flag               */
 764 #define MIPS_HFLAG_KM     0x00000 /* kernel mode flag                   */
 765 #define MIPS_HFLAG_DM     0x00004 /* Debug mode                         */
 766 #define MIPS_HFLAG_64     0x00008 /* 64-bit instructions enabled        */
 767 #define MIPS_HFLAG_CP0    0x00010 /* CP0 enabled                        */
 768 #define MIPS_HFLAG_FPU    0x00020 /* FPU enabled                        */
 769 #define MIPS_HFLAG_F64    0x00040 /* 64-bit FPU enabled                 */
 770     /* True if the MIPS IV COP1X instructions can be used.  This also
 771        controls the non-COP1X instructions RECIP.S, RECIP.D, RSQRT.S
 772        and RSQRT.D.  */
 773 #define MIPS_HFLAG_COP1X  0x00080 /* COP1X instructions enabled         */
 774 #define MIPS_HFLAG_RE     0x00100 /* Reversed endianness                */
 775 #define MIPS_HFLAG_AWRAP  0x00200 /* 32-bit compatibility address wrapping */
 776 #define MIPS_HFLAG_M16    0x00400 /* MIPS16 mode flag                   */
 777 #define MIPS_HFLAG_M16_SHIFT 10
 778     /* If translation is interrupted between the branch instruction and
 779      * the delay slot, record what type of branch it is so that we can
 780      * resume translation properly.  It might be possible to reduce
 781      * this from three bits to two.  */
 782 #define MIPS_HFLAG_BMASK_BASE  0x803800
 783 #define MIPS_HFLAG_B      0x00800 /* Unconditional branch               */
 784 #define MIPS_HFLAG_BC     0x01000 /* Conditional branch                 */
 785 #define MIPS_HFLAG_BL     0x01800 /* Likely branch                      */
 786 #define MIPS_HFLAG_BR     0x02000 /* branch to register (can't link TB) */
 787     /* Extra flags about the current pending branch.  */
 788 #define MIPS_HFLAG_BMASK_EXT 0x7C000
 789 #define MIPS_HFLAG_B16    0x04000 /* branch instruction was 16 bits     */
 790 #define MIPS_HFLAG_BDS16  0x08000 /* branch requires 16-bit delay slot  */
 791 #define MIPS_HFLAG_BDS32  0x10000 /* branch requires 32-bit delay slot  */
 792 #define MIPS_HFLAG_BDS_STRICT  0x20000 /* Strict delay slot size */
 793 #define MIPS_HFLAG_BX     0x40000 /* branch exchanges execution mode    */
 794 #define MIPS_HFLAG_BMASK  (MIPS_HFLAG_BMASK_BASE | MIPS_HFLAG_BMASK_EXT)
 795     /* MIPS DSP resources access. */
 796 #define MIPS_HFLAG_DSP   0x080000  /* Enable access to MIPS DSP resources. */
 797 #define MIPS_HFLAG_DSPR2 0x100000  /* Enable access to MIPS DSPR2 resources. */
 798     /* Extra flag about HWREna register. */
 799 #define MIPS_HFLAG_HWRENA_ULR 0x200000 /* ULR bit from HWREna is set. */
 800 #define MIPS_HFLAG_SBRI  0x400000 /* R6 SDBBP causes RI excpt. in user mode */
 801 #define MIPS_HFLAG_FBNSLOT 0x800000 /* Forbidden slot                   */
 802 #define MIPS_HFLAG_MSA   0x1000000
 803 #define MIPS_HFLAG_FRE   0x2000000 /* FRE enabled */
 804 #define MIPS_HFLAG_ELPA  0x4000000
 805 #define MIPS_HFLAG_ITC_CACHE  0x8000000 /* CACHE instr. operates on ITC tag */
 806 #define MIPS_HFLAG_ERL   0x10000000 /* error level flag */
 807     target_ulong btarget;        /* Jump / branch target               */
 808     target_ulong bcond;          /* Branch condition (if needed)       */
 809
 810     int SYNCI_Step; /* Address step size for SYNCI */
 811     int CCRes; /* Cycle count resolution/divisor */
 812     uint32_t CP0_Status_rw_bitmask; /* Read/write bits in CP0_Status */
 813     uint32_t CP0_TCStatus_rw_bitmask; /* Read/write bits in CP0_TCStatus */
 814     uint64_t insn_flags; /* Supported instruction set */
 815
 816     /* Fields up to this point are cleared by a CPU reset */
 817     struct {} end_reset_fields;
 818
 819     CPU_COMMON
 820
 821     /* Fields from here on are preserved across CPU reset. */
 822     CPUMIPSMVPContext *mvp;
 823 #if !defined(CONFIG_USER_ONLY)
 824     CPUMIPSTLBContext *tlb;
 825 #endif
 826
 827     const mips_def_t *cpu_model;
 828     void *irq[8];
 829     QEMUTimer *timer; /* Internal timer */
 830     MemoryRegion *itc_tag; /* ITC Configuration Tags */
 831     target_ulong exception_base; /* ExceptionBase input to the core */
 832 };
 833
 834 /**
 835  * MIPSCPU:
 836  * @env: #CPUMIPSState
 837  *
 838  * A MIPS CPU.
 839  */
 840 struct MIPSCPU {
 841     /*< private >*/
 842     CPUState parent_obj;
 843     /*< public >*/
 844
 845     CPUMIPSState env;
 846 };
 847
 848 static inline MIPSCPU *mips_env_get_cpu(CPUMIPSState *env)
 849 {
 850     return container_of(env, MIPSCPU, env);
 851 }
 852
 853 #define ENV_GET_CPU(e) CPU(mips_env_get_cpu(e))
 854
 855 #define ENV_OFFSET offsetof(MIPSCPU, env)
 856
 857 void mips_cpu_list (FILE *f, fprintf_function cpu_fprintf);
 858
 859 #define cpu_signal_handler cpu_mips_signal_handler
 860 #define cpu_list mips_cpu_list
 861
 862 extern void cpu_wrdsp(uint32_t rs, uint32_t mask_num, CPUMIPSState *env);
 863 extern uint32_t cpu_rddsp(uint32_t mask_num, CPUMIPSState *env);
 864
 865 /* MMU modes definitions. We carefully match the indices with our
 866    hflags layout. */
 867 #define MMU_MODE0_SUFFIX _kernel
 868 #define MMU_MODE1_SUFFIX _super
 869 #define MMU_MODE2_SUFFIX _user
 870 #define MMU_MODE3_SUFFIX _error
 871 #define MMU_USER_IDX 2
 872
 873 static inline int hflags_mmu_index(uint32_t hflags)
 874 {
 875     if (hflags & MIPS_HFLAG_ERL) {
 876         return 3; /* ERL */
 877     } else {
 878         return hflags & MIPS_HFLAG_KSU;
 879     }
 880 }
 881
 882 static inline int cpu_mmu_index (CPUMIPSState *env, bool ifetch)
 883 {
 884     return hflags_mmu_index(env->hflags);
 885 }
 886
 887 #include "exec/cpu-all.h"
 888
 889 /* Memory access type :
 890  * may be needed for precise access rights control and precise exceptions.
 891  */
 892 enum {
 893     /* 1 bit to define user level / supervisor access */
 894     ACCESS_USER  = 0x00,
 895     ACCESS_SUPER = 0x01,
 896     /* 1 bit to indicate direction */
 897     ACCESS_STORE = 0x02,
 898     /* Type of instruction that generated the access */
 899     ACCESS_CODE  = 0x10, /* Code fetch access                */
 900     ACCESS_INT   = 0x20, /* Integer load/store access        */
 901     ACCESS_FLOAT = 0x30, /* floating point load/store access */
 902 };
 903
 904 /* Exceptions */
 905 enum {
 906     EXCP_NONE          = -1,
 907     EXCP_RESET         = 0,
 908     EXCP_SRESET,
 909     EXCP_DSS,
 910     EXCP_DINT,
 911     EXCP_DDBL,
 912     EXCP_DDBS,
 913     EXCP_NMI,
 914     EXCP_MCHECK,
 915     EXCP_EXT_INTERRUPT, /* 8 */
 916     EXCP_DFWATCH,
 917     EXCP_DIB,
 918     EXCP_IWATCH,
 919     EXCP_AdEL,
 920     EXCP_AdES,
 921     EXCP_TLBF,
 922     EXCP_IBE,
 923     EXCP_DBp, /* 16 */
 924     EXCP_SYSCALL,
 925     EXCP_BREAK,
 926     EXCP_CpU,
 927     EXCP_RI,
 928     EXCP_OVERFLOW,
 929     EXCP_TRAP,
 930     EXCP_FPE,
 931     EXCP_DWATCH, /* 24 */
 932     EXCP_LTLBL,
 933     EXCP_TLBL,
 934     EXCP_TLBS,
 935     EXCP_DBE,
 936     EXCP_THREAD,
 937     EXCP_MDMX,
 938     EXCP_C2E,
 939     EXCP_CACHE, /* 32 */
 940     EXCP_DSPDIS,
 941     EXCP_MSADIS,
 942     EXCP_MSAFPE,
 943     EXCP_TLBXI,
 944     EXCP_TLBRI,
 945
 946     EXCP_LAST = EXCP_TLBRI,
 947 };
 948 /* Dummy exception for conditional stores.  */
 949 #define EXCP_SC 0x100
 950
 951 /*
 952  * This is an internally generated WAKE request line.
 953  * It is driven by the CPU itself. Raised when the MT
 954  * block wants to wake a VPE from an inactive state and
 955  * cleared when VPE goes from active to inactive.
 956  */
 957 #define CPU_INTERRUPT_WAKE CPU_INTERRUPT_TGT_INT_0
 958
 959 int cpu_mips_signal_handler(int host_signum, void *pinfo, void *puc);
 960
 961 #define MIPS_CPU_TYPE_SUFFIX "-" TYPE_MIPS_CPU
 962 #define MIPS_CPU_TYPE_NAME(model) model MIPS_CPU_TYPE_SUFFIX
 963 #define CPU_RESOLVING_TYPE TYPE_MIPS_CPU
 964
 965 bool cpu_supports_cps_smp(const char *cpu_type);
 966 bool cpu_supports_isa(const char *cpu_type, unsigned int isa);
 967 void cpu_set_exception_base(int vp_index, target_ulong address);
 968
 969 /* mips_int.c */
 970 void cpu_mips_soft_irq(CPUMIPSState *env, int irq, int level);
 971
 972 /* helper.c */
 973 target_ulong exception_resume_pc (CPUMIPSState *env);
 974
 975 static inline void restore_snan_bit_mode(CPUMIPSState *env)
 976 {
 977     set_snan_bit_is_one((env->active_fpu.fcr31 & (1 << FCR31_NAN2008)) == 0,
 978                         &env->active_fpu.fp_status);
 979 }
 980
 981 static inline void cpu_get_tb_cpu_state(CPUMIPSState *env, target_ulong *pc,
 982                                         target_ulong *cs_base, uint32_t *flags)
 983 {
 984     *pc = env->active_tc.PC;
 985     *cs_base = 0;
 986     *flags = env->hflags & (MIPS_HFLAG_TMASK | MIPS_HFLAG_BMASK |
 987                             MIPS_HFLAG_HWRENA_ULR);
 988 }
 989
 990 #endif /* MIPS_CPU_H */