board/sbc8349/sbc8349.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * sbc8349.c -- WindRiver SBC8349 board support.
   4  * Copyright (c) 2006-2007 Wind River Systems, Inc.
   5  *
   6  * Paul Gortmaker <[email protected]>
   7  * Based on board/mpc8349emds/mpc8349emds.c (and previous 834x releases.)
   8  */
   9
  10 #include <common.h>
  11 #include <fdt_support.h>
  12 #include <ioports.h>
  13 #include <mpc83xx.h>
  14 #include <asm/mpc8349_pci.h>
  15 #include <i2c.h>
  16 #include <spd_sdram.h>
  17 #include <miiphy.h>
  18 #if defined(CONFIG_OF_LIBFDT)
  19 #include <linux/libfdt.h>
  20 #endif
  21
  22 DECLARE_GLOBAL_DATA_PTR;
  23
  24 int fixed_sdram(void);
  25 void sdram_init(void);
  26
  27 #if defined(CONFIG_DDR_ECC) && defined(CONFIG_MPC83xx)
  28 void ddr_enable_ecc(unsigned int dram_size);
  29 #endif
  30
  31 #ifdef CONFIG_BOARD_EARLY_INIT_F
  32 int board_early_init_f (void)
  33 {
  34         return 0;
  35 }
  36 #endif
  37
  38 #define ns2clk(ns) (ns / (1000000000 / CONFIG_8349_CLKIN) + 1)
  39
  40 int dram_init(void)
  41 {
  42         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  43         u32 msize = 0;
  44
  45         if ((im->sysconf.immrbar & IMMRBAR_BASE_ADDR) != (u32)im)
  46                 return -1;
  47
  48         /* DDR SDRAM - Main SODIMM */
  49         im->sysconf.ddrlaw[0].bar = CONFIG_SYS_SDRAM_BASE & LAWBAR_BAR;
  50 #if defined(CONFIG_SPD_EEPROM)
  51         msize = spd_sdram();
  52 #else
  53         msize = fixed_sdram();
  54 #endif
  55         /*
  56          * Initialize SDRAM if it is on local bus.
  57          */
  58         sdram_init();
  59
  60 #if defined(CONFIG_DDR_ECC) && !defined(CONFIG_ECC_INIT_VIA_DDRCONTROLLER)
  61         /*
  62          * Initialize and enable DDR ECC.
  63          */
  64         ddr_enable_ecc(msize * 1024 * 1024);
  65 #endif
  66         /* set total bus SDRAM size(bytes)  -- DDR */
  67         gd->ram_size = msize * 1024 * 1024;
  68
  69         return 0;
  70 }
  71
  72 #if !defined(CONFIG_SPD_EEPROM)
  73 /*************************************************************************
  74  *  fixed sdram init -- doesn't use serial presence detect.
  75  ************************************************************************/
  76 int fixed_sdram(void)
  77 {
  78         volatile immap_t *im = (immap_t *)CONFIG_SYS_IMMR;
  79         u32 msize = CONFIG_SYS_DDR_SIZE;
  80         u32 ddr_size = msize << 20;     /* DDR size in bytes */
  81         u32 ddr_size_log2 = __ilog2(msize);
  82
  83         im->sysconf.ddrlaw[0].bar = CONFIG_SYS_SDRAM_BASE & 0xfffff000;
  84         im->sysconf.ddrlaw[0].ar = LAWAR_EN | ((ddr_size_log2 - 1) & LAWAR_SIZE);
  85
  86 #if (CONFIG_SYS_DDR_SIZE != 256)
  87 #warning Currently any ddr size other than 256 is not supported
  88 #endif
  89
  90 #if ((CONFIG_SYS_SDRAM_BASE & 0x00FFFFFF) != 0)
  91 #warning Chip select bounds is only configurable in 16MB increments
  92 #endif
  93         im->ddr.csbnds[2].csbnds =
  94                 ((CONFIG_SYS_SDRAM_BASE >> CSBNDS_SA_SHIFT) & CSBNDS_SA) |
  95                 (((CONFIG_SYS_SDRAM_BASE + ddr_size - 1) >>
  96                                 CSBNDS_EA_SHIFT) & CSBNDS_EA);
  97         im->ddr.cs_config[2] = CONFIG_SYS_DDR_CS2_CONFIG;
  98
  99         /* currently we use only one CS, so disable the other banks */
 100         im->ddr.cs_config[0] = 0;
 101         im->ddr.cs_config[1] = 0;
 102         im->ddr.cs_config[3] = 0;
 103
 104         im->ddr.timing_cfg_1 = CONFIG_SYS_DDR_TIMING_1;
 105         im->ddr.timing_cfg_2 = CONFIG_SYS_DDR_TIMING_2;
 106
 107         im->ddr.sdram_cfg =
 108                 SDRAM_CFG_SREN
 109 #if defined(CONFIG_DDR_2T_TIMING)
 110                 | SDRAM_CFG_2T_EN
 111 #endif
 112                 | SDRAM_CFG_SDRAM_TYPE_DDR1;
 113 #if defined (CONFIG_DDR_32BIT)
 114         /* for 32-bit mode burst length is 8 */
 115         im->ddr.sdram_cfg |= (SDRAM_CFG_32_BE | SDRAM_CFG_8_BE);
 116 #endif
 117         im->ddr.sdram_mode = CONFIG_SYS_DDR_MODE;
 118
 119         im->ddr.sdram_interval = CONFIG_SYS_DDR_INTERVAL;
 120         udelay(200);
 121
 122         /* enable DDR controller */
 123         im->ddr.sdram_cfg |= SDRAM_CFG_MEM_EN;
 124         return msize;
 125 }
 126 #endif/*!CONFIG_SYS_SPD_EEPROM*/
 127
 128
 129 int checkboard (void)
 130 {
 131         puts("Board: Wind River SBC834x\n");
 132         return 0;
 133 }
 134
 135 /*
 136  * if board is fitted with SDRAM
 137  */
 138 #if defined(CONFIG_SYS_BR2_PRELIM)  \
 139         && defined(CONFIG_SYS_OR2_PRELIM) \
 140         && defined(CONFIG_SYS_LBLAWBAR2_PRELIM) \
 141         && defined(CONFIG_SYS_LBLAWAR2_PRELIM)
 142 /*
 143  * Initialize SDRAM memory on the Local Bus.
 144  */
 145
 146 void sdram_init(void)
 147 {
 148         volatile immap_t *immap = (immap_t *)CONFIG_SYS_IMMR;
 149         volatile fsl_lbc_t *lbc = &immap->im_lbc;
 150         uint *sdram_addr = (uint *)CONFIG_SYS_LBC_SDRAM_BASE;
 151         const u32 lsdmr_common = LSDMR_RFEN | LSDMR_BSMA1516 | LSDMR_RFCR8 |
 152                                  LSDMR_PRETOACT6 | LSDMR_ACTTORW3 | LSDMR_BL8 |
 153                                  LSDMR_WRC3 | LSDMR_CL3;
 154
 155         puts("\n   SDRAM on Local Bus: ");
 156         print_size (CONFIG_SYS_LBC_SDRAM_SIZE * 1024 * 1024, "\n");
 157
 158         /*
 159          * Setup SDRAM Base and Option Registers, already done in cpu_init.c
 160          */
 161
 162         /* setup mtrpt, lsrt and lbcr for LB bus */
 163         lbc->lbcr = 0x00000000;
 164         /* LB refresh timer prescal, 266MHz/32 */
 165         lbc->mrtpr = 0x20000000;
 166         /* LB sdram refresh timer, about 6us */
 167         lbc->lsrt = 0x32000000;
 168         asm("sync");
 169
 170         /*
 171          * Configure the SDRAM controller Machine Mode Register.
 172          */
 173         /* 0x40636733; normal operation */
 174         lbc->lsdmr = lsdmr_common | LSDMR_OP_NORMAL;
 175
 176         /* 0x68636733; precharge all the banks */
 177         lbc->lsdmr = lsdmr_common | LSDMR_OP_PCHALL;
 178         asm("sync");
 179         *sdram_addr = 0xff;
 180         udelay(100);
 181
 182         /* 0x48636733; auto refresh */
 183         lbc->lsdmr = lsdmr_common | LSDMR_OP_ARFRSH;
 184         asm("sync");
 185         /*1 times*/
 186         *sdram_addr = 0xff;
 187         udelay(100);
 188         /*2 times*/
 189         *sdram_addr = 0xff;
 190         udelay(100);
 191         /*3 times*/
 192         *sdram_addr = 0xff;
 193         udelay(100);
 194         /*4 times*/
 195         *sdram_addr = 0xff;
 196         udelay(100);
 197         /*5 times*/
 198         *sdram_addr = 0xff;
 199         udelay(100);
 200         /*6 times*/
 201         *sdram_addr = 0xff;
 202         udelay(100);
 203         /*7 times*/
 204         *sdram_addr = 0xff;
 205         udelay(100);
 206         /*8 times*/
 207         *sdram_addr = 0xff;
 208         udelay(100);
 209
 210         /* 0x58636733; mode register write operation */
 211         lbc->lsdmr = lsdmr_common | LSDMR_OP_MRW;
 212         asm("sync");
 213         *sdram_addr = 0xff;
 214         udelay(100);
 215
 216         /* 0x40636733; normal operation */
 217         lbc->lsdmr = lsdmr_common | LSDMR_OP_NORMAL;
 218         asm("sync");
 219         *sdram_addr = 0xff;
 220         udelay(100);
 221 }
 222 #else
 223 void sdram_init(void)
 224 {
 225         puts("   SDRAM on Local Bus: Disabled in config\n");
 226 }
 227 #endif
 228
 229 #if defined(CONFIG_OF_BOARD_SETUP)
 230 int ft_board_setup(void *blob, bd_t *bd)
 231 {
 232         ft_cpu_setup(blob, bd);
 233 #ifdef CONFIG_PCI
 234         ft_pci_setup(blob, bd);
 235 #endif
 236
 237         return 0;
 238 }
 239 #endif