arch/arm/cpu/arm926ejs/mxs/mxs.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Freescale i.MX23/i.MX28 common code
   4  *
   5  * Copyright (C) 2011 Marek Vasut <[email protected]>
   6  * on behalf of DENX Software Engineering GmbH
   7  *
   8  * Based on code from LTIB:
   9  * Copyright (C) 2010 Freescale Semiconductor, Inc.
  10  */
  11
  12 #include <command.h>
  13 #include <cpu_func.h>
  14 #include <hang.h>
  15 #include <init.h>
  16 #include <net.h>
  17 #include <asm/global_data.h>
  18 #include <linux/delay.h>
  19 #include <linux/errno.h>
  20 #include <asm/io.h>
  21 #include <asm/arch/clock.h>
  22 #include <asm/mach-imx/dma.h>
  23 #include <asm/arch/gpio.h>
  24 #include <asm/arch/iomux.h>
  25 #include <asm/arch/imx-regs.h>
  26 #include <asm/arch/sys_proto.h>
  27 #include <asm/sections.h>
  28 #include <linux/compiler.h>
  29
  30 DECLARE_GLOBAL_DATA_PTR;
  31
  32 /* Lowlevel init isn't used on i.MX28, so just have a dummy here */
  33 __weak void lowlevel_init(void) {}
  34
  35 void reset_cpu(void) __attribute__((noreturn));
  36
  37 void reset_cpu(void)
  38 {
  39         struct mxs_rtc_regs *rtc_regs =
  40                 (struct mxs_rtc_regs *)MXS_RTC_BASE;
  41         struct mxs_lcdif_regs *lcdif_regs =
  42                 (struct mxs_lcdif_regs *)MXS_LCDIF_BASE;
  43
  44         /*
  45          * Shut down the LCD controller as it interferes with BootROM boot mode
  46          * pads sampling.
  47          */
  48         writel(LCDIF_CTRL_RUN, &lcdif_regs->hw_lcdif_ctrl_clr);
  49
  50         /* Wait 1 uS before doing the actual watchdog reset */
  51         writel(1, &rtc_regs->hw_rtc_watchdog);
  52         writel(RTC_CTRL_WATCHDOGEN, &rtc_regs->hw_rtc_ctrl_set);
  53
  54         /* Endless loop, reset will exit from here */
  55         for (;;)
  56                 ;
  57 }
  58
  59 /*
  60  * This function will craft a jumptable at 0x0 which will redirect interrupt
  61  * vectoring to proper location of U-Boot in RAM.
  62  *
  63  * The structure of the jumptable will be as follows:
  64  *  ldr pc, [pc, #0x18] ..... for each vector, thus repeated 8 times
  65  *  <destination address> ... for each previous ldr, thus also repeated 8 times
  66  *
  67  * The "ldr pc, [pc, #0x18]" instruction above loads address from memory at
  68  * offset 0x18 from current value of PC register. Note that PC is already
  69  * incremented by 4 when computing the offset, so the effective offset is
  70  * actually 0x20, this the associated <destination address>. Loading the PC
  71  * register with an address performs a jump to that address.
  72  */
  73 noinline __attribute__((target("arm")))
  74 void mx28_fixup_vt(uint32_t start_addr)
  75 {
  76         /* ldr pc, [pc, #0x18] */
  77         const uint32_t ldr_pc = 0xe59ff018;
  78         /* Jumptable location is 0x0 */
  79         uint32_t *vt = (uint32_t *)0x0;
  80         int i;
  81
  82         for (i = 0; i < 8; i++) {
  83                 /* cppcheck-suppress nullPointer */
  84                 vt[i] = ldr_pc;
  85                 /* cppcheck-suppress nullPointer */
  86                 vt[i + 8] = start_addr + (4 * i);
  87         }
  88
  89         /* Make sure ARM core points to low vectors */
  90         set_cr(get_cr() & ~CR_V);
  91 }
  92
  93 #ifdef  CONFIG_ARCH_MISC_INIT
  94 int arch_misc_init(void)
  95 {
  96         mx28_fixup_vt(gd->relocaddr);
  97         return 0;
  98 }
  99 #endif
 100
 101 int arch_cpu_init(void)
 102 {
 103         struct mxs_clkctrl_regs *clkctrl_regs =
 104                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 105
 106         mx28_fixup_vt((uint32_t)_start);
 107
 108         /*
 109          * Enable NAND clock
 110          */
 111         /* Set bypass bit */
 112         writel(CLKCTRL_CLKSEQ_BYPASS_GPMI,
 113                 &clkctrl_regs->hw_clkctrl_clkseq_set);
 114
 115         /* Set GPMI clock to ref_xtal / 1 */
 116         clrbits_le32(&clkctrl_regs->hw_clkctrl_gpmi, CLKCTRL_GPMI_CLKGATE);
 117         while (readl(&clkctrl_regs->hw_clkctrl_gpmi) & CLKCTRL_GPMI_CLKGATE)
 118                 ;
 119         clrsetbits_le32(&clkctrl_regs->hw_clkctrl_gpmi,
 120                 CLKCTRL_GPMI_DIV_MASK, 1);
 121
 122         udelay(1000);
 123
 124         /*
 125          * Configure GPIO unit
 126          */
 127         mxs_gpio_init();
 128
 129 #ifdef  CONFIG_APBH_DMA
 130         /* Start APBH DMA */
 131         mxs_dma_init();
 132 #endif
 133
 134         return 0;
 135 }
 136
 137 u32 get_cpu_rev(void)
 138 {
 139         struct mxs_digctl_regs *digctl_regs =
 140                 (struct mxs_digctl_regs *)MXS_DIGCTL_BASE;
 141         uint8_t rev = readl(&digctl_regs->hw_digctl_chipid) & 0x000000FF;
 142
 143         switch (readl(&digctl_regs->hw_digctl_chipid) & HW_DIGCTL_CHIPID_MASK) {
 144         case HW_DIGCTL_CHIPID_MX23:
 145                 switch (rev) {
 146                 case 0x0:
 147                 case 0x1:
 148                 case 0x2:
 149                 case 0x3:
 150                 case 0x4:
 151                         return (MXC_CPU_MX23 << 12) | (rev + 0x10);
 152                 default:
 153                         return 0;
 154                 }
 155         case HW_DIGCTL_CHIPID_MX28:
 156                 switch (rev) {
 157                 case 0x1:
 158                         return (MXC_CPU_MX28 << 12) | 0x12;
 159                 default:
 160                         return 0;
 161                 }
 162         default:
 163                 return 0;
 164         }
 165 }
 166
 167 #if defined(CONFIG_DISPLAY_CPUINFO)
 168 const char *get_imx_type(u32 imxtype)
 169 {
 170         switch (imxtype) {
 171         case MXC_CPU_MX23:
 172                 return "23";
 173         case MXC_CPU_MX28:
 174                 return "28";
 175         default:
 176                 return "??";
 177         }
 178 }
 179
 180 int print_cpuinfo(void)
 181 {
 182         u32 cpurev;
 183         struct mxs_spl_data *data = MXS_SPL_DATA;
 184
 185         cpurev = get_cpu_rev();
 186         printf("CPU:   Freescale i.MX%s rev%d.%d at %d MHz\n",
 187                 get_imx_type((cpurev & 0xFF000) >> 12),
 188                 (cpurev & 0x000F0) >> 4,
 189                 (cpurev & 0x0000F) >> 0,
 190                 mxc_get_clock(MXC_ARM_CLK) / 1000000);
 191         printf("BOOT:  %s\n", mxs_boot_modes[data->boot_mode_idx].mode);
 192         return 0;
 193 }
 194 #endif
 195
 196 int do_mx28_showclocks(struct cmd_tbl *cmdtp, int flag, int argc,
 197                        char *const argv[])
 198 {
 199         printf("CPU:   %3d MHz\n", mxc_get_clock(MXC_ARM_CLK) / 1000000);
 200         printf("BUS:   %3d MHz\n", mxc_get_clock(MXC_AHB_CLK) / 1000000);
 201         printf("EMI:   %3d MHz\n", mxc_get_clock(MXC_EMI_CLK));
 202         printf("GPMI:  %3d MHz\n", mxc_get_clock(MXC_GPMI_CLK) / 1000000);
 203         return 0;
 204 }
 205
 206 /*
 207  * Initializes on-chip ethernet controllers.
 208  */
 209 #if defined(CONFIG_MX28) && defined(CONFIG_CMD_NET)
 210 int cpu_eth_init(struct bd_info *bis)
 211 {
 212         struct mxs_clkctrl_regs *clkctrl_regs =
 213                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 214
 215         /* Turn on ENET clocks */
 216         clrbits_le32(&clkctrl_regs->hw_clkctrl_enet,
 217                 CLKCTRL_ENET_SLEEP | CLKCTRL_ENET_DISABLE);
 218
 219         /* Set up ENET PLL for 50 MHz */
 220         /* Power on ENET PLL */
 221         writel(CLKCTRL_PLL2CTRL0_POWER,
 222                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_set);
 223
 224         udelay(10);
 225
 226         /* Gate on ENET PLL */
 227         writel(CLKCTRL_PLL2CTRL0_CLKGATE,
 228                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_clr);
 229
 230         /* Enable pad output */
 231         setbits_le32(&clkctrl_regs->hw_clkctrl_enet, CLKCTRL_ENET_CLK_OUT_EN);
 232
 233         return 0;
 234 }
 235 #endif
 236
 237 __weak void mx28_adjust_mac(int dev_id, unsigned char *mac)
 238 {
 239         mac[0] = 0x00;
 240         mac[1] = 0x04; /* Use FSL vendor MAC address by default */
 241
 242         if (dev_id == 1) /* Let MAC1 be MAC0 + 1 by default */
 243                 mac[5] += 1;
 244 }
 245
 246 #ifdef  CONFIG_MX28_FEC_MAC_IN_OCOTP
 247
 248 #define MXS_OCOTP_MAX_TIMEOUT   1000000
 249 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 250 {
 251         struct mxs_ocotp_regs *ocotp_regs =
 252                 (struct mxs_ocotp_regs *)MXS_OCOTP_BASE;
 253         uint32_t data;
 254
 255         memset(mac, 0, 6);
 256
 257         writel(OCOTP_CTRL_RD_BANK_OPEN, &ocotp_regs->hw_ocotp_ctrl_set);
 258
 259         if (mxs_wait_mask_clr(&ocotp_regs->hw_ocotp_ctrl_reg, OCOTP_CTRL_BUSY,
 260                                 MXS_OCOTP_MAX_TIMEOUT)) {
 261                 printf("MXS FEC: Can't get MAC from OCOTP\n");
 262                 return;
 263         }
 264
 265         data = readl(&ocotp_regs->hw_ocotp_cust0);
 266
 267         mac[2] = (data >> 24) & 0xff;
 268         mac[3] = (data >> 16) & 0xff;
 269         mac[4] = (data >> 8) & 0xff;
 270         mac[5] = data & 0xff;
 271         mx28_adjust_mac(dev_id, mac);
 272 }
 273 #else
 274 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 275 {
 276         memset(mac, 0, 6);
 277 }
 278 #endif
 279
 280 int mxs_dram_init(void)
 281 {
 282         struct mxs_spl_data *data = MXS_SPL_DATA;
 283
 284         if (data->mem_dram_size == 0) {
 285                 printf("MXS:\n"
 286                         "Error, the RAM size passed up from SPL is 0!\n");
 287                 hang();
 288         }
 289
 290         gd->ram_size = data->mem_dram_size;
 291         return 0;
 292 }
 293
 294 U_BOOT_CMD(
 295         clocks, CONFIG_SYS_MAXARGS, 1, do_mx28_showclocks,
 296         "display clocks",
 297         ""
 298 );